DE69631002T2 - Einstellbarer Frequenzteiler - Google Patents

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Sanyo Electric Co Ltd
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Tokyo Sanyo Electric Co Ltd
Tottori Sanyo Electric Co Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft einen einstellbaren Frequenzteiler, der in einem Frequenzgenerator, welcher aus einem PLL (Phasenregelkreis) oder dergleichen gebildet ist, verwendet wird, und insbesondere einen einstellbaren Frequenzteiler, bei dem eine Frequenzteilung mit einem Frequenzteilungsverhältnis N + 1/2 (N ist eine ganze Zahl) möglich ist.
  • Die Erfindung betrifft auch eine einstellbare Frequenzteilung mit einem Frequenzteilungsverhältnis N + B/C (N, B und C sind ganze Zahlen).
  • Die Erfindung betrifft auch einen PLL, der den vorstehend genannten einstellbaren Frequenzteiler enthält.
  • Ein Frequenzgenerator, der durch einen PLL gebildet ist, hat im Allgemeinen einen spannungsgesteuerten Oszillator (VCO) 181, einen einstellbaren Frequenzteiler 182, einen Phasenkomparator 183, der eine Referenzfrequenz r empfängt, und ein Tiefpassfilter 184. Durch Variieren des Frequenzteilungsverhältnisses N in einem programmierbaren Frequenzteiler 185 in dem einstellbaren Frequenzteiler 182 wird bewirkt, dass der spannungsgesteuerte Oszillator bei einer lokalen Oszillationsfrequenz fo = N. fr, die das N-fache der Referenzfrequenz fr ist, stabil oszilliert. Generatorempfänger verwenden eine lokale Oszillationsschaltung, die aus einem Frequenzgenerator gebildet ist, wobei die Referenzfrequenz fr gleich der Zwischenstations-Frequenzdifferenz des Empfangsbandes ist und durch Variieren des Frequenzteilungsverhältnisses N im Schritt "1" kann die lokale Oszillationsfrequenz fo in den Schritten der Zwischenstations-Frequenzdifferenz variiert werden.
  • Da jedoch die Oszillationsfrequenz fo des herkömmlichen Frequenzgenerators mit einem ganzzahligen Vielfachen der Referenzfrequenz fr oszilliert, ist das Empfangen einer Station mit einer Zwischenstationsdifferenz, die ein gebrochenes Vielfaches der Referenzfrequenz fr ist, nicht möglich. Wenn beispielsweise die Referenzfrequenz fr 100 kHz ist, ist der Empfang einer Station mit einer Zwischenstations-Frequenzdifferenz von 50 kHz nicht möglich. Es ist daher wünschenswert, einen PLL bei einem gebrochenen Vielfachen der Referenzfrequenz fr zu sperren und Beispiele einer Schaltung, welche derartige Anforderungen erfüllt, sind in der japanischen Kokoku-Veröffentlichung Nr. 49540/1976 und der japanischen Gebrauchsmuster-Kokoku-Veröffentlichung Nr. 30352/1987 offenbart. Die 33 zeigt ein Beispiel einer derartigen Schaltung.
  • Wie dargestellt, wird die lokale Oszillationsfrequenz fo über eine Gateschaltung 193, die ihren Ausgang an den vorab einstellbaren Zähler 192 invertiert, jedes Mal dann zugeführt, wenn der Zählwert des Zählers 192 einen vorbestimmten Wert erreicht, so dass der Zähler 192 die Impulse der Anstiegsflanken des Signals der lokalen Oszillationsfrequenz fo in einem Zählzyklus und an den abfallenden Flanken in dem nächsten Zählzyklus zählt, wie dies in der 34 dargestellt ist. Auf diese Art und Weise wird eine Frequenzteilung mit einem Frequenzteilungsverhältnis N + 1/2 erzielt.
  • Der durch N + 1/2 frequenz-geteilte Ausgang wird jedoch an dem vorab einstellbaren Zähler als ein Vorab-Einstellsignal eingegeben. Demgemäß wird zum Zeitpunkt des Schattens zwischen den Zählzyklen (dem Zeitpunkt, zu welchem in der 34 der Wert von "N" auf "1" umschaltet) das Zählen in einer halben Periode der lokalen Oszillationsfrequenz fo durchgeführt. Aus diesem Grund muss die Betriebsgeschwindigkeit des vorab einstellbaren Zählers 192 zweimal so hoch, als es ansonsten erforderlich wäre, sein.
  • Als ein weiterer Frequenzteiler kann ein gebrochener Frequenzteiler ICSA8025 der Firma Philips, eine gebrochene Frequenzteilung mit einem Frequenzteilungsverhältnis N + B/C (N, B und C sind ganze Zahlen und B ≤ C) durchführen. Dieser gebrochene Frequenzteiler hat einen N-Frequenzteiler und führt eine N' + B/C-Frequenzteilung durch, indem auf der Basis des Überlaufs eines Akkumulators zwischen der N'-Frequenzteilung und der N' + 1-Frequenzteilung geschaltet wird.
  • Die Funktionsweise dieses gebrochenen Frequenzteilers wird als Nächstes anhand der 35 für den Fall einer N' + 2/5-Frequenzteilung beschrieben. Jede frequenz-geteilte Periode wird dem Wert des Akkumulators " 2" (Zähler B) addiert und der Wert des Akkumulators läuft bei "5" (Nenner C) über. Nach der ersten Addition ist der Akkumulatorwert "2" und es erfolgt kein Überlauf, so dass die N'-Frequenzteilung durchgeführt ist. Nach der zweiten Addition beträgt der Akkumulatorwert "4" und es erfolgt kein Überlauf, so dass die N'-Frequenzteilung erneut durchgeführt wird. Die Summe der dritten Addition beträgt "6", woraus ein Überlauf resultiert und es wird von der Summe "5" subtrahiert und der Akkumulatorwert beträgt daher "1" und die N' + 1-Frequenzteilung wird wegen des Auftretens des Überlaufs durchgeführt.
  • Nach der vierten Addition beträgt der Akkumulatorwert "3" und es tritt kein Überlauf auf, so dass die N'-Frequenzteilung durchgeführt wird. Die Summe der fünften Addition beträgt "5", was zu einem Überlauf führt und "5" wird von der Summe subtrahiert und der Akkumulatorwert beträgt daher "0" und die N' + 1-Frequenzteilung wird wegen des Überlaufs durchgeführt. Auf diese Art und Weise ist der Mittelwert des Frequenzteilungsverhältnisses über fünf frequenz-geteilte Perioden N' + 2/5 und daher ist N' + 2/5-Frequenzteilung erzielt worden.
  • Dem vorstehend beschriebenen, gebrochenen Frequenzteiler ist jedoch ein Fehler entsprechend dem Akkumulatorwert zuzuordnen. Dieser Fehler kann durch Vorhersagen des Phasenfehlers in Übereinstimmung mit dem Akkumulatorwert und Subtrahieren des vorhergesagten Fehlers vom Ausgang des Phasenkomparators (beispielsweise 183 in der 32) korrigiert werden. Es ist jedoch schwierig, eine Anpassung an den elektrischen Strom in einer Ladungspumpe in dem Tiefpassfilter zu erzielen (beispielsweise 184 in der 32), um die Korrektur zeitgerecht mit dem Ausgang der Ladungspumpe auszugeben und eine korrekte Maßstabesanpassung an das N'-Frequenzteilungsverhältnis durchzuführen, so dass eine vollständige Korrektur nicht möglich ist. Der Fehler entsprechend des Akkumulator wertes kann daher nicht vernachlässigt werden und es ist notwendig gewesen, den Fehler zu reduzieren.
  • Die WO-A 9007232 offenbart einen variablen Frequenzteiler, eine erste Signalerzeugungseinrichtung, eine zweite Signalerzeugungseinrichtung und eine Ausgangseinrichtung zum alternierenden Ausgeben der 1. und 2. Signale von den 1. und 2. Signalerzeugungseinrichtungen. Ein ähnlicher variabler Frequenzteiler ist aus der US-A-4935944 bekannt.
  • Die EP-A-0566274 offenbart einen PLL mit: einem VCO, einem variablen Frequenzteiler, einer Trenneinrichtung, einem 1. Phasenkomparator, einem 2. Phasenkomparator und einem Tiefpassfilter.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demgemäß ist es eine Aufgabe der Erfindung, einen einstellbaren Frequenzteiler zu schaffen, der unter Verwendung eines Zählers, welcher mit der gleichen Geschwindigkeit wie die N-Frequenzteilung arbeitet, eine N + 1/2-Frequenzteilung durchführen kann.
  • Eine weitere Aufgabe der Erfindung ist, einen gebrochenen Frequenzteiler mit einem kleineren Fehler als dem herkömmlichen gebrochenen Frequenzteiler zu schaffen, der die gebrochene Frequenzteilung durch eine Kombination aus N-Frequenzteilung und N + 1-Frequenzteilung durchführt.
  • Eine weitere Aufgabe der Erfindung ist es, einen PLL zu schaffen, der einen einstellbaren Frequenzteiler aufweist, welcher eine N + 1/2-Frequenzteilung durchführen kann und der die Phasen sowohl der ansteigenden als auch abfallenden Flanken des Referenzsignals vergleichen kann, und zwar unter Verwendung von Phasenkomparatoren, die selbst nur in der Lage sind, die Phasen an den Anstiegsflanken oder nur an den abfallenden Flanken vergleichen können.
  • Diese Aufgaben werden durch die Merkmale des Patentanspruches 1 gelöst. Vorteilhafte Merkmale sind in den Unteransprüchen angegeben.
  • KURZE BESCHREIBUNG DER FIGUREN
  • 1 ist ein Blockschaltbild der Konfiguration eines einstellbaren Frequenzteilers;
  • 2 ist ein Blockschaltbild, das die Einzelheiten eines Beispiels einer Zählerschaltung in 1 zeigt;
  • 3 ist ein Diagramm zur Erläuterung der Funktionsweise des einstellbaren Frequenzteilers gemäß 1;
  • 4 ist ein Blockschaltbild der Konfiguration eines weiteren Frequenzteilers;
  • 5 ist ein Diagramm zur Erläuterung der Funktionsweise der Frequenzteilung durch 7 gemäß 4;
  • 6 ist ein Blockschaltbild, das eine PLL zeigt, welche einen weiteren einstellbaren Frequenzteiler verwendet;
  • 7 ist ein Blockschaltbild einer PLL eines Vor-Teilersystems, die einen einstellbaren Frequenzteiler verwendet;
  • 8 ist ein Blockschaltbild einer PLL eines Vor-Teilersystems, bei der ein herkömmlicher einstellbarer Frequenzteiler verwendet wird;
  • 9 ist ein Blockschaltbild der Konfiguration eines weiteren einstellbaren Frequenzteilers;
  • 10 ist ein Diagramm zum Erläutern der Funktionsweise einer Teilung durch 5,5;
  • 11 ist ein Diagramm zur Erläuterung der Funktionsweise einer Teilung durch 5;
  • 12 ist ein Blockschaltbild, welches das Prinzip eines Impulsaufbruchssystems zeigt;
  • 13 ist ein Blockschaltbild, das die Konfiguration einer Ausführungsform der Endung zeigt;
  • 14 ist ein Diagramm zur Erläuterung der Funktionsweise beim Teilen durch 52,5 gemäß der Ausführungsform von 13;
  • 15 ist ein Diagramm zum Erläutern der Funktionsweise einer Teilung durch 52 bei der Ausführungsform gemäß 13;
  • 16 ist ein Blockschaltbild, das die Konfiguration eines einstellbaren Frequenzteilers gemäß eines weiteren Beispiels zeigt;
  • 17 ist ein Diagramm zur Erläuterung der Funktionsweise einer Frequenzteilung durch 5,5 bei der Ausführungsform gemäß 13;
  • 18 ist ein Diagramm zur Erläuterung der Funktionsweise eine Frequenzteilung durch 5 bei der Ausführungsform gemäß 13;
  • 19 ist ein Blockschaltbild, das die Konfiguration eines einstellbaren Frequenzteilers gemäß einer weiteren Ausführungsform zeigt;
  • 20 ist ein Blockschaltbild, das die Konfiguration eines gebrochenen Frequenzteilers gemäß eines weiteren Beispiels zeigt;
  • 21 ist ein Flussdiagramm, das ein Beispiel der Funktionsweise der Steuerschaltung bei dem Beispiel gemäß 20 zeigt;
  • 22 ist ein Zeitablaufplan, der eine N' + 2/5-Frequenzteilung durch die Funktionsweise gemäß 21 zeigt;
  • 23 zeigt eine Tabelle mit der Funktionsweise gemäß 22;
  • 24 ist ein Zeitablaufplan, der eine N' + 4/5-Frequenzteilung durch die Funktionsweise gemäß 21 zeigt;
  • 25 ist ein Flussdiagramm eines weiteren Beispiels der Funktionsweise der Steuerschaltung in der Ausführungsform gemäß 20;
  • 26 ist ein Zeitablaufplan, der die N' + 2/5-Frequenzteilung durch die Funktionsweise gemäß 25 zeigt;
  • 27 ist ein Blockschaltbild des weiteren einstellbaren Frequenzteilers;
  • 28A ist ein Blockschaltbild eines herkömmlichen einstellbaren Frequenzteilers;
  • 28B ist ein Blockschaltbild des weiteren einstellbaren Frequenzteilers;
  • 29 ist ein Diagramm zur Erläuterung der Funktionsweise einer PLL-Schaltung, in welcher der einstellbare Frequenzteiler gemäß 1 eingebaut ist;
  • 30 ist ein Blockschaltbild der Konfiguration einer PLL-Schaltung (die den einstellbaren Frequenzteiler gemäß 1 enthält);
  • 31 ist ein Diagramm zur Erläuterung der Funktionsweise der PLL-Schaltung;
  • 32 ist ein Blockschaltbild der Konfiguration einer PLL, die einen herkömmlichen einstellbaren Frequenzteiler verwendet;
  • 33 ist ein Blockschaltbild der Konfiguration eines herkömmlichen einstellbaren Frequenzteilers;
  • 34 ist ein Diagramm zur Erläuterung der Funktionsweise eines herkömmlichen einstellbaren Frequenzteilers; und
  • 35 zeigt in einer Tabelle die Funktionsweise der 2/5-Teilung eines herkömmlichen gebrochenen Frequenzteilers.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • 1 ist ein Blockschaltbild, das einen einstellbaren Frequenzteiler zeigt. 3 zeigt die Funktionsweise des einstellbaren Frequenzteilers gemäß 1.
  • Ein Signal P0 (fi) ist ein Signaleingang an dem einstellbaren Frequenzteiler. Es kann ein Signal der örtlichen Oszillationsfrequenz fo sein, welches von einem spannungsgesteuerten Oszillator (wie beispielsweise der eine 181 in der 32) zugeführt wird oder ein Ausgang eines Vor-Teilers (wie beispielsweise der eine, der in der 7 mit der Bezugsziffer 25 bezeichnet ist und der später beschrieben wird) sein, der das Signal der lokalen Oszillationsfrequenz frequenz-teilt. Das Signal P0 ist ein Taktimpuls mit einem Tastverhältnis von 50%, das heißt seine Ein-Zeit und seine Aus-Zeit ist gleich.
  • Der programmierbare Frequenzteiler 1 hat einen vorab einstellbaren Zählerschaltkreis 2 und eine Koinzidenzschaltung 3. Der Zählerschaltkreis 2 hat Vorab-Einstellwert-Eingangsanschlüsse D1 bis D4 zum Empfangen eines Signals bestehend aus vier Bits J1 bis 74, die jeweils den Wert "1" (= hoch) oder "0" (= niedrig) einnehmen. Das Vier-Bit-Signal repräsentiert für den Zählerschaltkreis 2 einen Vorab-Einstellwert. Wenn das Signal an dem Anschluss PE auf den hohen Wert ansteigt, wird der Zählerschaltkreis 2 mit dem Vorab-Einstellwert als einem Anfangswert geladen und zählt die Impulse, welche an einem Anschluss CP angelegt werden, beginnend mit dem Anfangswert nach unten.
  • In der folgenden Beschreibung können die Impulse, welche dem einstellbaren Frequenzteiler eingegeben werden, die bei dieser Ausführungsform Impulse sind, welche an den Anschluss CP des Zählerschaltkreises 2 angelegt werden, manchmal "Eingangsimpulse" genannt werden und ihre Periode kann "Eingangsperiode" genannt werden.
  • In einem typischen einstellbaren Frequenzteiler mit einem größeren Frequenzteilungsverhältnis kann der Zählerschaltkreis, wie in der 2 gezeigt, eine Anzahl (bei dem dargestellten Beispiel drei) kaskadenförmige, dezimale Abwärtszähler 2a, 2b und 2c aufweisen, an die jeweils gegebene, vorab eingestellte Signale Ja1 bis Ja4, Jb1 bis Jb4 und Jc1 bis Jc4 für die entsprechenden Stellen in den binär kodierten Dezimakepräsentationen angelegt werden. In der folgenden Beschreibung ist der vorab eingestellte Wert durch ein Signal mit vier Bits, wie in der 1 gezeigt J1 bis J4, repräsentiert.
  • Ein Detektionsausgang P1 der Koinzidenzschaltung 3 geht hoch, wenn der Zählausgang an den Anschlüssen E1 bis E2 des Zählerschaltkreises 2 eine vorbestimmte Zahl, beispielsweise "2", wird.
  • Ein Flip-Flop 4 vom D-Typ erzeugt ein Signal P2, das mit dem Detektionsausgang P1 der Koinzidenzschaltung 3 identisch, jedoch um eine Eingangsperiode (Periode von P0) verzögert ist.
  • Ein Inverter 5 erzeugt ein Signal, das eine Inversion des Ausgangs des D-Flip-Flops 4 ist. Weil die Ein-Zeit und die Aus-Zeit von P0 gleich sind, ist P3 eine halbe Eingangsperiode, die mit Bezug auf P0 verschoben ist. Das D-Flip-Flop 6 nimmt den Ausgang P3 des Inverters 5 als Taktimpuls und erzeugt ein Signal P4, das mit dem Ausgang P2 des D-Flip-Flops 4 identisch ist, jedoch um eine Periode von P3 verzögert ist. Weil P3 mit Bezug auf PO um eine halbe Eingangsperiode verschoben ist, läuft P4 hinter P2 um eine halbe Periode von P0 nach.
  • Ein D-Flip-Flop 7 nimmt P0 als Taktimpuls und erzeugt ein Signal P5, das mit dem Ausgang P2 des D-Flip-Flops 4 identisch ist, jedoch um eine Periode von P0 verzögert ist und erzeugt ein Signal P6, das eine Inversion von P5 ist.
  • Ein D-Flip-Flop 8 nimmt den invertierten Ausgang P6 des D-Flip-Flops 7 als Taktimpuls. Der invertierte Ausgang P8 des D-Flip-Flops 8 wird an seinen eigenen Eingang zurückge leitet, so dass die Ausgänge P7 und P8 des D-Flip-Flops 8 an alle Anstiegsflanken von P6 invertiert werden (von hoch auf niedrig oder von niedrig auf hoch umgeschaltet werden).
  • Ein Logikschaltung 9 gibt alternierend Impulssignale aus, die eine Eingangsperiode entfernt sind. Sie hat drei NAND-Gates 10, 11 und 12 und wählt alternierend den Ausgang P2 des D-Flip-Flops 4 und den Ausgang P5 des D-Flip-Flops 7 synchron mit den Ausgängen P7 und P8 des D-Flip-Flops 8 und gibt das gewählte Signal als ein vorab eingestelltes Signal aus. Da P2 und P5 um eine Eingangsperiode verschoben sind, wird P11 ein Impulssignal sein, das alternierend und wiederholt eine N-Frequenzteilung und eine N + 1-Frequenzteilung durchführt. Das Vorab-Einstellsignal P11 wird an den Vorab-Einstellanschluss PE des Zählschaltkreises 2 angelegt.
  • Eine weitere Logikschaltung 13 gibt N + 1/2 fequenz-geteilte Impulse aus und hat drei NAND-Gates 14, 15 und 16. Sie wählt alternierend (jede Fequenz-geteilte Periode) den Ausgang P2 des D-Flip-Flops 4 und den Ausgang P4 des D-Flip-Flops 6 synchron mit den Ausgängen P7 und P8 des D-Flip-Flops 8 und gibt das gewählte Signal P14 als ein frequenz-geteiltes Signal aus. Da die Ein-Zeit und die Aus-Zeit von P7 und P8 um eine frequenz-geteilte Periode verschoben sind und P2 und P4 eine halbe Eingangsperiode sind, wird P14 ein N + 1/2 frequenz-geteiltes Impulssignal sein. Das Ausgangssignal P14 (mit einer Frequenz fv) wird an einen Phasenkomparator (wie beispielsweise 183 in 32) als ein Ausgangssignal des einstellbaren Frequenzteilers angelegt.
  • Die Funktionsweise des vorstehend beschriebenen einstellbaren Frequenzteilers wird als Nächstes unter Bezugnahme auf die 3 beschrieben. Um zu bewirken, dass der vorstehende einstellbare Frequenzteiler die N + 1/2-Frequenzteilung durchführt, wird das Signal J1 bis J4 so gesetzt, dass es einen vorab eingestellten Wert N bezeichnet. In der folgenden Beschreibung wird angenommen, dass N "7" ist. Wenn das Eingangssignal P0 (fi) an dem Zählerschaltkreis 2 eingegeben wird und die Koinzidenzschaltung 3 "2" detektiert, wird das Detektionssignal P1 ausgegeben. Der Ausgang P2 des D-Flip-Flops 4 ist gegenüber P1 um eine Eingangsperiode verzögert. Der Ausgang P4 des D-Flip-Flops 6 ist gegenüber P2 wegen des Inverterausgangs P3 um eine halbe Eingangsperiode verzögert. Die Ausgänge P5 und P6 des D-Flip-Flops 7 sind gegenüber P2 um eine Eingangsperiode verzögert. Die Ausgänge P7 und P8 des D-Flip-Flops 8 werden wiederholt synchron mit den Anstiegsflanken von P6 invertiert (zwischen hoch und niedrig umgeschaltet).
  • P9 ist die Inversion eines logischen Produktes von P2 und P7 und ist nur dann niedrig, wenn P2 hoch ist, während P7 hoch ist. Anders gesagt, ist P2 hoch, weil P7 hoch ist, was wirksam durch P9 detektiert wird. P10 ist die Inversion eines logischen Produktes von P5 und P8 und ist nur dann niedrig, wenn P5 (was identisch mit P2 ist, jedoch um eine Eingangsperiode verzögert ist) hoch ist, während P7(P8) niedrig ist. Anders gesagt, ist P5 hoch, während P7 niedrig ist, was wirksam durch P10 detektiert wird. P11 (an PE angelegt) ist die Inversion eines logischen Produktes von P9 und P10 und Hochpegelimpulse von P2 und P5 (was mit P2 identisch, jedoch um eine Eingangsperiode verzögert ist) werden alternierend als P11 gewählt und ausgegeben. Als ein Ergebnis wird der programmierbare Frequenzteiler 1 durch das Signal P11 vorab eingestellt und in dem Zählschaltkreis 2 ist ein Vorab-Einstellwert "7" eingestellt, der danach von "7" nach unten zählt, wie dies in der 3 gezeigt ist. Weil P11 fortgesetzt hoch ist, wird der Zählwert "7" für zwei Eingangsperioden aufrecht erhalten. Als ein Ergebnis variiert der Zählwert "7", "7", "6", "5", "4", ... bis das nächste Einstellsignal (mit hohem Pegel) erhalten wird. Auf diese Art und Weise wird das Vorab-Einstellsignal mit alternierenden Intervallen von N (= 7) Eingangsperioden und N + 1 (= 8) Eingangsperioden erzeugt. Zur Verzögerung der Vorab-Einstellung bis zur (N + 1)-ten Eingangsperiode nach der vorhergehenden Vorab-Einstellung wird der Impuls P5 verwendet, der zum Impuls P2 um eine Eingangsperiode verzögert ist, welcher bei der N-ten Eingangsperiode auftritt.
  • P12 ist eine Inversion des logischen Produktes von P2 und P7 und ist nur dann niedrig, wenn P2 hoch ist, während P7 hoch ist. Anders ausgedrückt, ist P2 hoch, während P7 hoch ist, was wirksam durch P12 detektiert wird. P13 ist die Inversion des logischen Produktes von P4 und P8 und ist nur dann niedrig, wenn P4 (was identisch mit P2, jedoch um eine halbe Eingangsperiode verzögert ist) hoch ist, während P7(P8) niedrig ist. Anders ausgedrückt, ist P4 hoch, während P7 niedrig ist, was wirksam durch P13 detektiert wird.
  • P14 (fv) ist die Inversion des logischen Produktes von P12 und P13 und es werden Hochpegelimpulse von P2 und P4 (was mit P2 identisch, jedoch um eine halbe Eingangsperiode verzögert ist) alternierend gewählt und als P14 ausgegeben.
  • Das resultierende Signal P14 ist ein N + 1/2-frequenz-geteiltes Signal, weil es alle (2N + 1) Eingangsperioden zwei Impulse enthält und um eine halbe Eingangsperiode verzögerte Impulse (für die Ausbildung von P14) in alternierenden frequenz-geteilten Perioden gewählt werden, während unverzögerte Impulse (für das Bilden von P14) in den dazwischen liegenden frequenz-geteilten Perioden gewählt werden.
  • Wie beschrieben worden ist, hat der einstellbare Frequenzteiler gemäß der vorliegenden Ausführungsform eine Vorab-Einstelleinrichtung (Logikschaltung 9) zum alternierenden Wählen eines Impulses, der bei der N-ten Eingangsperiode der vorhergehenden Vorab-Einstellung auftritt, und eines Impulses, der bei der (N + 1)-ten Eingangsperiode von der vorhergehenden Vorabeinstellung auftritt und stellt den programmierbaren Frequenzteiler mittels des gewählten Impulses vorab ein und eine Ausgangseinrichtung (Logikschaltung 13) zum alternierenden Wählen eines Impulses synchron mit dem Ausgang des programmierbaren Frequenzteilers und eines Impulses, der bezogen auf den Ausgang des programmierbaren Frequenzteilers um eine halbe Eingangsperiode verschoben ist, und zum Ausgeben des gewählten Signals P14 als dem frequenz-geteilten Signal.
  • Wie aus der vorstehenden Beschreibung zu ersehen ist, wird ein um eine Eingangsperiode verschobenes Signal, anstatt einem um eine halbe Eingangsperiode verschobenen Signals zum Vorab-Einstellen des programmierbaren Frequenzteilers verwendet. Demgemäß wird eine N + 1/2-Frequenzteilung erzielt, ohne dass es erforderlich ist, dass der Zählerschaltkreis 2 mit doppelter Geschwindigkeit arbeitet: der Zählerschaltkreis 2 muss nur mit der gleichen Geschwindigkeit wie bei der N-Frequenzteilung arbeiten.
  • 4 ist ein Blockschaltbild, das die Konfiguration einer weiteren Ausführungsform des einstellbaren Frequenzteilers gemäß der Erfindung zeigt. Bezugsziffern, welche identisch mit denen in der 1 sind, bezeichnen identische oder entsprechende Elemente oder Signale.
  • Der in der 4 gezeigte einstellbare Frequenzteiler ist im Allgemeinen identisch mit dem in der 1 gezeigten. Der einzige Unterschied besteht darin, dass ein Signal J0, welches den Frequenzteilungsmodus bezeichnet, an einen PE-Anschluss des D-Flip-Flops 8 angelegt wird. Das Signal J0 ist hoch, wenn eine N + 1/2-Frequenzteilung gewünscht wird und ist niedrig, wenn eine N-Frequenzteilung gewünscht wird. Wenn das Signal J0 hoch ist, werden die Ausgänge P7 und P8 des D-Flip-Flops 8 an den Anstiegsflanken von P6 (am CP-Anschluss eingegeben) invertiert (zwischen hoch und niedrig umgeschaltet). Wenn das Signal J0 niedrig ist, wird P7 hoch gehalten, während P8 niedrig gehalten wird.
  • Als Nächstes wird die Funktionsweise für die N + 1/2-Frequenzteilung des in der 4 gezeigten einstellbaren Frequenzteilers beschrieben. Die Signale J1 bis J4 werden so gesetzt, dass sie, wie in der Ausführungsform gemäß 1 N bezeichnen. J0, das am PE-Anschluss des D-Flip-Flops 8 eingegeben wird, ist hoch, um den N + 1/2-Frequenzteilungsmodus zu bezeichnen. Die Funktionsweise in einem derartigen Zustand ist identisch mit der bei der Ausführungsform gemäß 1 und das Signal P0 (mit der Frequenz fi) wird mit einem Frequenzteilungsverhältnis N + 1/2 frequenz-geteilt.
  • Die Funktionsweise für die N-Frequenzteilung wird als Nächstes unter Bezugnahme auf die 5 beschrieben. Die Signale J1 bis J4 sind so gesetzt, dass sie N bezeichnen. Das Signal J0, das an den PE-Anschluss des D-Flip-Flops 8 angelegt ist, ist niedrig, was den N-Frequenzteilungsmodus bezeichnet.
  • Das Eingangssignal P0 (fi) wird an den Zählschaltkreis 2 angelegt und wenn die Koinzidenzschaltung 3 detektiert, dass der Zielwert des Zählerschaltkreises " 2" ist, wird der Detektionsausgang der Koinzidenzschaltung 3 hoch. Der Ausgang P2 des D-Flip-Flops 4 ist gegenüber P1 um eine Eingangsperiode verzögert. Der Ausgang P4 des D-Flip-Flops 6 ist gegenüber P2 wegen des Ausgangs P3 des Inverters 5 um eine halbe Eingangsperiode verzögert. Die Ausgänge P5 und P6 des D-Flip-Flops 7 sind gegenüber P2 um eine Eingangsperiode verzögert. Der Ausgang P7 des D-Flip-Flops 8 wird hoch gehalten und P8 wird niedrig gehalten.
  • P9 ist die Inversion des logischen Produktes von P2 und P7, aber weil P7 hoch gehalten wird, ist P9 die Inversion von P2. P10 ist die Inversion des logischen Produktes von P5 und P8, weil aber P8 niedrig gehalten ist, wird P10 hoch gehalten. P11 (an PE des Zählschaltkreises 2 angelegt) ist die Inversion des logischen Produktes von P9 und P11, aber da P9 die Inversion von P2 ist und P10 hoch gehalten wird, ist P11 identisch mit P2. Der Zählerschaltkreis 2 wird durch P11 vorab eingestellt und zählt von "7", wie in der 5 gezeigt, nach unten. Weil der Hoch-Zustand von P11 fortgesetzt wird, bleibt der Zählwert "7" für zwei Eingangsperioden unverändert. Das nach unten Zählen geht weiter von "7", "7", "6", "5", "4", ... bis zum nächsten Vorab-Einstellsignal. Wenn der Zählwert " 2" wird, wird P2 wiederum hoch.
  • P12 ist die Inversion des logischen Produktes von P2 und P7, aber da P7 hoch gehalten wird, ist P9 die Inversion von P2. P13 ist die Inversion des logischen Produktes von P4 und P8, da aber P8 niedrig gehalten wird, wird P10 hoch gehalten. P14 (fv) ist die Inversion des logischen Produktes von P12 und P13, da aber P12 die Inversion von P2 ist und P13 hoch gehalten wird, ist P14 identisch mit P2 und P14 ist somit ein N-Fequenz-geteiltes Signal.
  • Wie beschrieben worden ist, macht der einstellbare Frequenzteiler, wenn J0, das an den PE-Anschluss des D-Flip-Flops 8 angelegt wird, niedrig ist, eine Frequenzteilung des Eingangssignals P0 mit einer Frequenz fi mit einem Frequenzteilungsverhältnis N und der in der 4 gezeigte einstellbare Frequenzteiler kann daher wahlweise eine N-Frequenzteilung oder eine N + 1/2-Frequenzteilung durchführen.
  • Wie in der 1 gezeigt, wird ein um eine halbe Eingangsperiode verschobenes Signal P14 (fv) nicht dem programmierbaren Frequenzteiler 1 zurückgeleitet, sondern es wird P11, das nicht um eine halbe Eingangsperiode verschoben worden ist, für die Vorab-Einstellung verwendet. Demgemäß muss der Zählerschaltkreis 2 nur mit der gleichen Geschwindigkeit wie die N-Frequenzteilung arbeiten und es wird trotzdem die N + 1/2-Frequenzteilung erzielt.
  • Als ein Beispiel der Anwendung des einstellbaren Frequenzteilers gemäß 4 wird als Nächstes unter Bezugnahme auf die 6 ein PLL beschrieben, der den einstellbaren Frequenzteiler gemäß 4 verwendet.
  • Der einstellbare Frequenzteiler 21 ist der in der 4 gezeigte und kann wahlweise eine Frequenzteilung mit einem Frequenzteilungsverhältnis N oder N + 1/2 durchführen. Es wird angenommen, dass der Frequenzteiler dazu verwendet wird, eine Frequenz fv zu erzeugen, die so gesteuert wird, dass sie gleich der Referenzfrequenz fo und mit dieser in Phase ist, indem die lokale Oszillationsfrequenz fo geteilt wird. Wenn ein herkömmlicher Frequenzteiler, der nicht in der Lage ist, eine N + 1/2-Teilung durchzuführen, verwendet wird, wird das Frequenzteilungsverhältnis NA schrittweise in Einheiten von 1 geändert. Im Gegensatz dazu kann bei dem Frequenzteiler gemäß der Ausführungsform das Frequenzteilungsverhältnis in Einheiten von 0,5 geändert werden. Demgemäß kann die Referenzfrequenz fr verdoppelt (in 2 fr) werden und das Frequenzteilungsverhältnis kann halbiert werden (in NA/2). Dies kann durch die folgenden Gleichungen ausgedrückt werden: Als Erstes kann NA = (2N + 1)/2 in ((N + 1/2).2)/2 modifiziert werden. Es kann fo = NA.fr als fo = (NA/2).2.fr umgeschrieben werden. Dies wird in Verbindung mit dem AM-Band beschrieben. Das AM-Band erstreckt sich von 522 kHz bis 1629 kHz. Wenn die Zwischenfrequenz fm 459 kHz ist, beträgt der Ablenkbereich 522 kHz + 459 kHz bis 1629 kHz + 459 kHz, was gleich 981 kHz bis 2088 kHz ist. In der vorliegenden Ausführungsform ist die Referenzfrequenz so eingestellt, dass sie 18 kHz ist und das Frequenzteilungsverhältnis wird von 54,5 bis 116 in 0,5-Schritten geändert. Beim Stand der Technik ist die Referenzfrequenz auf 9 kHz eingestellt und das Frequenzteilungsverhältnis wird in 1-Schritten von 109 bis 232 variiert.
  • Somit ist das Frequenzteilungsverhältnis halbiert und die Referenzfrequenz ist verdoppelt, so dass die Schleifenverstärkung erhöht und die Sperrzeit verkürzt ist.
  • 7 zeigt ein weiteres Anwendungsbeispiel. 8 zeigt ein Beispiel gemäß dem Stand der Technik mit der gleichen Funktion wie die Konfiguration gemäß 7. In einem FM- Radioempfänger, der eine höhere Frequenz hat, ist der vom Überlagerungsoszillator erforderliche Oszillationsausgang nahe der Grenze der Betriebsgeschwindigkeit eines TTL oder C-MOS, der normalerweise dafür verwendet wird, einen programmierbaren Frequenzteiler zu bilden und die Gestaltung ist schwierig. Aus diesem Grund wird ein Vor-Teiler verwendet. In der 8 ist eine herkömmliche Konfiguration, die einen Vor-Teiler verwendet, gezeigt, bei der ein feststehender Frequenzteiler 24 dazu verwendet wird, die Überlagerungsoszillationsfrequenz fo zu halbieren und am einstellbaren Frequenzteiler 27 einzugeben, wie dies in der 8 gezeigt ist. Als Korrektur des feststehenden Frequenzteilers 25 ist ein feststehender Frequenzteiler 26 hinzugefügt und die Referenzfrequenz fr wird halbiert, bevor sie am Phasenkomparator 22 eingegeben wird.
  • Wenn für den einstellbaren Frequenzteiler 21 in der 7 der einstellbare Frequenzteiler gemäß 4 verwendet wird, muss, selbst wenn der feststehende Frequenzteiler 25 verwendet wird, die Referenzfrequenz fr nicht halbiert werden und der feststehende Frequenzteiler 26 kann weggelassen werden. Das heißt, die Betriebsfrequenz des einstellbaren Frequenzteilers kann verdoppelt werden. Wenn die Betriebsfrequenz identisch ist, kann der Stromverbrauch reduziert werden.
  • Wie beschrieben worden ist, hat ein einstellbarer Frequenzteiler, der eine N + 1/2-Teilung durchführen kann, einen weiten Anwendungsbereich. Der einstellbare Frequenzteiler 21, der die N + 1/2-Teilung durchführen kann und der in dem PLL verwendet werden kann, ist nicht auf den in der 4 gezeigten begrenzt, sondern es kann auch einer verwendet werden, bei dem die Überlagerungsoszillationsfrequenz fo invertiert wird (33). Dem herkömmlichen einstellbaren Frequenzteiler ist jedoch das Problem eigen, dass der Zähler, welcher in den Frequenzteiler eingebaut ist, mit hoher Frequenz arbeiten können muss. Die Verwendung dieser Ausführungsform kann dieses Problem lösen.
  • 9 ist ein Blockschaltbild, das einen einstellbaren Frequenzteiler gemäß einer weiteren Ausführungsform der Erfindung zeigt. Die Bezugsziffern, welche identisch mit denen in der 1 und in der 4 gezeigten sind, bezeichnen identische und entsprechende Elemente oder Signale.
  • Ein Addierwerk 31 empfängt an seinen Eingangsanschlüssen B1 bis B4 Eingangssignale J1 bis J4, die N repräsentieren, und wenn ein später beschriebenes Signal P24, das an den Anschluss A angelegt ist, niedrig ist, wird der Wert N, der durch die Signale J1 bis J4, die an die Anschlüsse B1 bis B4 angelegt sind, repräsentiert ist, über Ausgangsanschlüsse C1 bis C4 an Vorab-Einstellwert-Eingangsanschlüsse D1 bis D4 des Zählerschaltkreises 2 angelegt. Wenn P24 hoch ist ("1"), wird ein Wert (N + 1), der durch Addieren von "1" zu dem Setzwert "N" erhalten worden ist, über die Ausgangsanschlüsse C1 bis C4 an die Anschlüsse D1 bis D4 angelegt. Wie bei den Ausführungsformen gemäß der 1 und der 4, sind die Signale J1 bis J4 so gesetzt, dass sie N repräsentieren, wenn eine N + 1/2-Frequenzteilung oder N-Frequenzteilung durchzuführen ist.
  • Der Zählerschaltkreis 2 nimmt das Eingangssignal P0 (fi) als Taktimpuls und zählt die Taktimpulse, beginnend mit dem vorab eingestellten Wert (N oder N + 1), der den Anschlüssen D1 bis D4 zugeführt worden ist, nach unten. Der Zählerschaltkreis 2 wird vorab eingestellt, wenn ein später beschriebenes Signal P25, das an den Anschluss PE angelegt wird, hoch geht.
  • Das D-Flip-Flop 34 nimmt P1 als Taktimpuls und sein invertierter Ausgang P24 wird zum A-Eingangsanschluss des Addierwerkes 31 zurückgeleitet. Wenn das Signal J0, das an den PE-Anschluss angelegt ist, niedrig ist, gibt es am Anschluss Q ein Signal P23 aus, das synchron mit den Anstiegsflanken von P1 wiederholt ein- und ausgeschaltet wird (zwischen hoch und niedrig geschaltet wird). Ein Signal P24, das die Inversion von P23 ist, wird am Anschluss Q ausgegeben.
  • Wenn das Signal J0 hoch ist, ist P23 hoch und P24 niedrig.
  • Das D-Flip-Flop 35 gibt am Anschluss Q ein Signal P25 aus, das mit dem Ausgang P1 der Koinzidenzschaltung 3 identisch, jedoch um eine Eingangsperiode verzögert ist.
  • Der Inverter 36 gibt ein Signal P26 aus, das die Inversion von P0 ist. Da P0 ein Signal ist, welches gleich Ein- und Aus-Zeiten hat, ist P26 mit Bezug auf P0 um eine halbe Eingangsperiode verschoben.
  • Das D-Flip-Flop 37 nimmt als Taktimpuls P26, das, bezogen auf P0, um eine halbe Eingangsperiode verschoben ist, und gibt am Anschluss Q ein Signal P27 aus, das identisch mit P0 ist, jedoch um eine halbe Eingangsperiode verzögert ist.
  • Das NAND-Gate 38 gibt ein Signal P28 aus, das die Inversion des logischen Produktes von P23 und P25 ist. Das NAND-Gate 39 gibt ein Signal P29 aus, das die Inversion des logischen Produktes von P24 und P27 ist. Das NAND-Gate 40 gibt ein Signal P30 (fv) aus, das die Inversion des logischen Froduktes von P28 und P29 ist. Weil- P23 und P24 zueinander invers sind, werden P25 und P27 alternierend durch P23 und P24 gewählt, um P30 zu bilden. Das heißt, die Wählschaltung 41, die aus drei NAND-Gates 38, 39 und 40 gebildet ist, dient dazu, in Intervallen der Perioden der Ausgänge des D-Flip-Flops 34 alternierend P25 und P27 auszugeben.
  • Als Nächstes wird die Funktionsweise des einstellbaren Frequenzteilers gemäß der vorstehenden Konfiguration beschrieben. Der einstellbare Frequenzteiler führt eine N + 1/2-Frequenzteilung durch, wenn J0 niedrig ("0") ist und führt eine N-Frequenzteilung durch, wenn J0 hoch ("1") ist.
  • Als Erstes wird unter Bezugnahme auf die 10 die Funktionsweise für die N + 1/2-Frequenzteilung (bei dem erörterten Beispiel wird angenommen, dass dies 5,5 ist) beschrieben.
  • J0 ist auf "0" gesetzt und J1 bis J4 sind so gesetzt, dass sie einen gesetzten Wert "N = 5" repräsentieren. Wenn P24 anfänglich niedrig ist, wird der gesetzte Wert N = 5 ohne Modifikation zum Zählerschaltkreis 2 weitergeleitet und der Zählerschaltkreis 2 nimmt "5" als den Anfangswert. Wenn P24 hoch ist, wird N + 1 = 6 an den Zählerschaltkreis 2 angelegt und der Zählerschaltkreis 2 zählt nach abwärts, wobei N + 1 = 6 als der Anfangswert ge nommen wird. Das Detektionssignal P1 geht nach oben, wenn die Koinzidenzschaltung 3 findet, dass der Zählwert des Zählerschaltkreises 3" 2" wird.
  • Es wird als Erstes angenommen, dass P24 anfänglich niedrig ist. Weil J0 niedrig ist, werden die Ausgänge P23 und P24 des D-Flip-Flops 34 an den Anstiegsflanken von P1 wiederholt zwischen hoch und niedrig umgeschaltet. Der Ausgang P25 des D-Flip-Flops 35 ist gegenüber P21 um eine Eingangsperiode verzögert. Wenn P25 hoch wird, wird der Zählerschaltkreis 2 vorab eingestellt. Der Ausgang P27 des D-Flip-Flops 37 ist gegenüber P25 wegen des Ausgangs P26 des Inverters 36 um eine halbe Eingangsperiode verzögert.
  • Der Ausgang P28 des NAND-Gates 38 ist die Inversion des logischen Produktes von P23 und P25 und die Impulse von P25, die gegenüber P1 um eine Eingangsperiode verzögert sind, werden extrahiert, um P28 zu bilden. Der Ausgang P29 des NAND-Gates 39 ist die Inversion des logischen Produktes P24 und P27 und die Impulse von P27, die gegenüber P25 um eine halbe Eingangsperiode verzögert sind, werden extrahiert, um P29 zu bilden. Der Ausgang P30 (fv) des NAND-Gates 40 ist die Inversion des logischen Produktes von P28 und P29 und die Impulse von P25 und P28 werden kombiniert oder synchron mit dem Betrieb des D-Flip-Flops 34 alternierend gewählt, um P30 zu bilden.
  • P24 wird an den Anschluss A des Addierwerkes 31 angelegt. Wenn P25 auf den hohen Pegel steigt, während P24 niedrig ist, wird der Zählerschaltkreis 2 auf "5" vorab eingestellt. Wenn P25 auf den hohen Pegel geht, während P24 hoch ist, wird der Zählerschaltkreis 2 auf "6" vorab eingestellt. Der Zählwert des Zählerschaltkreises 2 ändert sich somit, nimmt die Werte "5", "5", "4", "3", "2", "6", "6", "5", "4", "3" und "2" ein und wiederholt den gleichen Änderungszyklus.
  • Wenn J0 "0" ist, wenn der Zählwert des Zählerschaltkreises 2 "2" wird, wird der vorab eingestellte Wert des Zählerschaltkreises 2 von "5" auf "6" oder von "6" auf "5" umgeschaltet. Wenn der vorab eingestellte Wert "5" ist (Durchführen der 5-Frequenzteilung), detektiert der Impuls des Detektionssignals P25 "2" und wird synchron mit der Anstiegsflanke von P0 extrahiert. Wenn der vorab eingestellte Wert "6" ist (Durchführen der 6-Frequenzteilung), wird der Impuls P27, der synchron mit der abfallenden Flanke von P0 ist und gegenüber P25 um eine halbe Eingangsperiode verzögert ist, extrahiert. Wegen einer derartigen alternierenden Extraktion werden Impulse erhalten, die alle 5,5 Eingangsperioden erzielt werden, und es wird die Frequenzteilung durch 5,5 erzielt. Wenn somit J0 "0" ist, kann der einstellbare Frequenzteiler die N + 1/2-Frequenzteilung des Eingangssignals P0, das eine Frequenz fi hat, durchführen.
  • In der vorstehenden Beschreibung wurde angenommen, dass P24 anfänglich niedrig ist. Wenn P24 anfänglich hoch ist, ist der anfängliche Vorab-Einstellwert für den Zählerschaltkreis 2 "6" und die Impulse von P27 werden als Erstes gewählt. Die Funktionsweise ist jedoch ähnlich wie die beschriebene.
  • Als Nächstes wird bezugnehmend auf 11 die Funktionsweise für die N – (= 5)-Frequenzteilung beschrieben.
  • J0 ist auf hoch ("1") gesetzt, J1 bis J4 sind so gesetzt, dass sie "5" repräsentieren. Der geschätzte Wert "5" wird ohne Modifikation an den Zählerschaltkreis 2 angelegt. Der Zählerschaltkreis 2 zählt P0 nach unten und, wenn durch die Koinzidenzschaltung 3" 2" detektiert wird, wird das Detektionssignal P1 hoch. Weil J0 hoch ist, wird der Ausgang P23 des D-Flip-Flops 34 hoch gehalten und P24 wird niedrig gehalten. P24, das an den Anschluss A des Addierwerkes 31 angelegt wird, wird niedrig gehalten und der vorab eingestellte Wert des Zählers ist immer "5". Darüber hinaus wird die Wahl von P25 der Wählschaltung 41 beibehalten, weil P23 hoch und P24 niedrig gehalten wird. Das heißt, P30 (fv) ist identisch mit P23.
  • Wie für die N + 1/2-Frequenzteilung beschrieben, ist der Ausgang P25 des D-Flip-Flops 35 gegenüber P1 um eine halbe Eingangsperiode verzögert und der Zählerschaltkreis 2 wird durch die Impulse von P25 rückgesetzt.
  • Auf diese Art und Weise bewirkt, wenn J0 "1" ist, das D-Flip-Flop 34, dass der Zählerschaltkreis 2 die Durchführung der Frequenzteilung durch 5 beibehält und die Wählschaltung 41 das Wählen von P25 beibehält. Demgemäß ist P30 ein durch 5 Fequenz-geteiltes Signal. Das heißt, wenn 70 "1" ist, kann der einstellbare Frequenzteiler das Eingangssignal P0 mit einer Frequenz fi durch ein Frequenzteilungsverhältnis N Fequenz-teilen.
  • Wie beschrieben, kann der vorstehend beschriebene einstellbare Frequenzteiler selektiv die N-Frequenzteilung oder N + 1/2-Frequenzteilung durchführen. Das Schalten zwischen unterschiedlichen Frequenzteilungsverhältnissen wird mit einer spezifischen Zeitschaltung durchgeführt (beispielsweise direkt nachdem P25 oder P27 niedrig wird).
  • Das Frequenzteilungsverhältnis kann in Schritten von 1/2 variiert werden. Demgemäß kann, wie in Verbindung mit der Ausführungsform gemäß 4 beschrieben, das Frequenzteilungsverhältnis halbiert und die Referenzfrequenz verdoppelt werden, mit dem Ergebnis, dass die Schleifenverstärkung erhöht und die Sperrzeit verkürzt wird.
  • Für die Vorab-Einstellung des Zählerschaltkreises 2 werden die um eine halbe Eingangsperiode verschobenen Impulse nicht verwendet, so dass selbst für die N + 1/2-Frequenzteilung es für den Zählerschaltkreis 2 ausreicht, mit der gleichen Geschwindigkeit wie bei der N-Frequenzteilung zu arbeiten, was ebenfalls vorstehend beschrieben worden ist.
  • Als Nächstes wird eine weitere Ausführungsform, die ein Impulsaufbrauchsystem ist, welche die Ausführungsform gemäß 9 verwendet, beschrieben. Impulsaufbrauchsysteme werden für FM-Empfänger und kurzwellige Rundfunkempfänger verwendet. Ihr Prinzip ist in der 12 gezeigt. Ein zweimoduliger Vor-Teiler 46 kann selektiv eine Frequenzteilung durch ein Frequenzteilungsverhältnis M (eine positive ganze Zahl) oder durch M + 1 durchführen. Die Gesamtanzahl der in einem Zyklus durchgeführten Male der Frequenzteilung ist P2, wird in dem Grobzähler 48 gesetzt und die Anzahl der Male, mit der die Frequenzteilung durch ein Frequenzteilungsverhältnis M + 1 durchgeführt wird, wird in dem Aufbrauchzähler 47 mit P1 gesetzt.
  • Das Frequenzteilungsverhältnis über einen Zyklus ist daher (M + 1).P1 + M.(P2 – P1) = M.P2 + P1. Hierbei gilt P2 ≥ P1. Das Frequenzteilungsverhältnis des Impulsaufbrauchsystems kann daher durch Ändern des Wertes von P1 und P2 variiert werden. Darüber hin aus wird das Frequenzteilungsverhältnis des programmierbaren Frequenzteilers, der bei einer hohen Frequenz arbeitet, zwischen zwei Werten (M und M + 1) geschaltet, so dass die Ausbreitungsverzögerungszeit verkürzt und die Betriebsgeschwindigkeit verbessert werden kann.
  • Wenn M = 10, ist das Frequenzteilungsverhältnis 10.P2 + P1, wobei P1 den Wert der Einerstelle und P2 (vorausgesetzt, dass P2 ≤ 9 ist) den Wert der Zehnerstelle repräsentiert.
  • Wenn der in der 9 gezeigt Schaltkreis in das Impulsaufbrauchsystem eingebaut ist, kann der einstellbare Frequenzteiler eine Frequenzteilung durch ein Frequenzteilungsverhältnis von M.P2 + P1 + 1/2 durchführen.
  • In der folgenden Beschreibung wird davon ausgegangen, dass M = 10, P2 = 5, P1 = 2, um eine Frequenzteilung durch 52,5 oder 52 durchzuführen. 13 zeigt die Konfiguration der vorliegenden Ausführungsform. Elemente ähnlich wie die in der 9 gezeigten, sind mit identischen Bezugsziffern bezeichnet und deren Beschreibung ist weggelassen worden.
  • Dem einstellbaren Frequenzteiler werden ein Signal J0, das "0" ist, wenn die N + 1/2-Frequenzteilung durchgeführt werden soll, und das "1" ist, wenn die N-Frequenzteilung durchgeführt werden soll, die Signale J1 bis J4 zum Bezeichnen des Frequenzteilungsverhältnisses P1 der niedrigeren Stelle und die Signale J5 bis J8, die das Frequenzteilungsverhältnis P2 der höheren Stelle bezeichnen und das Eingangssignal P0 (fi) zugeführt. Jedes der Signale J0 bis J8 nimmt entweder einen niedrigen (0) oder einen hohen (1) Zustand ein. PO besteht aus Impulsen mit gleichen niedrigen und hohen Zeiten.
  • Ein zweimodularer Vor-Teiler 51 führt eine Frequenzteilung des Eingangssignals P0 mit einem Frequenzteilungsverhältnis 10 durch, wenn das am Anschluss 10/11 eingegebene Signal R4 hoch ist, oder mit einem Frequenzteilungsverhältnis 11, wenn das Signal R4 niedrig ist, und gibt das Fequenz-geteilte Signal R2 aus. Der Ausgang R3 eines ODER-Gates 52 ist die logische Summe von R2 und R4. Es ist ein Addierwerk 53 vorgesehen, das an seinem Anschluss A ein Signal R7 empfängt. Wenn das Signal R7 niedrig ist, wird der gesetzte Wert, welcher durch die Signale J1 bis J8, die an den Anschlüssen B1 bis B8 eingegeben worden sind, repräsentiert ist, an den Aufbrauchzähler 54 und den Grobzähler 55 ausgegeben. Wenn das Signal R7 hoch ist, wird dem durch die Signale J1 bis J4 repräsentierten, gesetzten Wert "1" addiert und das Ergebnis wird über die Anschlüsse C1 bis C4 an den Aufbrauchzähler 50 ausgegeben. Wenn ein Übertrag vorhanden ist, wird der gesetzte Wert, welcher J5 bis J8 repräsentiert ist, ebenfalls um 1 erhöht. Ein derartiger Übertrag tritt dann auf, wenn die Anzahl der Stellen von P2 (in Dezimalnotierung gegeben) größer als die Anzahl der Stellen (in Dezimalnotierung gegeben) von P1 ist, wenn beispielsweise P2 eine zweistellige Zahl und P1 eine einstellige Zahl ist.
  • Der Aufbrauchzähler 54 nimmt den eingegebenen Setzwert als einen Anfangswert und zählt R3 nach unten. Wenn die Koinzidenzschaltung 56 den Wert "0" des Aufbrauchzählers 54 detektiert, geht deren Ausgang R4 hoch. Der Grobzähler 55 und die Koinzidenzschaltung 57 (die "2" detektiert) entsprechen dem Zählerschaltkreis 2 und der Koinzidenzschaltung 3 in der Ausführungsform der 9 und deren Beschreibung wird weggelassen.
  • Die D-Flip-Flops 58, 59 und 60 entsprechen den D-Flip-Flops 34, 35 und 37 der 9 und deren Beschreibung wird weggelassen. Der Taktimpuls für das D-Flip-Flop 59 ist R2 und dessen Ausgang R8 wird an den PE-Anschlüssen des Grobzählers 55 und des Aufbrauchzählers 54 eingegeben.
  • Der Ausgang R9 eines Inverters 61, der die Inversion von P0 ist, wird als Taktimpuls am D-Flip-Flop 62 eingegeben, das einen Eingang R2 empfängt und dessen Ausgang R10 wird als Taktimpuls an einem D-Flip-Flop 60 eingegeben. (1) Der Ausgang R11 des D-Flip-Flops 60 wird, bezogen auf das Ausgangssignal R8 des D-Flip-Flops 59, um eine halbe Periode von P0 verzögert.
  • Wegen der vorstehenden Konfiguration wird, wenn J0 niedrig ist, wenn der Wert des Aufbrauchzählers 54 "0" wird, der zweimodulige Vor-Teiler 51 von der Frequenzteilung durch 11 auf die Frequenzteilung durch 10 geschaltet. Das heißt, (2) die Frequenzteilung durch 11 wird mit der Anzahl von Malen gleich dem für den Aufbrauchzähler 54 vorab eingestellten Wert wiederholt.
  • Darüber hinaus geht R4 nach hoch und wird so lange hoch gehalten, bis R8 vorab eingestellt ist. Durch den Ausgang R3, der die logische Summe aus R4 und R2 ist, wird die Frequenzteilung durch 10 aufrecht erhalten. RS wird hoch, wenn der Wert des Grobzählers 55 "2" wird und R8 identisch mit RS ist, jedoch um eine Periode von R2 verzögert ist. Als ein Ergebnis wird (3) die Frequenzteilung durch 10 mit der Anzahl von Malen gleich dem vorab eingestellten Wert (der in diesem Fall "5" ist) für den Grobzähler 55 minus dem vorab eingestellten Wert (der in diesem Fall "2" oder "3" ist) für den Aufbrauchzähler 54 wiederholt.
  • Wegen der vorstehenden Punkte (1), (2) und (3) wird die Frequenzteilung mit einem Frequenzteilungsverhältnis von M.P2 + P1 + 1/2 durchgeführt, wenn J0 gleich "0" ist und die Frequenzteilung mit einem Frequenzteilungsverhältnis von M.P2 + P1 durchgeführt, wenn J0 gleich "1" ist.
  • 14 zeigt die Funktionsweise für die Frequenzteilung durch 52,5 der Ausführungsform gemäß der 13. J0 ist "0" und J1 bis J4 repräsentieren "2" und J5 bis J8 repräsentieren "5". 15 zeigt die Funktionsweise für die Frequenzteilung durch 52. J0 ist "1" und J1 bis J4 repräsentieren " 2" und J5 bis J8 bezeichnen "5".
  • Wie beschrieben worden ist, kann die Ausführungsform gemäß 9 an ein Impulsaufbrauchsystem angepasst werden. Das heißt, in einem Impulsaufbrauchsystem werden al- ternierend ein durch M.P2 + P1 frequenz-geteiltes Signal und ein durch M.P2 + P1 + 1 frequenz-geteiltes Signal durch Addieren von 1 zu dem gesetzten Wert in dem Addierwerk bei alternierenden Frequenzteilungsperioden ausgegeben, wie dies in der 9 gezeigt ist, und zwar auf der Basis eines Signals R7, das in Antwort auf das Detektionssignal RS der Koinzidenzschaltung 57, welche dem Grobzähler 55 zugeordnet ist, invertiert worden ist, und es werden ein Signal R8 synchron mit RS und ein Signal R11 identisch mit R5, jedoch um eine halbe Periode des Eingangssignals P0 verzögert, alternierend ausgegeben, so dass eine Frequenzteilung durch M.P2 + P1 + 1/2 erzielt wird.
  • 16 ist ein Blockschaltbild, das einen einstellbaren Frequenzteiler gemäß einer weiteren Ausführungsform der Erfindung zeigt. Die Bezugsziffern, welche identisch mit den in der 1, 4 und 9 gezeigten sind, bezeichnen identische oder entsprechende Elemente oder Signale.
  • Ein ODER-Gate 71 gibt ein Signal P62 aus, das die logische Summe aus P0 und P74 ist, wie dies später beschrieben wird. Der Zählerschaltkreis 2 nimmt den vorab eingestellten Wert N, der an die Anschlüsse D1 bis D4 angelegt worden ist, als einen Anfangswert und zählt die Taktimpulse von P62, das an seinen Anschluss CP angelegt worden ist, nach unten und stoppt das erneute Starten des Zählens, wenn ein Signal P65, das später beschrieben wird, welches an den Anschluss PE angelegt wird, niedrig wird. Die Koinzidenzschaltung 3 gibt ein Detektionssignal aus, das hoch wird, wenn der Zählausgang des Zählerschaltkreises 2 "2" wird.
  • Das D-Flip-Flop 74 nimmt P0 als Taktimpuls und gibt am Anschluss Q ein Signal P64 aus, das identisch mit dem Ausgang P1 der Koinzidenzschaltung 3 ist, jedoch um eine Eingangsperiode verzögert ist, und gibt am Anschluss Q das Signal P65 aus, das die Inversion von P64 ist. Das D-Flip-Flop 75 nimmt P0 als Taktimpuls und gibt am Anschluss Q ein Signal P66 aus, das identisch mit P64 ist, jedoch um eine Eingangsperiode verzögert ist, und gibt am Anschluss Q ein Signal P67 aus, das die Inversion von P66 ist.
  • Das D-Flip-Flop 76 nimmt P67 als Taktimpuls und sein invertierter Ausgang P69 wird auf seinen D-Eingang zurückgeleitet. Wenn J0, das an den Anschluss PE angelegt wird, hoch ist, wird P68 am Anschluss Q synchron mit den Anstiegsflanken von P67 zwischen hoch und niedrig umgeschaltet und P69 an Q ist die Inversion von P68. Wenn 70 niedrig ist, wird P68 hoch gehalten und P69 niedrig gehalten.
  • Der Inverter 77 gibt ein Signal P70 aus, das die Inversion von P0 ist. P0 hat gleiche Hochund Niedrigperioden, so dass P70, bezogen auf P0, um eine halbe Eingangsperiode verschoben ist. Das D-Flip-Flop 78 nimmt P70 als Taktimpuls und gibt am Anschluss Q ein Signal P71 aus, das identisch mit P64 ist, jedoch um eine Periode von P70 verzögert ist.
  • Weil P70, bezogen auf PO, um eine halbe Eingangsperiode verschoben ist, ist P71, bezogen auf P64, um eine halbe Eingangsperiode verzögert.
  • Das D-Flip-Flop 79 nimmt P0 als Taktimpuls und gibt am Anschluss Q ein Signal P72 aus, das identisch mit P66 ist, jedoch um eine Eingangsperiode verzögert ist. Ein UND-Gate 80 gibt ein Signal P73 aus, das das logische Produkt von P72 und J0 ist. Ein weiteres UND-Gate 81 gibt ein Signal P74 aus, das das logische Produkt von P73 und P68 ist.
  • Ein NAND-Gate 82 gibt ein Signal P75 aus, das die Inversion des logischen Produktes von P64 und P68 ist. Ein weiteres NAND-Gate 83 gibt ein Signal P76 aus, das die Inversion des logischen Produktes von P71 und P69 ist. Ein weiteres NAND-Gate 84 gibt ein Signal P77 aus, das die Inversion des logischen Produktes von P75 und P76 ist. Weil P68 und P69 zueinander invers sind, werden die Impulse P64 und P71 alternierend synchron mit P68 und P69 gewählt, um P77 zu bilden. Das heißt, die Wählschaltung 85, die aus drei NAND-Gates 82, 83 und 84 gebildet ist, wählt alternierend die Impulse P64 und P71 synchron mit dem D-Flip-Flop 76.
  • Es wird nun die Funktionsweise des einstellbaren Frequenzteilers gemäß der vorstehenden Konfiguration beschrieben. J1 bis J4 sind gesetzt, um N zu bezeichnen. Wenn J0 "1" ist, wird die N + 1/2-Frequenzteilung durchgeführt, während, wenn J0 "0" ist, die N-Frequenzteilung durchgeführt wird.
  • Als Erstes wird unter Bezugnahme auf die 17 die Funktionsweise für die N + 1/2-Frequenzteilung (hierbei 5,5) beschrieben. J1 bis J4 sind so gesetzt, dass sie N = 5 bezeichnen. Ein Eingangssignal P0 mit einer Frequenz fi wird an dem ODER-Gate 71 eingegeben. Der Wert von P74 ist unbekannt, so dass P62 als Erstes identisch mit P0 angenommen wird. P62 wird an dem Zählerschaltkreis 2 eingegeben und wenn " 2" von der Koinzidenzschaltung 3 detektiert wird, wird ein Detektionssignal P1 ausgegeben.
  • Die Ausgänge P64 und P65 des D-Flip-Flops 74 sind, bezogen auf P1, um eine Eingangsperiode verzögert. Der niedrige Impuls von P65 stellt den Zählerschaltkreis 2 vorab ein. Die Ausgänge P66 und P67 des D-Flip-Flops 75 sind gegenüber P64 um eine Eingangspe riode verzögert. Wenn J0 hoch ist, werden die Ausgänge P68 und P69 des D-Flip-Flops 76 an den Anstiegsflanken von P67 zwischen hoch und niedrig umgeschaltet. Der Ausgang P71 des D-Flip-Flops 78 ist wegen des Ausgangs P70 des Inverters 77 zu P64 um eine halbe Eingangsperiode verzögert.
  • Der Ausgang P72 des D-Flip-Flops 79 ist, bezogen auf P66, um eine Eingangsperiode verzögert. Der Ausgang P73 des UND-Gates 80 ist das logische Produkt von J0 und P72 und ist daher identisch mit P72, da J0 hoch gehalten wird. Der Ausgang P74 des UND-Gates 81 ist das logische Produkt von P68 und P73, so dass jeder zweite hohe Impuls von P73 durch P68 unterdrückt wird.
  • Der Ausgang P62 des ODER-Gates 71, der die logische Summe von P74 und P0 ist, ist eine Sequenz von Pulsen ähnlich P0, aber in der Periode sind zwei Impulse zu einem einzigen Impuls verbunden, wenn P74 hoch ist, und die Anzahl der Anstiegsflanken der Impulse ist um 1 reduziert. Als ein Ergebnis wird, obwohl der vorab eingestellte Wert des Zählerschaltkreises 2 "5" ist P1 hoch, wenn sechs Impulse von P0 eingegeben worden sind.
  • Der Ausgang P75 des NAND-Gates 82 ist die Inversion des logischen Produktes von P64 und P68 und die hohen Impulse von P64 werden extrahiert, was identisch mit P1 ist, jedoch um eine Eingangsperiode verzögert. Der Ausgang P76 des NAND-Gates 83 ist die Inversion des logischen Produktes von P71 und P69 und extrahiert die hohen Impulse von P71, was identisch mit P64 ist, ist jedoch um eine halbe Eingangsperiode verzögert. Der Ausgang P77 des NAND-Gates 84 ist die Inversion des logischen Produktes von P75 und P76 und kombiniert die Impulse P75 und P76. Das heißt, P64 und P71 werden alternierend synchron mit der Funktionsweise des D-Flip-Flops 76 gewählt, um P77 zu bilden. Da P64 und P71 zueinander um eine halbe Eingangsperiode verschoben sind, ist P77 ein 5,5-frequenz-geteiltes Signal.
  • Wenn auf diese Art und Weise J01 "1" ist, teilt der einstellbare Frequenzteiler das Eingangssignal P0 mit der Frequenz fi mit einem Frequenzteilungsverhältnis N + 1/2.
  • Als Nächstes wird unter Bezugnahme auf die 18 die Funktionsweise für die N(= 5)-Frequenzteilung beschrieben. J0 ist so gesetzt, dass es "0" ist, und J1 bis J4 sind so gesetzt, dass sie "5" bezeichnen. Das Eingangssignal P0 (fi) wird an den ODER-Gate 71 eingegeben.
  • Da J0 niedrig ist, wird der Ausgang P73 des UND-Gates 80 niedrig und der Ausgang P74 des UND-Gates 81 niedrig.
  • Da P74 niedrig ist, ist der Ausgang P62 des ODER-Gates 71 identisch mit P0. Das heißt, die Löschung der Impulse von P0, die auch dann auftritt, wenn 10 "1" ist, tritt nicht auf. Das heißt, bei Eingang jedes fünften Impulses von J0 wird das Detektionssignal P1 hoch und der Zählerschaltkreis 2 ist durch das Signal P65 vorab eingestellt, welches, bezogen auf P1, um eine Eingangsperiode verzögert ist, und startet das Abwärtszählen vom Anfangswert "5" ausgehend.
  • Da J0 niedrig gehalten wird, wird der Ausgang P68 des D-Flip-Flops 76 hoch gehalten, während der Ausgang P69 niedrig gehalten wird. Demgemäß wird das Signal P64, welches um eine Eingangsperiode zu P1 verzögert ist, fortgesetzt von der Wählschaltung 85 gewählt, um das frequenz-geteilte Signal P77 (fv) zu bilden.
  • Wie P1 und P64, besteht das Signal P77 aus Impulsen, die jeden fünften Eingangsimpuls erzeugt worden sind und ist daher ein Signal, das durch "5" frequenz-geteilt ist.
  • Auf diese Art und Weise teilt der einstellbare Frequenzteiler, wenn J0 0 ist, das Eingangssignal P0 mit einem Frequenzteilungsverhältnis von N.
  • Wie vorstehend beschrieben, kann der einstellbare Frequenzteiler gemäß 16 auch als ein selektiver Frequenzteiler entweder mit dem Frequenzteilungsverhältnis N oder dem Frequenzteilungsverhältnis N + 1/2 verwendet werden. Das Schalten zwischen den unterschiedlichen Frequenzteilungsverhältnissen wird zu einem spezifischen Zeitpunkt, beispielsweise direkt, nachdem P77 niedrig wird, durchgeführt.
  • Als Nächstes wird unter Bezugnahme auf die 19 eine weitere Ausführungsform, die einen Frequenzteiler vom Impulsaufbrauchtyp ist, welche die Ausführungsform gemäß 16 annimmt, beschrieben. Die Elemente ähnlich wie die in der 16 gezeigten, sind durch identische Bezugsziffern mit Strich bezeichnet und deren Beschreibung wird weggelassen.
  • Der einstellbare Frequenzteiler wird mit dem Signal J0, das anzeigt, ob eine 1/2-Frequenzteilung durchgeführt werden soll oder nicht, den Signalen J1 bis J4, die einen Vorab-Einstellwert P1 für den Aufbrauchzähler 93 bezeichnen, den Signalen J5 bis J8, die einen Vorab-Einstellwert P2 für den Grobzähler 98 bezeichnen und mit einem Eingangssignal PO (fi) gespeist). Jedes der Signale 70 bis 38 ist ein Binärsignal mit einem Wert von 0 (niedrig) oder 1 (hoch) und P0 ist ein Impulssignal mit gleichen hohen und niedrigen Intervallen.
  • Der zweimodulige Vor-Teiler 91 empfängt das Eingangssignal P0 und führt eine Frequenzteilung mit einem Frequenzteilungsverhältnis "10" oder "11" in Abhängigkeit davon durch, ob ein Signal R25, das später beschrieben wird, hoch oder niedrig ist, und gibt das frequenz-geteilte Signal aus. Ein ODER-Gate 92 gibt das Signal R24 aus, das die logische Summe aus R23 und R25 ist.
  • Der Aufbrauchzähler 93 nimmt den Wert P1, der durch J1 bis J4 gesetzt worden ist, als einen Anfangswert und zählt R24 von dem Anfangswert nach unten. Die Koinzidenzschaltung 94 (die "0" detektiert) gibt ein Signal R25 aus, das dann hoch wird, wenn der Wert des Aufbrauchzählers 93 "0" wird. Der Grobzähler 98 nimmt den Wert P2, der durch J5 bis J8 gesetzt worden ist, und zählt R23 von dem Anfangswert nach unten. Die Koinzidenzschaltung 99 (die "2" detektiert) gibt ein Signal R26 aus, das dann hoch wird, wenn der Wert des Grobzähler 99 "2" wird.
  • Das Signal R23 wird als Taktimpuls am D-Flip-Flop 74' eingegeben und dessen invertierter Ausgang R28 wird an den PE-Anschlüssen des Grobzählers 98 und des Aufbrauchzählers 93 eingegeben.
  • Ein Inverter 77' gibt die Inversion R33 von P0 aus. Ein D-Flip-Flop 95 empfängt R33 als Taktimpuls und nimmt R23 als einen Eingang. Der Ausgang R34 des D-Flip-Flops 95 wird als Taktimpuls einem D-Flip-Flop 78' zugeführt. Aus diesem Grund wird (1) der Ausgang R35 des D-Flip-Flops 78', bezogen auf den Ausgang R27 des D-Flip-Flops 74', um eine halbe Periode von P0 verzögert.
  • Die Hoch-Zeit des Signals R36, welche dem Signal P72 in der 16 entspricht, ist um das 10- oder 11-fache länger als P0. Durch Verzögern von R36 um eine Periode von P0 am D-Flip-Flop 96, das P0 als Taktimpuls empfängt, und Eingeben des resultierenden Signals R37 zusammen mit R36 an einem UND-Gate 97 wird ein Signal R38 mit einer Hoch-Zeitdauer identisch einer Periode von P0 erzielt. Dieses Signal R38 wird an das ODER-Gate 71' angelegt. Wenn demgemäß (2) R40 hoch geht, werden zwei Impulse von P0 zu einem verbunden und das resultierende Signal R23 wird einen Impuls weniger als P0 haben, wenn R32 hoch ist.
  • Wegen der vorstehend beschriebenen Konfiguration wird, wenn der Aufbrauchzähler 93 nach unten zählt und sein Inhalt "0" wird, der zweimodulare Vor-Teiler 91 seinen Zustand von der Frequenzteilung durch 11 auf die Frequenzteilung durch 10 umschalten. Das heißt, (3) die Frequenzteilung durch 11 wird die Anzahl von Malen, welche durch den vorab eingestellten Wert gegeben ist, für den Aufbrauchzähler 93 durchgeführt.
  • Weil R24 hoch gehalten wird, wird die Frequenzteilung durch 10 so lange fortgesetzt, bis eine Vorab-Einstellung durch R28 erfolgt, das bei einem Frequenzteilungszyklus des Grobzählers 98 hoch geht. Aus diesem Grund wird (4) die Frequenzteilung durch 10 mit einer Anzahl von Malen, die gegeben ist durch die Subtraktion des Vorab-Einstellwertes für den Aufbrauchzähler 93 vom Vorab-Einstellwert für den Grobzähler 98 gegeben ist, wiederholt.
  • Aus den vorstehenden Punkten (1), (2), (3) und (4) ist das Frequenzteilungsverhältnis der Gesamtschaltung N.P2 + P1 + 1/2, wenn J0 "1" ist, und M.P2 + P1, wenn J0 "0" ist.
  • Wie beschrieben worden ist, kann die Ausführungsform gemäß 16 auch an ein Impulsaufbrauchsystem angepasst werden. Das heißt, in einem Impulsaufbrauchsystem werden ein durch M.P2 + P1 frequenz-geteiltes Signal und ein durch ein N.P2 + P1 + 1 frequenz-geteiltes Signal alternierend durch Löschen der Pulse, wie in der 16 ausgegeben, und zwar basierend auf dem Ausgang R26 der Koinzidenzschaltung 99, die dem Grobzähler 98 zugeordnet ist, und ein Signal R27 synchron zu R26 und ein Signal R35 identisch mit R26, jedoch um eine halbe Periode des Eingangssignals P0 verzögert, werden alternierend ausgegeben, um die M.P2 + P1 + 1/2 Frequenzteilung zu erzielen.
  • 20 zeigt eine gebrochene Frequenzteilungsschaltung, die eine weitere Ausführungsform der Erfindung ist, welche eine Frequenzteilung mit einem Frequenzteilungsverhältnis N' + B/C mit gemischtem Bruch durchführen kann. Eine einstellbare Frequenzteilerschaltung 101 hat eine N-Frequenzteilerschaltung 102 und eine N + 1/2-Frequenzteilerschaltung 103.
  • In der 20 sind die N-Frequenzteilerschaltung 102 und die N + 1/2-Frequenzteilerschaltung 103 getrennt voneinander dargestellt. Dies dient jedoch nur der Zweckmäßigkeit der Darstellung. Bei der Implementierung der Erfindung kann ein Schaltkreis, dessen Frequenzteilungsverhältnis selektiv zwischen N und N + 1/2 gewählt werden kann, verwendet werden. Die in der 4, der 9 oder 16 gezeigte Schaltung kann als eine derartige einstellbare Frequenzteilerschaltung verwendet werden. Als eine Alternative können getrennte Schaltungen für die N-Frequenzteilerschaltung 102 und die N + 1/2-Frequenzteilerschaltung 103 verwendet werden und sie können so gestaltet sein, dass sie selektiv unter Steuerung einer Steuerschaltung arbeiten. In einem derartigen Fall kann die in der 1 gezeigte Schaltung für die N + 1/2-Frequenzteilerschaltung 103 verwendet werden.
  • Die Steuerschaltung 104 hat einen Akkumulator 105 zum Speichern der Daten, die durch Addieren oder Akkumulieren erhalten werden, und steuert die einstellbare Frequenzteilerschaltung 101 auf der Basis eines Frequenzteilungsverhältnisses N' + B/C, das von außerhalb der dargestellten Schaltung bezeichnet wird. Ein ROM 106 speichert ein Programm, das für den Betrieb der Steuerschaltung 104 erforderlich ist. Ein RAM 107 speichert die Daten, die für den Betrieb der Steuerschaltung 104 notwendig sind.
  • Die Steuerschaltung 104 empfängt Signale, welche N', B und C bezeichnen (Bestimmen des Frequenzteilungsverhältnisses) von außerhalb und arbeitet in Übereinstimmung mit dem Programm, das in dem ROM 106 gespeichert ist und steuert die einstellbare Frequenzteilerschaltung 101 mittels der Signale, die über die Anschlüsse J0 bis 14 ausgegeben werden.
  • Wenn die Signale von den Anschlüssen J1 bis J4 m (positive Zahl) anzeigen und das Signal von dem Anschluss von J0 "0" ist, führt die einstellbare Frequenzteilerschaltung 101 eine Frequenzteilung durch m durch. Wenn die Signale von den Anschlüssen J1 bis J4 m anzeigen (eine positive Zahl) und das Signal vom Anschluss J0 "1" ist, führt die einstellbare Frequenzteilerschaltung 101 eine Frequenzteilung durch m + 1/2 durch.
  • Um die N' + B/C-Frequenzteilung durchzuführen, setzt die Steuerschaltung 104 den Wert von m auf N' oder N' + 1 und das Signal an J0 ist "0" oder "1", wie dies später im Einzelnen beschrieben wird.
  • Als Nächstes wird die Funktionsweise der gebrochenen Frequenzteilung dieser Ausführungsform beschrieben. 21 ist ein Flussdiagramm, das die Funktionsweise der Steuerschaltung 104 zeigt. Eine Variable I zum Zählen der Anzahl der Male der Frequenzteilung wird zugeführt und in einem Register 104a in der Steuerschaltung 104 gespeichert. Eine Variable A ist die Variable, die in dem Akkumulator 105 gespeichert ist und repräsentiert einen Fehler. Die Variablen B und C sind Zähler und Nenner des reinen Bruchteils des Frequenzteilungsverhältnisses mit gemischtem Bruch und sind in dem RAM 107 gespeichert.
  • Wenn das Frequenzteilungsverhältnis N' + B/C bezeichnet ist, ist die Variable I der Steuerschaltung 104 so gesetzt, dass sie "0" ist und die Variable A ist so gesetzt, dass sie "0" ist und die Variablen B und C des Zählers und des Nenners des reinen Bruchteils des Frequenzteilungsverhältnisses mit gemischtem Bruch werden gespeichert (S1). Dann wird entschieden, ob der Zähler mit 2 multipliziert nicht größer als der Nennen C ist, das heißt, ob 2 . B ≤ C ist (S2). Das heißt, es wird überprüft, ob die N' + 1-Frequenzteilung erforderlich ist.
  • Wenn 2.B ≤ C ist (in S2 "Ja"), dann wird die Variable I um 1 erhöht (S3). Als Nächstes wird der Fehler entsprechend der B/C-Frequenzteilung zur Variablen A addiert (S4). Dieser Fehler entsprechend der B/C-Frequenzteilung ist der Fehler, welcher resultieren würde, wenn die N'-Frequenzteilung durchgeführt würde. Als Nächstes wird entschieden, ob die resultierende Variable A kleiner als 1/2 ist (SS). Wenn die Variable A kleiner als 1/2 ist, dann wird die Frequenzteilung durch N' durchgeführt (S6) und der Vorgang geht weiter zum Schritt S9.
  • Wenn im Schritt SS die Variable A nicht kleiner als 1/2 ist, wird die Frequenzteilung durch N' + 1/2 durchgeführt (S7) und es wird 1/2 von der Variablen A subtrahiert (S8) und der Vorgang geht weiter zum Schritt S9.
  • Wenn der Akkumulator 105 so gesetzt ist, dass bei 1/2 ein Überlauf erfolgt, wird die 1/2-Subtraktion automatisch durchgeführt. Aber in diesem Fall ist der Wert A nach dem Schritt S4 der Wert nach der 1/2-Subtraktion, so dass die Entscheidung im Schritt SS erfolgt, ob ein derartiger Überlauf stattgefunden hat oder nicht.
  • Im Schritt S9 wird entschieden, ob die Variable gleich C geworden ist oder nicht. Das heißt, es wird überprüft, ob ein Zyklus der Frequenzteilung beendet ist oder nicht. Wenn I nicht gleich C geworden ist, kehrt der Vorgang zum Schritt S3 zurück und die Frequenzteilung wird durchgeführt. Wenn die Variable I im Schritt S9 gleich C geworden ist, wird die Variable I zu 0 zurückgeführt (S10) und der Vorgang kehrt zum Schritt S3 zurück.
  • Wenn im Schritt S22.B ≤ C gilt, wird die Variable I um "1" erhöht (S11). Dann wird B/C zur Variablen A addiert (S12). Dann wird entschieden, ob die resultierende Variable A kleiner als 1 ist (S13). Wenn die Variable kleiner als 1 ist, wird die Frequenzteilung durch N' + 1/2 durchgeführt (S14) und 1/2 wird von der Variablen A subtrahiert (S15) und der Vorgang geht zum Schritt S18. Wenn im Schritt S3 die Variable A nicht kleiner als "1" ist, wird die Frequenzteilung durch N' + 1 durchgeführt (S16), und es wird von der Variablen A "1" subtrahiert (S17) und der Vorgang geht weiter zum Schritt S18. Im Schritt S18 wird entschieden, ob die Variable I C erreicht hat oder nicht. Das heißt, es wird überprüft, ob ein Zyklus der Frequenzteilung beendet worden ist oder nicht. Wenn die Variable nicht gleich C geworden ist, kehrt der Vorgang zum Schritt S11 zurück und es wird die nächste Frequenzteilung durchgeführt. Wenn die Variable I = C geworden ist, wird die Variable I auf "0" rückgeführt (S19) und der Vorgang kehrt zum Schritt S11 zurück.
  • Als Nächstes wird beschrieben, dass das mittlere Frequenzteilungsverhältnis über einen Zyklus (C-Male der Frequenzteilung) durch den vorstehend beschriebenen Vorgang nicht N' + B/C ist. Als Erstes wird angenommen, dass 2.B ≤ C ist (S3 bis S10).
    • (1) Der Anfangswert von ist 0 und B/C, das zu A addiert wird, ist 0 ≤ B/C ≤ 1/2 und 1/2 wird von A subtrahiert, wenn A ≥ 1/2 ist, so dass der Wert von A (der Fehler) direkt vor dem Schritt S9 0 ≤ A < 1/2 ist.
    • (2) Die Summe der Werte, welche in S4 A während der C-fachen Frequenzteilung addiert werden, ist (B/C).C = B, die eine ganze Zahl ist. Andererseits ist die Summe der Werte, welche in S8 von A subtrahiert werden, ein Vielfaches von 1/2. Die Differenz zwischen der Summe der addierten Werte und der Summe der subtrahierten Werte ist der Wert von A direkt vor dem Schritt S9, wenn die C-maligen Frequenzteilungen beendet sind und ist auch ein Vielfaches von 1/2.
    • (3) Der einzige Wert von A, der beide Bedingungen (1) und (2) erfüllt ist "0". Demgemäß ist zu sagen, dass der Wert von A direkt vor dem Schritt S9 nach dem C-maligen Frequenzteilen 0 ist. Auf diese Art und Weise wird B dem Wert A während der C-maligen Frequenzteilung addiert und das mittlere Frequenzteilungsverhältnis ist N' + B/C. Wenn 2.B > C (S 11 bis S 19) gilt, ist das Konzept, verglichen mit dem Fall für 2 . B ≤ C, das Gleiche, jedoch mit einer Verschiebung um 1/2. Der Mittelwert beträgt N' + B/C. Das heißt,
    • (4) der Anfangswert von A ist 0 und B/C, das zu A addiert wird, ist 1/2 < B/C < 1 und 1 wird von A subtrahiert, wenn A ≥ 1 ist, so dass der Wert von A (der Fehler) direkt vor dem Schritt S18 gleich 0 ≤ A < 1/2 ist.
    • (5) Die Summe der Werte, die in S4 zu A während der C-male der Frequenzteilung addiert werden, beträgt (B/C).C = B, die eine ganze Zahl ist. Andererseits ist die Summe der Werte, die von A in S8 subtrahiert werden, ein Vielfaches von 1/2. Die Differenz zwischen der Summe der addierten Werte und der Summe der subtrahierten Werte ist der Wert von A direkt vor dem Schritt 518, wenn die C-fache Frequenzteilung beendet ist und ist ebenfalls ein Mehrfaches von 1/2.
    • (6) Der einzige Wert von A, der beide Bedingungen (4) und (5) erfüllt, ist "0". Demgemäß ist zu sagen, dass der Wert von A direkt vor dem Schritt S 18 nach der C-maligen Frequenzteilung 0 ist. Auf diese Art und Weise wird B dem Wert A während der C-maligen Frequenzteilung addiert, das mittlere Frequenzteilungsverhältnis ist N' + B/C.
  • Auf diese Art und Weise wird direkt, bevor der Fehler 1/2 oder 1 überschreitet, der Fehler durch die Frequenzteilung durch N' + 1/2 oder die Frequenzteilung durch N' + 1 reduziert. Dieses Verfahren kann durch eine einfach Konfiguration unter Verwendung eines Akkumulators 105 implementiert werden.
  • Die 22 ist ein Zeitablaufplan, der die Funktionsweise für die Frequenzteilung durch N' + 2/5 zeigt, implementiert durch die vorstehende Ausführungsform und einen Stand der Technik, der die Frequenzteilung durch N' + 2/5 durch eine Kombination aus der N-Frequenzteilerschaltung und der N + 1-Frequenzteilerschaltung zum Zwecke des Vergleiches erzielt. 23 zeigt die Funktionsweise der zugehörigen Fehler in Form einer Tabelle. 24 ist ein Zeitablaufplan ähnlich der 22, jedoch mit einem Frequenzteilungsverhältnis von N' + 4/5. Wie aus den 22 bis 24 zu ersehen ist, beträgt die Breite der Variation der Fehler, das heißt die Breite der Variation der Phase gemäß der Ausführungsform, ungefähr die Hälfte von der beim Stand der Technik.
  • Als Nächstes wird unter Bezugnahme auf die 25 ein weiteres Beispiel der Funktionsweise der Steuerschaltung 104 beschrieben. Bei dieser Funktionsweise, bei der die Steuerschaltung dieses Beispiels verwendet wird, ist der Fehler kleiner als bei der Funktionsweise gemäß 21.
  • Wenn das Frequenzteilungsverhältnis N' + B/C bezeichnet wird, setzt die Steuerschaltung 4 die Variable I auf "0", die Variable A auf "0" und bewirkt, dass die Variablen B und C als Zähler und Nenner eines reinen Bruchteils des Frequenzteilungsverhältnisses mit gemischtem Bruch gespeichert werden (S20). Dann wird zu der Variablen I "1" addiert (S21). Als Nächstes wird B/C zur Variablen A addiert (S22).
  • Es wird entschieden, ob die resultierende Variable A kleiner als 1/4 ist (S23). Wenn die Variable A kleiner als 1/4 ist, wird die N'-Frequenzteilung durchgeführt (S24) und der Vorgang geht weiter zum Schritt S30. Wenn die Variable A im Schritt S22 nicht kleiner als 1/4 ist, dann wird entschieden, ob die Variable kleiner als 3/4 ist (S25). Wenn die Variable A kleiner als 3/4 ist, dann wird die N' + 1/2-Frequenzteilung durchgeführt (S26) und es wird von der Variablen A1/2 subtrahiert (S27) und der Vorgang geht dann weiter zum Schritt 530. Wenn die Variable A nicht kleiner als 3/4 ist, wird die N' + 1-Frequenzteilung durchgeführt (S28) und es wird von der Variablen A1 subtrahiert (S29) und der Vorgang geht dann weiter zum Schritt S30.
  • Im Schritt S30 wird entschieden, ob die Variable IC erreicht hat oder nicht. Das heißt, es wird überprüft, ob ein Zyklus der Frequenzteilung beendet worden ist oder nicht. Wenn die Variable I nicht C erreicht hat, geht der Vorgang zum Schritt S21 und es wird die nächste Frequenzteilung durchgeführt. Wenn im Schritt S30 die Variable IC erreicht hat, wird die Variable I auf 0 zurückgeführt (S31) und der Vorgang geht zum Schritt S21.
  • Auf diese Art und Weise wird im Voraus berechnet, aus welcher Frequenzteilung, der N'-Frequenzteilung, der N' + 1/2-Frequenzteilung oder der N' + 1-Frequenzteilung der kleinste Fehler resultieren würde, und die Frequenzteilung, welche zu dem kleinsten Fehler führen wird, wird durchgeführt.
  • Als Nächstes wird erläutert, warum das mittlere Frequenzteilungsverhältnis über einen Zyklus (C-malige Frequenzteilung) bei dem vorstehenden Vorgang N' + B/C sein wird.
  • Der anfängliche Wert der variablen A ist "0" und wenn A < 1/4 im Schritt S23 ist, wird in den darauf folgenden Schritten vor der Rückkehr zum Schritt S21 keine Subtraktion durchgeführt. Wenn in den Schritten 1/4 ≤ A < 3/4 gilt, wird im Schritt S27 1/2 subtrahiert, bevor zum Schritt S21 zurückgekehrt wird. Wenn 3/4 ≤ A (bei der ersten Durchführung der Schleife 3/4 ≤ A < 1) gilt, wird im Schritt S29 "1" subtrahiert, bevor zum Schritt S21 zurückgekehrt wird. Demgemäß ist der Wert von A direkt vor dem Schritt S28 zum Zeitpunkt der Beendigung der ersten Durchführung der Schleife –1/4 ≤ A < 1/4. Die vorstehende Betrachtung wird auch auf die zweite und darauf folgende Durchführung der Schleife angewandt, mit Ausnahme, dass 3/4 ≤ A < 5/4 direkt vor S28 gilt, so dass der Wert von A direkt vor S21 gleich –114 ≤ A < 1/4 nach der Beendigung der zweiten Durchführung der Schleife ist. Wenn dies als Bedingungen genommen wird und wenn die Tatsache berücksichtigt wird, dass 0 ≤ B/C < 1 ist, ist der Wert für A direkt vor S23 in der ersten sowie auch der darauf folgenden Durchführung der Schleife –1/4 ≤ A < 5/4. Wenn die Bedingungen in S23 und S24 ebenfalls berücksichtigt werden, dann gilt:
    an den Punkten direkt vor und nach dem Schritt S24 –1/4 ≤ A < 1/4;
    an einem Punkt direkt vor S26 gleich 1/4 ≤ A < 3/4;
    an einem Punkt direkt von S28 gleich 3/4 ≤ A < 5/4;
    an einem Punkt direkt nach S27 gleich –1/4 ≤ A < 1/4; und
    an einem Punkt direkt nach S29 gleich –1/4 ≤ A < 1/4.
  • Demgemäß ist der Wert der Variablen A direkt vor S30 in allen Situationen –1/4 ≤ A < 1/4.
  • Die Summe der Werte, welche der Variablen A im Schritt S22 während der C-maligen Durchführung der Frequenzteilung addiert worden sind, ist B/C.C = B (ganze Zahl) und die Summe der Werte, die in S27 und S29 subtrahiert worden sind, ist ein Mehrfaches von 1/2 und die Differenz zwischen der Summe der addierten Werte und der Summe der subtrahierten Werte ist ebenfalls ein Mehrfaches von 1/2. Die einzige Variable A, welche diese Bedingungen erfüllt, ist "0". Das heißt, der Fehler nach jeder C-fachen Frequenzteilung ist 0 und der Mittelwert der Frequenzteilung ist N' + B/C.
  • 26 ist ein Zeitablaufplan, der die Funktionsweise für die Frequenzteilung durch N' + 2/5 zeigt, implementiert durch die vorstehende Ausführungsform und einen Stand der Technik, der die N' + 2/5-Frequenzteilung durch eine Kombination aus einer N-Frequenzteilerschaltung und einer n + 1-Frequenzteilerschaltung zum Zweck des Vergleichs erzielt. Wie aus der 26 zu ersehen ist, ist die Breite der Änderung der Fehler, das heißt die Breite der Änderung der Phase gemäß der Ausführungsform nicht mehr als die Hälfte derjenigen beim Stand der Technik.
  • Die Frequenzteilung durch N + 1/2 bei der vorstehenden Ausführungsform kann durch die Schaltung gemäß der 1, 4, 9 oder 16 oder ein weiteres alternatives Verfahren erzielt werden, bei dem das nach unten Zählen alternierend zwischen den Anstiegsflanken und Abfallflanken geschaltet wird, wie dies in der japanischen Gebrauchsmuster-Kokoku-Veröffentlichung Nr. 30352/1987 offenbart ist.
  • 27 zeigt eine weitere Ausführungsform der Erfindung.
  • Der einstellbare Frequenzteiler dieser Ausführungsform hat eine feststehende Frequenzteilerschaltung 131 mit einem Frequenzteilungsverhältnis P und eine einstellbare Frequenzteilerschaltung 132 mit einem Frequenzteilungsverhältnis N/P, die kaskadenförmig miteinander geschaltet sind. Als die einstellbare Frequenzteilerschaltung 132 kann der ein stellbare Frequenzteiler gemäß 1, 4, 9, 13, 16 oder 20 verwendet werden. Der feststehende Frequenzteiler 131 für die Frequenzteilung durch ein Frequenzteilungsverhältnis, das gleich dem Nenner des Bruches ist, welcher das Frequenzteilungsverhältnis der einstellbaren Frequenzteilerschaltung 132 repräsentiert. Wenn beispielsweise das Frequenzteilungsverhältnis der einstellbaren Frequenzteilerschaltung 132 N/2 ist, wie dies bei der Schaltung gemäß 1 der Fall war, ist das Frequenzteilungsverhältnis der feststehenden Frequenzteilerschaltung 132 "2".
  • Die Kombination aus der feststehenden und einstellbaren Frequenzteilerschaltung 131 und 132, wie in der 27 gezeigt, kann als der feststehende Frequenzteiler 25 und der einstellbare Frequenzteiler 21, die in der 7 den PLL bilden, verwendet werden.
  • Ein Beispiel der in der 27 gezeigten Kombination der Schaltungen ist in der 28B gezeigt, wobei die gleichen Bezugsziffern wie in der 7 verwendet worden sind, um den feststehenden und einstellbaren Frequenzteiler zu bezeichnen. 28A zeigt ein Beispiel gemäß dem Stand der Technik mit dem gleichen Frequenzteilungsverhältnis wie das der einstellbaren Frequenzteilerschaltung gemäß 28B. Der einstellbare Frequenzteiler 21 in der 28B kann ähnlich wie der in der 1 gezeigte sein und hat kaskadenförmig geschaltete Teilerelemente 21a bis 21d, die jeweils ein Frequenzteilungsverhältnis von "2" haben und beispielsweise aus einem T-FF gebildet sind. Ein äquivalenter einstellbarer Frequenzteiler 133 gemäß dem Stand der Technik erfordert fünf Teilerelemente 133a bis 133e, die jeweils ein Frequenzteilungsverhältnis von "2" haben.
  • Als Nächstes wird der Stromspareffekt erläutert. Die Betriebsgeschwindigkeitseffizienz der kaskadenförmig geschalteten Teilerelemente 21a bis 21d, 133a bis 133e beträgt 20 bis 30% bezogen auf die Eingangsfrequenz, und zwar wegen der Zeitverzögerung für das Rückführen des vorab eingestellten Signals. Wenn die Frequenz fo des Ausgangs von VCO 30 MHz ist und die Betriebsgeschwindigkeitseffizienz 30% ist, müssen die fünf Teilerelemente 133a bis 133e in der 28A das Vermögen haben, bei 100 MHz zu arbeiten. Andererseits ist der feststehende Frequenzteiler 25 nicht der Rückkopplung zugeordnet, so dass er nur das Vermögen haben muss, bei 15 MHz zu arbeiten. Der Eingang des variablen Frequenzteilers 21 ist der Ausgang des feststehenden Frequenzteilers 25, der bei 15 MHz ist, so dass die vier Teilerelemente 21a bis 21d das Vermögen haben müssen, bei 50 MHz zu arbeiten.
  • Somit kann durch Verwenden der Konfiguration, bei der ein feststehender Frequenzteiler und ein einstellbarer Frequenzteiler kaskadenförmig geschaltet sind, Elemente als einstellbare Frequenzteilerelemente (21a bis 21d) verwendet werden können, die eine niedrigere Betriebsfrequenz haben. Als ein Ergebnis können nicht nur die Kosten der Vorrichtungen gesenkt werden, sondern es kann auch der Stromverbrauch reduziert werden. Dies ist deshalb der Fall, weil der Stromverbrauch mit höherer Betriebsfrequenz größer ist.
  • Als Nächstes wird die Wirkung der Taktverzögerungsverlängerung beschrieben. In der japanischen Gebrauchsmuster-Kokoku-Veröffentlichung 31060/1984 wurde beschrieben, dass eine Frequenzausweitungsschaltung vorgeschlagen ist, in welcher durch Verzögern eines Signals zum Detektieren der Inhalte eines Zählers, der einen Teil des Frequenzteilers bildet, und durch Verwenden dieses Signals als eine Koinzidenzschaltung (Vorab-Einstellsignal) die zulässige Ausbreitungsverzögerungszeit bis zu einer Periode des Eingangssignals verlängert werden kann. Die längere zulässige Ausweitungsverzögerungszeit heißt, dass die Schaltung mit einem Eingangssignal verwendet werden kann, das eine höhere Frequenz hat.
  • Der in der 1, der 4, der 9, der 13 oder 19 gezeigte einstellbare Frequenzteiler ist ein Frequenzausweitungssystem, bei dem das Signal, welches die Inhalte der Zähler detektiert, verzögert ist. Wenn einer dieser bei Verwenden jeder dieser einstellbaren Frequenzteiler als der in der 27 gezeigte, einstellbare Frequenzteiler verwendet, wird der Eingang am einstellbaren Frequenzteiler in den feststehenden Frequenzteiler 131 eingegeben. Demgemäß ist die zulässige Ausbreitungsverzögerungszeit für das Koinzidenzsignal im Verhältnis zum Frequenzteilungsverhältnis des feststehenden Frequenzteilers verlängert. Beispielsweise ist in dem Fall der 28B das Frequenzteilungsverhältnis des feststehenden Frequenzteilers 25 gleich "2", so dass die zulässige Ausbreitungsverzögerungszeit des Koinzidenzsignals verdoppelt ist.
  • Wenn irgendeiner der einstellbaren Frequenzteiler, wie vorstehend beschrieben, beispielsweise derjenige, der anhand der 1 beschrieben worden ist, dazu verwendet wird, einen PLL zu bilden, tritt das folgende Problem auf.
  • Das heißt, der Phasenkomparator 183 (32) zum Vergleichen der Phase des Ausgangs des einstellbaren Frequenzteilers mit dem Signal der Referenzfrequenz kann entweder an der Anstiegsflanke oder der Abstiegsflanke der Impulse arbeiten. 29 zeigt die Funktionsweise des PLL-Schaltkreises, bei dem der einstellbare Frequenzteiler 182 Ausgangsimpulse erzeugt, deren Anstiegsflanken so ausgebildet sind, dass sie mit einer spezifischen Zeitschaltung auftreten. Für den Fall der N + 1/2-Frequenzteilung werden, wenn die ungeradzahligen Ausgangsimpulse (an der ganzzahligen Frequenzteilungsperiodenposition) des einstellbaren Frequenzteilers so ausgebildet sind, dass sie mit den Anstiegsflanken der Referenzfrequenz fr übereinstimmen, dann werden die geradzahligen Impulse (an der 1/2-Frequenzteilungsperiodenposition) mit den abfallenden Flanken der Referenzfrequenz fr zusammenfallen. Demgemäß kann die Phase nicht mit den geradzahligen Impulsen verglichen werden.
  • Die Ausführungsform, die als Nächstes beschrieben wird, löst das vorstehend beschriebene Problem. 30 ist ein Blockschaltbild, das die allgemeine Konfiguration eines PLL-Schaltkreises dieser Ausführungsform zeigt, und 31 zeigt die Funktionsweise des in der 30 gezeigten PLL-Schaltkreises.
  • Ein einstellbarer Frequenzteiler 141 führt eine Frequenzteilung des Ausgangssignals P des spannungsgesteuerten Oszillators (VC) 142 mit einem Frequenzteilungsverhältnis von N + 1/2 durch.
  • Die Funktionsweise des einstellbaren Frequenzteilers 141 ist identisch mit derjenigen der in der 1 gezeigten Schaltung und führt eine Frequenzteilung des Signals P0 mit einer Überlagerungsoszillationsfrequenz fo durch.
  • Ein D-Flip-Flop 149 nimmt den Ausgang R54 (fv) des einstellbaren Frequenzteilers 141 als Taktimpuls und sein invertierter Ausgang R56 wird als sein Eingangssignal zurückge leitet und daher werden die Signale R55 und R56 geschaffen, die synchron mit den Anstiegsflanken von R54 von hoch auf niedrig oder von niedrig auf hoch schalten.
  • Ein UND-Gate 150 empfängt R54 und R55 und gibt ungeradzahlige Impulse R57 (an ganzzahligen frequenz-geteilten Periodenpositionen) von R54 aus. Ein weiteres UND-Gate 151 empfängt R54 und R56 und gibt geradzahlige Impulse R58 (an 1/2-frequenz-geteilten Periodenpositionen) von R54 aus.
  • Ein erster Phasenkomparator 152 vergleicht die Phase des Signals R57 bestehend aus den ungeradzahligen Ausgangsimpulsen des einstellbaren Frequenzteilers 141, mit dem Signal R59, das an den Anstiegskanten der Impulse eine Referenzfrequenz fr hat. Ein zweiter Phasenkomparator 153 vergleicht die Phase des Signals R58 bestehend aus den geradzahligen Ausgangsimpulsen des einstellbaren Frequenzteilers 141 mit dem invertierten Signal R60 der Referenzfrequenz fr, das durch den Inverter 154 invertiert worden ist, an den Anstiegsflanken der Impulse.
  • Ein Tiefpassfilter (LPF) 155 konvertiert die Ausgänge der ersten und zweiten Phasenkomparatoren 152 und 153 in eine Steuerspannung, die an dem spannungsgesteuerten Oszillation 142 eingegeben wird.
  • Die Funktionsweise des PLL-Schaltkreises mit der vorstehend beschriebenen Konfiguration wird als Nächstes unter Bezugnahme auf die 31 beschrieben. Die Funktionsweise des einstellbaren Frequenzteilers 141 ist die gleiche wie diejenige, welche anhand der 3 in Verbindung mit der Schaltung gemäß 1 beschrieben worden ist.
  • Die Ausgänge R55 und R56 des D-Flip-Flops 149 werden synchron mit den Anstiegsflanken von R54 wiederholt zwischen Hoch- und Niedrigzuständen geschaltet. R57 ist das logische Produkt von R54 und R55 und besteht aus den ungeradzahligen Impulsen von R54. R58 ist das logische Produkt von R54 und R56 und besteht aus den geradzahligen Impul- sen von R54.
  • Der erste Phasenkomparator 152 vergleicht die Phase von R57 mit dem Signal R59, das die Referenzfrequenz fr hat. Das heißt, er vergleicht die Positionen (A) an den ungeradzahligen Impulsen von R54.
  • Der zweite Phasenkomparator 153 vergleicht die Phase von R58 mit dem invertierten Signal R60, das die Referenzfrequenz fr hat, das heißt er vergleicht die Positionen (B) an den ungeradzahligen Impulsen von R54.
  • Die Ausgänge des ersten und zweiten Phasenkomparators 152 und 153 werden am Tiefpassfilter 155 in eine Steuerspannung umgewandelt, die am spannungsgesteuerten Oszillator 142 eingegeben wird.
  • Auf diese Art und Weise kann der N + 1/2-Frequenzteiler an einen PLL-Schaltkreis angepasst werden, der Phasenkomparatoren hat, die selbst die Phase nur an den Anstiegskanten oder abfallenden Kanten vergleichen können.
  • Der einstellbare Frequenzteiler, der als ein einstellbarer Frequenzteiler verwendet werden kann, der eine N + 1/2-Frequenzteilung durchführen kann, in einem PLL gemäß der vorstehenden Ausführungsform, ist nicht auf den in der 1 gezeigten begrenzt, sondern kann auch einer gemäß 4, 9, 16, 20, 27 oder 28 sein. Er kann auch einer gemäß dem Stand der Technik sein, wie beispielsweise einer, der durch die japanische Patent-Kokoku-Veröffentlichung Nr. 49540/1976 veröffentlicht ist, sein, bei dem die Überlagerungsoszillationsfrequenz fo invertiert ist.
  • Der Zähler des programmierbaren Frequeuzteilers in dem einstellbaren Frequenzteiler, welcher die N + 1/2-Frequenzteilung gemäß der Erfindung durchführt, kann mit der gleichen Geschwindigkeit wie im Fall der Frequenzteilung durch N arbeiten. Demgemäß ist es nicht notwendig, die Betriebsgeschwindigkeit des programmierbaren Frequenzteilers zu erhöhen und daher kann die N + 1/2-Frequenzteilung erzielt werden. Darüber hinaus ist es möglich, den einstellbaren Frequenzteiler an ein Impulsverbrauchssystem anzupassen. Weiterhin kann die Referenzfrequenz das Zweifache für den Fall, bei dem der Frequenz teiler die N-Teilung außer der N + 1/2-Teilung durchführen kann. Als ein Ergebnis ist die Schleifenverstärkung verbessert und es kann die Sperrzeit verkürzt werden.
  • Gemäß der Ausführungsform, die anhand der 20 beschrieben worden ist, kann der Fehler verglichen mit einem herkömmlichen gebrochenen Frequenzteiler, der die N-Teilung und die N + 1-Teilung kombiniert, vermindert werden.
  • Weiterhin kann bei der anhand der 30 beschriebenen Ausführungsform der einstellbare Frequenzteiler mit einem Frequenzteilungsverhältnis N + 1/2 an einen PLL-Schaltkreis angepasst werden, der den Vergleich nur an den Anstiegsflanken oder abfallenden Flanken durchführen kann.

Claims (3)

  1. Variabler Frequenzteiler mit: einem zwei-moduligen Vorteiler (51; 91) zur Frequenzteilung eines Eingangssignals durch ein Frequenzteilungsverhältnis M (M ist eine ganze Zahl) oder ein Frequenzteilungsverhältnis von M + 1; einer Impulsverbrauchseinrichtung (51, 52, 54, 55, 56, 57; 91, 92, 93, 94, 98, 99) mit einem Grobzähler (55; 98), um zu bewirken, dass der zwei-modulige Vorteiler (51; 91) eine Frequenzteilung durch MP2-mal durchführt und einen Verbrauchszähler (54; 93), um zu bewirken, dass der zwei-modulige Vorteiler (51; 91) die Frequenzteilung durch M + 1 P1-mal aus P2 mal durchführt, und dadurch das Eingangssignal mit einem Frequenzteilungsverhältnis von M × P2 + p1 Frequenz teilt; einer Steuereinrichtung (53, 58; 91, 92, 93, 94, 98), um zu bewirken, dass die Impulsverbrauchseinrichtung eine Frequenzteilung durch M × P2' + p1' in einem Modus für eine Frequenzteilung durch N durchführt und alternierend eine Frequenzteilung durch M × P2' + p1' und eine Frequenzteilung durch M × P2' + 1 in einem Modus für eine Frequenzteilung durch N + ½ durchführt; einer ersten Signalerzeugungseinrichtung (59; 74') zum Erzeugen eines ersten Signals synchron mit dem Ausgang des Grobzählers; einer zweiten Signalerzeugungseinrichtung (60; 78') zum Erzeugen eines zweiten Signals, das mit dem ersten Signal identisch ist, jedoch um eine ½ Periode des Eingangssignals verzögert ist; und einer Ausgangseinrichtung (58, 66; 76', 85') zum Ausgeben des ersten Signals in dem Modus für das Frequenzteilungsverhältnis N und alternierend Ausgeben des ersten Signals und des zweiten Signals in dem Modus für das Frequenzteilungsverhältnis N + ½.
  2. Variabler Frequenzteiler nach Anspruch 1, wobei die Steuereinrichtung eine Addiereinrichtung (53) zum Ausgeben der gesetzten Signale für eine Anzahl von Zyklen P1 und eine Anzahl von Zyklen P2 hat (P1 und P2 sind ganze Zahlen); der Grobzähler (55) bewirkt, dass der zwei-modulige Vorteiler (51) eine Frequenzteilung P2-mal auf der Basis des gesetzten Signals von der Addiereinrichtung (53) durchführt; der Verbrauchszähler (54) bewirkt, das der zwei-modulige Vorteiler (51) eine Frequenzteilung P1-mal P2-mal ausgegeben, auf der Basis des von der Addiereinrichtung (51) gesetzten Signals durchführt; die Addiereinrichtung (S3) die gesetzten Signale für die Anzahl von Zyklen P1 und die Anzahl von Zyklen P2 im Modus für das Frequenzteilungsverhältnis N ausgibt und al- ternierend die gesetzten Signale für die Anzahl von Zyklen P1 und für die Anzahl von Zyklen P2 und eine Anzahl von Zyklen P1 + 1 und die Anzahl von Zyklen P2 mit jedem Übertrag, der aus der Addition von P1 + 1 im Modus für das Frequenzteilungsverhältnis N + ½ resultiert, durchführt.
  3. Variabler Frequenzteiler nach Anspruch 1, wobei die Steuereinrichtung in dem Modus für das Frequenzteilungsverhältnis N + ½ die Impulse des Eingangssignals, die einen von allen 2 × (M × P2 + p1) + 1 Impulsen aus dem Eingangssignal löschen und in dem Modus für das Frequenzteilungsverhältnis N die Impulse ohne Löschung ausgibt.
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