JP2005223829A - 分数分周回路及びこれを用いたデータ伝送装置 - Google Patents

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Abstract

【課題】回路規模が小さく、デューティー比５０％のクロックを出力する分周分数回路と、この分周回路を備えたデータ伝送装置を提供する。
【解決手段】分数分周回路は、複数のマスタースレーブフリップフロップで構成され、クロック信号を分周比１／Ｎ（Ｎは整数）で分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記クロック信号を分周比２／Ｎで分周したデューティー比５０％の信号を出力する論理回路を有する。データ伝送装置はＰＬＬの出力する逓倍クロックと、逓倍クロックを分数分周回路で分周したクロックをチャネル毎に切り替え可能に構成されている。
【選択図】 図１

Description

本発明は、分数分周回路及びこれを用いたデータ伝送装置に係り、特に、高速通信に用いられるデータ伝送装置に複数種類のクロックを供給するのに好適な分数分周回路とこれを用いたデータ伝送装置に関する。
従来の高速インターフェース回路は、外部データを受信しシリアルパラレル変換する受信回路（ＲＸ）、内部データをパラレルシリアル変換し出力する送信回路（ＴＸ）、及び外部からの参照クロックを逓倍してＲＸ及びＴＸに供給するＰＬＬから構成される。ＲＸとＴＸが組となって構成されるチャネルを複数備える装置においては、通常１つのＰＬＬで複数のチャネルにクロックを共通に供給する。しかし、この場合チャネル毎にデータ速度を変更することができない。クロックを分周回路で分周してデータ速度を変更することも考えられるが、データ速度比が整数でない場合実現が困難であった。
分周比（１／Ｎ）のＮが整数でない分周回路として図５に示すような回路が分数分周回路として知られている。（特許文献１参照）図５の分数分周回路は加算器等を使用しており、回路規模が大きくなる。さらに、分周比を時間的に変化させ、平均として目的の分数分周された出力を得る構成であり、デューティー比５０％の波形が必要なＲＸ及びＴＸに供給するクロックとしては到底使用できない。このため、従来は図６（ａ）に示すようにチャネル毎にＰＬＬを設けたり、図６（ｂ）に示すように２つのＰＬＬを複数のチャネルで共有する構成となっていた。
特開２００１−２５１１８１号公報（図１）
従来の分数分周回路は回路規模が大きく、時間的に一定の分周比で動作するものではなかった。また、従来の複数のチャネルを有し、チャネル毎にデータ速度を変更可能なデータ伝送装置は複数のＰＬＬを有する構成であるため回路規模が増大し、これに伴い消費電力も増大するという欠点が有った。
上記の課題を解決するため本発明の分数分周回路は、複数のマスタースレーブフリップフロップで構成され、クロック信号を分周比１／Ｎ（Ｎは整数）で分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記クロック信号を分周比２／Ｎで分周したデューティー比５０％の信号を出力する論理回路を有することを特徴とする。
また、前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記クロック信号と異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする。
本発明のデータ伝送装置は、受信信号をシリアルパラレル変換して出力する受信回路と、送信信号をパラレルシリアル変換して出力する送信回路と、参照クロック信号を逓倍して逓倍クロック信号を出力するＰＬＬと、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する分数分周回路とを有し、前記分数分周回路は、複数のマスタースレーブフリップフロップで構成され、前記逓倍クロック信号を分周比１／Ｎで分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する論理回路とで構成されており、前記受信回路及び送信回路は前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択的に切り替えて動作するように構成されていることを特徴とする。
また、前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記逓倍クロック信号と異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする。また、前記論理回路の出力信号波形のデューティー比が５０％であることを特徴とする
また、前記整数分周回路が、前記逓倍クロック信号を分周して前記ＰＬＬの位相比較器に出力する分周回路を構成するものであることを特徴とする。
さらに、前記受信回路及び送信回路の組を１チャネルとして複数のチャネルを備え、チャネル毎に前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択できように構成されていることを特徴とする。
分数分周回路を通常の分周回路の一部に組み込んだ構成にし、その出力を活用したため、小面積、小消費電力でデータ伝送装置のクロックデータリカバリ動作、マルチプレクサ動作、及びデマルチプレクサ動作が可能になる。
以下、図面を参照して本発明の実施例を説明する。図１は実施例１の構成を示す図であり、図２はその動作を説明するためのタイミングチャートである。図１の分周分数回路は１／５分周回路１０の内部ノードＢ、内部ノードＣ、内部ノードＤ、及び内部ノードＥから信号を取り出して論理回路１５で処理することにより１／２．５分周クロック信号を出力することができる。
１／５分周回路１０はマスタースレーブフリップフロップ１、２、３及びＮＡＮＤゲート４で構成されている。Ｌ１及びＬ２、Ｌ３及びＬ４、Ｌ５及びＬ６はそれぞれマスター段及びスレーブ段を構成するデータラッチである。論理回路１５はデータラッチＬ７、Ｌ８及びＮＡＮＤゲート５、６、及び７で構成されている。データラッチＬ１−Ｌ７において、Ｄはデータ入力端子、／Ｑは反転信号出力端子である。
図１の１／２．５分周回路は０度、９０度、１８０度、及び２７０度の４相クロックで動作する。データラッチＬ１、Ｌ３、及びＬ５に０度のクロック信号が入力され、データラッチＬ７及びＬ８にそれぞれ９０度及び２７０度のクロック信号が入力される。
次に図２を用いて動作を説明する。図２は図１の分周回路の各ノードの信号波形を示すタイミングチャートである。１／５分周回路の各ノードＡ−Ｆには位相と極性が異なるがいずれにもクロック信号の５倍の周期を持つ信号が得られる。ノードＢとノードＤの波形は同じ波形で位相がクロック信号の１周期分異なる１／５分周波形である。ノードＤの波形を９０度のクロック信号が入力されるデータラッチＬ７でラッチした信号とノードＢの信号のＮＡＮＤを取るとノードＧにはローレベルの期間がクロック信号の１．２５周期の１／５分周波形が得られる。
同様にしてノードＥの信号を１８０度のクロックと位相が９０度異なる２７０度のクロックが入力されるデータラッチＬ８でラッチした信号とノードＣの波形のＮＡＮＤを取るとローレベルの期間がクロック信号の１．２５周期の１／５分周波形が得られる。ノードＧの信号とノードＨの信号は位相がクロック信号の１．２５周期分ずれており、これらの信号のＮＡＮＤを取るとＮＡＮＤゲート７の出力であるノードＩに周期がクロック信号の２．５周期の信号が得られる。すなわち、本発明によればデューティー比５０％の出力の得られる１／２．５分周回路が実現できることがわかる。
実施例２は、チャネル毎に別々のデータ速度を設定できる複数チャネルを有するデータ伝送装置に本発明を適用したものである。図３は本実施例のブロック図である。図３では１チャネル分の送信回路（ＴＸ）と受信回路（ＲＸ）を示している。本実施例ではＰＬＬ部に１／２．５分周回路を配置しクロックを２種類分配し、各ＴＸ、ＲＸに選択回路（ｓｅｌ）を配置して逓倍クロック（図３では３．１２５ＧＨｚと１．２５ＧＨｚ）を切り替えることで２種類のデータ速度に対応できるようにしたものである。
受信回路（ＲＸ）はクロックデータリカバリ回路（ＣＤＲ）とシリアルパラレル変換回路（ＤＥＭＵＸ）を有して構成されている。クロックデータリカバリ回路（ＣＤＲ）はフェーズインターポレータ部（ＰＩ）と受信用フリップフロップ（ＦＦ）と制御回路（ＣＮＴ）で構成される。フェーズインターポレータ部（ＰＩ）では、入力される差動クロック信号を２分周し、周期がそれらの１／２の４相クロック信号を生成し、受信したデータをＦＦにてラッチする。図３ではＦＦは１つのブロック図で代表させている。４相クロックでラッチされたＦＦの出力から制御回路（ＣＮＴ）はクロックとデータの位相関係を抽出し、フェーズインターポレータ部（ＰＩ）でのクロック出力の位相制御を行う。なお、この種のクロックデータリカバリ回路は本発明者により、特開２００３−３３３０２１号等で提案されている。また、ＦＦからのデータはシリアルパラレル変換回路（ＤＥＭＵＸ）へ転送される。シリアルパラレル変換回路（ＤＥＭＵＸ）ではクロックデータリカバリ回路（ＣＤＲ）で再生されたクロックを使用してシリアルパラレル変換が行われる。
送信回路（ＴＸ）はパラレルシリアル変換回路（ＭＵＸ）の出力をフリップフロップＦＦでクロック信号（図３では３．１２５ＧＨｚと１．２５ＧＨｚ）で同期をとって出力する。
図４は図３のＰＬＬ及び１／２．５分周回路の構成の要部を示すブロック図である。
ＰＬＬは位相比較器（ＰＤ）、チャージポンプ回路（ＣＰ）、ローパスフィルタ（ＬＦ）、電圧制御発振器（ＶＣＯ）、１／５分周回路（１／５）、及び１／２分周回路（１／２）で構成される。ＰＬＬはＰＤに差動で入力される参照信号（３１２．５ＭＨｚ）とＶＣＯの出力を１／５分周回路と１／２分周回路で１／１０分周した差動の信号の位相が一致するように動作して、ＶＣＯから参照信号を１０逓倍した４相のクロック信号（３．１２５ＧＨｚ）が出力される。
１／２．５分周回路は１／５分周回路（１／５）と１／２．５回路（１／２．５）で構成される。１／５分周回路（１／５）は図１の１／５分周回路１０に相当し、１／２．５回路は図１の論理回路１５に相当するものである。すなわち、本実施例ではＰＬＬを構成する１／５分周回路の内部信号を元にしてＰＬＬの出力の１／２．５分周出力を得ており、最小限の回路追加でチャネル毎にデータ速度を変更可能なデータ伝送装置を実現できる。
以上、本発明を実施例に即して説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むものであることは勿論である。
本発明の実施例１の分周分数回路の構成を示す図である。 本発明の実施例１の分周分数回路の動作を説明するためのタイミングチャートである。 本発明の実施例２のデータ伝送装置の構成を示す図である。 本発明の実施例２のデータ伝送装置のＰＬＬ及び１／２．５分周回路の構成を示す図である。 従来の分数分周回路の構成を示す図である。 従来のデータ伝送装置の構成を示す図である。
符号の説明
１，２，３ マスタースレーブフリップフロップ
４，５，６，７ ＮＡＮＤゲート
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８ データラッチ回路

Claims (7)

  1. 複数のマスタースレーブフリップフロップで構成され、クロック信号を分周比１／Ｎ（Ｎは整数）で分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記クロック信号を分周比２／Ｎで分周したデューティー比５０％の信号を出力する論理回路を有することを特徴とする分数分周回路。
  2. 前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記クロック信号と同じ波形で異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする請求項１記載の分周分数回路。
  3. 受信信号をシリアルパラレル変換して出力する受信回路と、送信信号をパラレルシリアル変換して出力する送信回路と、参照クロック信号を逓倍して逓倍クロック信号を出力するＰＬＬと、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する分数分周回路とを有し、前記分数分周回路は、複数のマスタースレーブフリップフロップで構成され、前記逓倍クロック信号を分周比１／Ｎで分周する整数分周回路と、前記マスタースレーブフリップフロップのマスター段及びスレーブ段から出力される複数の信号が入力され、前記逓倍クロック信号を分周比２／Ｎ（Ｎは整数）で分周した信号を出力する論理回路とで構成されており、前記受信回路及び送信回路は前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択的に切り替えて動作するように構成されていることを特徴とするデータ伝送装置。
  4. 前記論理回路に、前記マスタースレーブフリップフロップのマスター段又はスレーブ段から出力される信号が入力され、前記逓倍クロック信号と異なる位相をもつクロック信号と同期を取って出力するデータラッチ回路を有することを特徴とする請求項３記載のデータ伝送装置。
  5. 前記論理回路の出力信号波形のデューティー比が５０％であることを特徴とする請求項３又は４記載のデータ伝送装置。
  6. 前記整数分周回路が、前記逓倍クロック信号を分周して前記ＰＬＬの位相比較器に出力する分周回路を構成するものであることを特徴とする請求項３乃至５のいずれか１項記載のデータ伝送装置。
  7. 前記受信回路及び送信回路の組を１チャネルとして複数のチャネルを備え、チャネル毎に前記逓倍クロック信号と前記分数分周回路の出力するクロック信号を選択できように構成されていることを特徴とする請求項３乃至６のいずれか１項記載のデータ伝送装置。
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CNA2005100078685A CN1655457A (zh) 2004-02-09 2005-02-06 分数分频电路和使用它的数据传输装置
KR1020050011343A KR100625550B1 (ko) 2004-02-09 2005-02-07 분수 분주회로 및 이것을 사용한 데이터 전송장치
EP05002703A EP1562294B1 (en) 2004-02-09 2005-02-08 Fractional frequency divider circuit and data transmission apparatus using the same
DE602005019490T DE602005019490D1 (de) 2004-02-09 2005-02-08 Frequenzteiler mit gebrochenem Teilverhältnis und eine Datenübertragungseinrichtung die einen solchen Frequenzteiler verwendet
US11/052,819 US7734001B2 (en) 2004-02-09 2005-02-09 Fractional frequency divider circuit and data transmission apparatus using the same

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007124314A (ja) * 2005-10-28 2007-05-17 Fujitsu Ltd 分周回路

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002900B2 (en) 2002-10-25 2006-02-21 Qualcomm Incorporated Transmit diversity processing for a multi-antenna communication system
US7986742B2 (en) 2002-10-25 2011-07-26 Qualcomm Incorporated Pilots for MIMO communication system
US8570988B2 (en) 2002-10-25 2013-10-29 Qualcomm Incorporated Channel calibration for a time division duplexed communication system
US8320301B2 (en) 2002-10-25 2012-11-27 Qualcomm Incorporated MIMO WLAN system
US20040081131A1 (en) 2002-10-25 2004-04-29 Walton Jay Rod OFDM communication system with multiple OFDM symbol sizes
US8208364B2 (en) 2002-10-25 2012-06-26 Qualcomm Incorporated MIMO system with multiple spatial multiplexing modes
US8134976B2 (en) 2002-10-25 2012-03-13 Qualcomm Incorporated Channel calibration for a time division duplexed communication system
US8169944B2 (en) 2002-10-25 2012-05-01 Qualcomm Incorporated Random access for wireless multiple-access communication systems
US9473269B2 (en) 2003-12-01 2016-10-18 Qualcomm Incorporated Method and apparatus for providing an efficient control channel structure in a wireless communication system
US7706409B2 (en) * 2005-04-01 2010-04-27 International Business Machines Corporation System and method for parsing, filtering, and computing the checksum in a host Ethernet adapter (HEA)
US7697536B2 (en) * 2005-04-01 2010-04-13 International Business Machines Corporation Network communications for operating system partitions
US7492771B2 (en) * 2005-04-01 2009-02-17 International Business Machines Corporation Method for performing a packet header lookup
US7881332B2 (en) * 2005-04-01 2011-02-01 International Business Machines Corporation Configurable ports for a host ethernet adapter
US7508771B2 (en) * 2005-04-01 2009-03-24 International Business Machines Corporation Method for reducing latency in a host ethernet adapter (HEA)
US7903687B2 (en) * 2005-04-01 2011-03-08 International Business Machines Corporation Method for scheduling, writing, and reading data inside the partitioned buffer of a switch, router or packet processing device
US20060221953A1 (en) * 2005-04-01 2006-10-05 Claude Basso Method and apparatus for blind checksum and correction for network transmissions
US7466749B2 (en) 2005-05-12 2008-12-16 Qualcomm Incorporated Rate selection with margin sharing
DE102005028119A1 (de) * 2005-06-10 2006-12-14 Atmel Germany Gmbh Frequenzteilerschaltung mit einem rückgekoppelten Schieberegister
US7801263B2 (en) * 2007-02-12 2010-09-21 Marvell Israel (M.I.S.L.) Ltd. Clock divider with a rational division factor
US7849339B2 (en) * 2007-03-23 2010-12-07 Silicon Image, Inc. Power-saving clocking technique
TWI319264B (en) * 2007-09-12 2010-01-01 Via Tech Inc Fractional frequency divider
US8116415B2 (en) * 2007-10-02 2012-02-14 Panasonic Corporation Semiconductor integrated circuit, communication apparatus, information playback apparatus, image display apparatus, electronic apparatus, electronic control apparatus and mobile apparatus
JP5084594B2 (ja) * 2008-04-22 2012-11-28 キヤノン株式会社 眼科撮像装置
WO2011028157A1 (en) 2009-09-02 2011-03-10 Telefonaktiebolaget L M Ericsson (Publ) A high-speed non-integer frequency divider circuit
US8510487B2 (en) 2010-02-11 2013-08-13 Silicon Image, Inc. Hybrid interface for serial and parallel communication
US9071243B2 (en) 2011-06-30 2015-06-30 Silicon Image, Inc. Single ended configurable multi-mode driver
US8760188B2 (en) 2011-06-30 2014-06-24 Silicon Image, Inc. Configurable multi-dimensional driver and receiver
TW201316676A (zh) 2011-10-14 2013-04-16 Ind Tech Res Inst 注入式除頻器
CN102420604A (zh) * 2011-11-24 2012-04-18 思瑞浦(苏州)微电子有限公司 一种低噪声的占空比恢复电路
CN102684654B (zh) * 2012-04-20 2014-12-10 华为技术有限公司 时钟信号发生器
US8885435B2 (en) 2012-09-18 2014-11-11 Silicon Image, Inc. Interfacing between integrated circuits with asymmetric voltage swing
US9306563B2 (en) 2013-02-19 2016-04-05 Lattice Semiconductor Corporation Configurable single-ended driver
US9054639B2 (en) * 2013-09-02 2015-06-09 Mediatek Inc. Frequency dividing system and input level triggering device
KR102116722B1 (ko) 2013-10-16 2020-06-01 삼성전자 주식회사 반도체 회로 및 반도체 시스템
KR102110770B1 (ko) 2014-02-14 2020-05-14 삼성전자 주식회사 클럭 분주 장치
CN103929173B (zh) * 2014-04-11 2016-08-24 华为技术有限公司 分频器和无线通信设备
US10547315B2 (en) 2017-11-28 2020-01-28 Samsung Electronics Co., Ltd. Frequency divider and a transceiver including the same
KR102523417B1 (ko) * 2017-11-28 2023-04-19 삼성전자주식회사 주파수 분주기 및 이를 포함하는 트랜시버
CN109120257B (zh) * 2018-08-03 2020-06-12 中国电子科技集团公司第二十四研究所 一种低抖动分频时钟电路
JP7393079B2 (ja) 2019-03-26 2023-12-06 ラピスセミコンダクタ株式会社 半導体装置
CN111934671B (zh) * 2020-09-14 2021-01-05 四川科道芯国智能技术股份有限公司 多频点除频器和控制电路
CN112636751A (zh) * 2020-12-18 2021-04-09 深圳市紫光同创电子有限公司 SerDes模块时钟网络架构
US11955982B2 (en) * 2022-06-29 2024-04-09 Ati Technologies Ulc Granular clock frequency division using dithering mechanism

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5169347A (ja) 1974-12-12 1976-06-15 Matsushita Electric Ind Co Ltd Bunshukairo
JP2687325B2 (ja) * 1984-12-18 1997-12-08 日本電気株式会社 分周回路
JPS62265815A (ja) 1986-05-13 1987-11-18 Mitsubishi Electric Corp デユ−テイ変換回路
JPH02125527A (ja) 1988-11-04 1990-05-14 Nec Eng Ltd 分周回路
US4999528A (en) * 1989-11-14 1991-03-12 Keech Eugene E Metastable-proof flip-flop
JP2853894B2 (ja) 1990-08-24 1999-02-03 三菱電機株式会社 分周回路及びパルス信号作成回路
JPH0528789A (ja) 1991-07-25 1993-02-05 Sharp Corp 論理回路
JPH07195999A (ja) 1993-12-29 1995-08-01 Nippon Kayaku Co Ltd エアバッグ用インフレータ
JP3070442B2 (ja) * 1995-05-24 2000-07-31 日本電気株式会社 ディジタル変復調回路
EP0766403B1 (en) * 1995-09-28 2003-12-10 Sanyo Electric Co. Ltd Variable frequency divider
JP3707203B2 (ja) 1997-05-22 2005-10-19 ソニー株式会社 分周器
JP3085293B2 (ja) 1998-11-18 2000-09-04 日本電気株式会社 データ伝送装置
US6526113B1 (en) * 1999-08-11 2003-02-25 Broadcom Corporation GM cell based control loops
JP3703347B2 (ja) 1999-10-28 2005-10-05 アイコム株式会社 分周回路
JP2001251181A (ja) 2000-03-07 2001-09-14 Matsushita Electric Ind Co Ltd 分数分周装置及び分数分周方法
US6396355B1 (en) * 2000-04-12 2002-05-28 Rockwell Collins, Inc. Signal generator having fine resolution and low phase noise
KR100725935B1 (ko) * 2001-03-23 2007-06-11 삼성전자주식회사 프랙셔널-앤 주파수 합성기용 위상 고정 루프 회로
US6710951B1 (en) * 2001-10-31 2004-03-23 Western Digital Technologies, Inc. Phase locked loop employing a fractional frequency synthesizer as a variable oscillator
EP1474872B1 (en) * 2002-02-01 2005-11-23 Koninklijke Philips Electronics N.V. Phase-locked-loop with reduced clock jitter
CA2425654C (en) * 2002-04-16 2006-04-11 Research In Motion Limited Frequency divider system
JP3802447B2 (ja) 2002-05-17 2006-07-26 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
JP2004056409A (ja) * 2002-07-19 2004-02-19 Ando Electric Co Ltd 分数分周器を用いた位相同期ループ回路
JP2004287691A (ja) * 2003-03-20 2004-10-14 Renesas Technology Corp 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007124314A (ja) * 2005-10-28 2007-05-17 Fujitsu Ltd 分周回路
JP4542020B2 (ja) * 2005-10-28 2010-09-08 富士通セミコンダクター株式会社 分周回路

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Publication number Publication date
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