JP2006211208A - スペクトラム拡散クロック生成回路 - Google Patents
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Abstract
【課題】設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供する。
【解決手段】スペクトラム拡散クロック生成回路は、電圧制御発振器から、基準クロックに位相同期され、その位相が各々90°ずつずれた4相のクロックを出力するPLLと、基準クロックに同期して動作し、4相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、4相のクロックのうちの隣接する2相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する2相のクロック毎に、制御信号に応じて隣接する2相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する2相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備える。
【選択図】図1
【解決手段】スペクトラム拡散クロック生成回路は、電圧制御発振器から、基準クロックに位相同期され、その位相が各々90°ずつずれた4相のクロックを出力するPLLと、基準クロックに同期して動作し、4相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、4相のクロックのうちの隣接する2相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する2相のクロック毎に、制御信号に応じて隣接する2相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する2相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備える。
【選択図】図1
Description
本発明は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロック生成回路(以下、SSCGという)に関するものである。
近年、電子機器の高密度化、大規模化、高速化などに伴って、電子機器から出力されるEMI(Electro Magnetic Interference:電磁波輻射)が大きくなる傾向にある。EMIの低減方法としては、SSCGが非常に有効である。電子機器内で用いられる半導体チップ内で使用されているクロックが単一の周波数であると、その周波数帯でパワーのピーク、すなわち輻射のピークを持つ。SSCGは、クロックの周波数をクロック毎に僅かに変化させることによって、輻射のピークを低く抑える技術である。
例えば、図7(a)および(b)に示すように、単一周期Tのクロックは、同図(c)に示すように、そのパワースペクトラムが周波数1/Tの近傍に集中し、周波数1/T付近に鋭い(高い)パワーのピークを持つ。一方、スペクトラム拡散クロックは、図8(a)および(b)に示すように、その周波数がクロック毎に僅かに変動し、その周期がT1,T2,T3,T2,T1,…と順次変化する。その結果、同図(c)に示すように、周波数1/Tにおけるパワーのピークが抑えられ、EMIが低減される。
従来のSSCGとしては、例えば非特許文献1〜3によって開示された下記(1)〜(3)の手法が知られている。
(1)PLL(Phase Locked Loop)の分周数を変化させて周波数を変調する方式
この方式の回路は、図9に示すように、位相比較器(PFD)、チャージポンプ(CP)、ループフィルタ(LPF)、電圧制御発振器(VCO)、分周器等を備えるPLLにおいて、分周数をd分周もしくは(d−1)分周に切り替えることが可能な分周器に変更し、さらに分周器の分周数を制御するスワローコントローラを備える構成のものである。
この方式の回路は、図9に示すように、位相比較器(PFD)、チャージポンプ(CP)、ループフィルタ(LPF)、電圧制御発振器(VCO)、分周器等を備えるPLLにおいて、分周数をd分周もしくは(d−1)分周に切り替えることが可能な分周器に変更し、さらに分周器の分周数を制御するスワローコントローラを備える構成のものである。
スワローカウンタを有するスワローコントローラを用いて、分周器による分周数を、nカウント中m回は(d−1)分周とし、(n−m)回はd分周とするように制御する。この場合、nカウント中の平均分周数は、(d−m/n)となり、PLLの出力信号foutの周波数は、fout=fref・(d−m/n)となる。スワローコントローラがmの値を、例えば0,1,2,…,M−1,M,M−1,M−2,…,2,1,0,1,…と制御することで周波数変調されたクロック信号が生成される。
(2)VCOのコントロール電圧を直接変化させて周波数を変調する方式
この方式の回路は、図10に示すように、PFD、CP、LPF、VCO、分周器等を備えるPLLにおいて、クロックを変調するための所定の変調信号を生成する変調生成器と、コントロール電圧に変調信号の電圧を加算してVCOに入力するための加算器とを備える構成のものである。
この方式の回路は、図10に示すように、PFD、CP、LPF、VCO、分周器等を備えるPLLにおいて、クロックを変調するための所定の変調信号を生成する変調生成器と、コントロール電圧に変調信号の電圧を加算してVCOに入力するための加算器とを備える構成のものである。
例えば、図8(b)に示す三角波の変調プロファイルを持つスペクトラム拡散クロックを発生させる場合、変調生成器を用いて、図10に示すような三角波形の変調信号を発生し、加算器により、VCOに入力されるコントロール電圧に三角波形の変調信号を加算する。この方式は、変調生成器を用いて直接VCOのコントロール電圧を周期的に変化させることによってVCOの発振周波数を変え、周波数変調されたクロック信号を生成する。
(3)多相クロックとその制御回路とで周波数変調を実現する方式
この方式の回路は、図11(a)に示すように、PFD、CP、LPF、VCO、分周器等を備えるPLLにおいて、多相クロックck[0]、ck[1]、…、ck[N−2]、ck[N−1]を出力するVCOに変更し、さらにVCOから出力される多相クロックck[0]、ck[1]、…、ck[N−2]、ck[N−1]のうちの1つを選択的に出力するセレクタと、セレクタで使用する選択信号を出力する位相選択制御回路とを備える構成のものである。
この方式の回路は、図11(a)に示すように、PFD、CP、LPF、VCO、分周器等を備えるPLLにおいて、多相クロックck[0]、ck[1]、…、ck[N−2]、ck[N−1]を出力するVCOに変更し、さらにVCOから出力される多相クロックck[0]、ck[1]、…、ck[N−2]、ck[N−1]のうちの1つを選択的に出力するセレクタと、セレクタで使用する選択信号を出力する位相選択制御回路とを備える構成のものである。
VCOは、複数のディレイセルをリング状に接続した構成のもので、VCOからは、図11(b)に示すように、その位相が少しずつずれた多相クロックck[0]、ck[1]、…、ck[N−2]、ck[N−1]が出力される。VCOから出力される多相クロックをセレクタに入力し、位相選択制御回路から出力される選択信号を用いて多相クロックのうちの1つを選択的に出力することにより、周波数変調されたクロック信号と等価なクロック信号を生成する。
Mitsutoshi Sugawara他著、"1.5 Gbps, 5150 ppm Spread Spectrum SerDes PHY with a 0.3 mW, 1.6 Gbps Level Detector for Serial ATA", "2002 Symposium on VLSI Circuits Digest of Technical Papers"
Hung-Sung Li他著、"TA 10.5 Dual-Loop Spread-Spectrum Clock Generator", "1999 IEEE International Solid-State Circuits Conference"
Hugh Mair他著、"An Architecture of High-Performance Frequency and Phase Synthesis", "IEEE JOURNAL OF SOLID-STATE CIRCUITS", VOL.35, NO.6, JUNE 2000, P835-846
上記(1)〜(3)の方式のうち、(1)の方式は、分周器の分周数を切り替えるので、切り替えた瞬間に位相飛びが発生する。これを防止してスムーズな周波数変調を実現するために、PLLのループバンド幅を低下させる、ループフィルタを高次化する、スワローカウントをランダム化する(d分周と(d−1)分周とをランダムに切り替える)などのいずれかの対応が必要となる。
しかし、PLLのループバンド幅を低下させる場合、ループバンド幅の最適化が難しい、ループフィルタの面積が増加するなどの問題がある。また、ループフィルタを高次化する場合、ループフィルタ定数の最適化が難しいという問題がある。また、スワローカウンタをランダム化する場合、その制御回路が複雑化し、回路規模も増加するという問題がある。
また、(2)の方式は、直接VCOのコントロール電圧を変動させるが、VCOの特性がプロセス、温度、電源電圧に依存して変動する。このため、コントロール電圧を一定値だけ変動させたとしても、プロセス、温度、電源電圧の変動に応じてVCOの発振周波数の変動幅が変わる。従って、一定の周波数変調幅を確保することが難しく、効率的に輻射のピークを抑えることが難しいという問題がある。
(3)の方式は、VCOから出力される多相クロックをセレクタで切り替えるため、位相変動の最小ステップ幅がVCOから出力される多相クロックの位相差で決定される。そのため、位相差を小さくしようとすると、VCOを構成するディレイセルの段数を増やすことになるが、ディレイセルの段数を増やすとVCOの最高発振周波数が制限されたり、消費電力が増加するという問題が発生する。
本発明の目的は、前記従来技術に基づく問題点を解消し、設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供することにある。
上記目的を達成するために、本発明は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロック生成回路であって、
電圧制御発振器から、基準クロックに位相同期され、その位相が各々ずれた多相のクロックを出力するPLLと、
前記基準クロックに同期して動作し、前記多相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、該多相のクロックのうちの隣接する2相のクロックの間の重み付けを行うための複数種類の制御信号を出力する位相補間制御回路と、
前記多相のクロックのうちの隣接する2相のクロック毎に、前記複数種類の制御信号に応じて前記隣接する2相のクロックの各々に重み付けをして合成し、該隣接する2相のクロックの間を所定の段階に位相補間することを全ての前記隣接する2相のクロックについて行い、前記位相補間して得られたクロックを前記スペクトラム拡散クロックとして出力する位相補間器とを備えていることを特徴とするスペクトラム拡散クロック生成回路を提供するものである。
電圧制御発振器から、基準クロックに位相同期され、その位相が各々ずれた多相のクロックを出力するPLLと、
前記基準クロックに同期して動作し、前記多相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、該多相のクロックのうちの隣接する2相のクロックの間の重み付けを行うための複数種類の制御信号を出力する位相補間制御回路と、
前記多相のクロックのうちの隣接する2相のクロック毎に、前記複数種類の制御信号に応じて前記隣接する2相のクロックの各々に重み付けをして合成し、該隣接する2相のクロックの間を所定の段階に位相補間することを全ての前記隣接する2相のクロックについて行い、前記位相補間して得られたクロックを前記スペクトラム拡散クロックとして出力する位相補間器とを備えていることを特徴とするスペクトラム拡散クロック生成回路を提供するものである。
ここで、前記隣接する2相のクロックの間を位相補間する段階を変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの位相ステップ変動幅を変更することが好ましい。
また、前記位相補間制御回路から出力される複数種類の制御信号のパターンを変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの変調プロファイルを変更することが好ましい。
本発明のSSCGは、電圧制御発振器から、その位相が各々ずれた多相のクロックが出力されるPLLにおいて、位相補間制御回路および位相補間器を付加しただけの簡単な構成なので、設計が容易である。
また、本発明のSSCGでは、位相補間制御回路によって、位相ステップ変動幅、位相ステップ変更インターバルをデジタル的に可変調整するので、容易に任意の周波数変調を実現することができる。また、デジタル的な制御によって周波数変調を実現するため、プロセス、温度、電源電圧に関係なく、常に一定の周波数変調を効率的に実現することができる。
また、本発明のSSCGでは、スペクトラム拡散クロックの位相ステップ変動幅を変更したい場合、クロック間の位相補間の段階を変更するだけで容易に対応することができる。また、本発明のSSCGでは、制御信号のパターンを適宜変更することによって、位相補間器から出力されるスペクトラム拡散クロックの周波数変調プロファイルを容易に変更することができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロック生成回路を詳細に説明する。
図1は、本発明のスペクトラム拡散クロック生成回路の構成を表す一実施形態の概略図である。同図に示すスペクトラム拡散クロック生成回路(SSCG)10は、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するもので、位相検出器(PFD)12と、チャージポンプ(CP)14と、ループフィルタ(LPF)16と、電圧制御発振器(VCO)18と、分周器20と、位相補間制御回路22と、位相補間器24とを備えている。
PFD12、CP14、LPF16、VCO18および分周器20はPLLを構成する。このPLLは、VCO18から4相のクロックが出力される点を除いて、公知のPLLと同一の構成のものであるから、その詳細な説明は省略する。
PFD12には、基準クロックfrefと分周器20から出力されるフィードバッククロックffedとが入力される。PFD12は、両者の間の位相差を検出して、その検出信号を出力する。CP14は、PFD12から入力される検出信号に応じて、その出力信号をチャージアップもしくはディスチャージする。CP14の出力信号は、LPF16を介してコントロール電圧としてVCO18に入力される。
VCO18は、コントロール電圧に応じて、その発振周波数が変更される4相のクロックI、Q、I−、Q−を出力する。図4および図5(a)に示すように、4相のクロックI、Q、I−、Q−は、それぞれ0°、90°、180°、270°の位相を持ち、その位相が各々90°ずつずれている。4相のクロックI、Q、I−、Q−のうちのクロックIが分周器20に入力されてd分周され、フィードバッククロックffedとして前述のPFD12に入力される。
上記のように、PLLでは、基準クロックfrefとフィードバッククロックffedとの間の位相差に応じて4相のクロックI、Q、I−、Q−の発振周波数を随時変更することによって、基準クロックfrefとフィードバッククロックffedとの間の位相が同期(ロック)される。この時、VCO18からは、基準クロックfrefに位相同期され、そのd倍の周波数を持つ4相のクロックI、Q、I−、Q−が出力される。
なお、VCO18から出力される4相のクロックI、Q、I−、Q−は、図4に示す三角波に限定されるわけではなく、例えばサイン波などのように、矩形波ではない波形のどのようなクロックでもよい。また、4相のクロックI、Q、I−、Q−の位相も、0°、90°、180°、270°に限定されず、4相のクロックI、Q、I−、Q−の位相が各々90°ずつずれていれば(直交していれば)よい。
続いて、位相補間制御回路22には、基準クロックfrefが入力される。位相補間制御回路22は、基準クロックfrefに同期して動作し、4相のクロックI、Q、I−、Q−の各々に対応して一定のパターンで周期的に繰り返し変化し、4相のクロックI、Q、I−、Q−のうちの隣接する2相のクロックの間の重み付けを行うための4種類の制御信号I[0:3]、Q[0:3]、I−[0:3]、Q−[0:3]を出力する。
位相補間器24には、VCO18から出力される4相のクロックI、Q、I−、Q−と、位相補間制御回路22から出力される4種類の制御信号I[0:3]、Q[0:3]、I−[0:3]、Q−[0:3]とが入力される。位相補間器24は、4相のクロックI、Q、I−、Q−のうちの隣接する2相のクロック毎に、4種類の制御信号I[0:3]、Q[0:3]、I−[0:3]、Q−[0:3]に応じて隣接する2相のクロックの各々に重み付けをして合成し、両者の間を4段階に位相補間することを全ての隣接する2相のクロックについて行い、補間して得られたクロックをスペクトラム拡散クロックfoutとして出力する。
図5(a)に示すように、隣接する2相のクロックとは、クロックIとQ、クロックQとI−、クロックI−とQ−、クロックQ−とIである。本実施形態の場合、位相補間器24は、隣接する2相のクロックの間を4段階に補間する。すなわち、本実施形態の位相補間器24は、図5(a)では、その一部のみを示しているが、4相のクロックI、Q、I−、Q−全体でクロックの間を16段階に補間する。
次に、位相補間制御回路22の詳細について説明する。
位相補間制御回路22は、図2(a)に示すように、リング状に接続されたシフトレジスタであって、制御信号I[0:3]に対応する4個のフリップフロップ26aと、制御信号Q[0:3]に対応する4個のフリップフロップ26bと、制御信号I−[0:3]に対応する4個のフリップフロップ26cと、制御信号Q−[0:3]に対応する4個のフリップフロップ26dとによって構成される。
図2(a)および(b)では、煩雑さを避けるために省略しているが、全てのフリップフロップ26a、26b、26c、26dのクロック入力端子には基準クロックfrefが入力され、全てのフリップフロップは、基準クロックfrefに同期して動作する。各々のフリップフロップの出力信号は、リング状のシフトレジスタを構成する次段のフリップフロップのデータ入力端子に入力されるとともに、制御信号として出力される。
位相補間制御回路22は、図2(a)に示すように、その初期状態として、4相のクロックI、Q、I−、Q−の各々に対応して、制御信号I[0:3]に対応する4個のフリップフロップ26aに‘1’が設定され、その他のフリップフロップ26b、26c、26dには全て‘0’が設定される。位相補間制御回路22は、図2(b)に示すように、基準クロックfrefが入力される毎に、各々のフリップフロップに保持されているデータが、次段のフリップフロップに順次シフトされる。
図2(b)に示すように、基準クロックfrefが4クロック入力されると、初期状態でクロックI[0:3]に対応するフリップフロップ26aに設定された4つのデータ‘1’が、クロックQ[0:3]に対応する4個のフリップフロップ26bに全てシフトされる。そして、基準クロックfrefが16クロック入力されると、シフトレジスタを一巡して初期状態に戻る。以下、このパターンが周期的に繰り返される。
なお、上記実施形態の場合、基準クロックfrefが入力される毎に1つずつデータがシフトされるが、データのシフト量(位相ステップ変更インターバル)は適宜変更してもよい。例えば、基準クロックfrefが入力される毎に、データのシフト量を1,2,3,1,2,3,…とするなど適宜パターンを変更することで、位相補間器24の出力信号foutの変調プロファイルを簡単に変更することができる。
また、位相補間制御回路22は、図2(a)に示す構成のものに限定されるわけではなく、同様の機能を果たす別の回路を用いてもよい。すなわち、シフトレジスタ構成に限らず、所望の制御信号のパターンを発生する位相補間制御回路を使用することができる。
次に、位相補間器24の詳細について説明する。
位相補間器24は、図3に示すように、電源と位相補間器24の出力信号foutとの間に接続された抵抗素子28と、4相のクロックI、Q、I−、Q−に対応する重み付け回路30a、30b、30c、30dとを備えている。
重み付け回路30aは、この重み付け回路30a自体のオンオフを制御するスイッチとなるN型MOSトランジスタ(以下、NMOSという)32と、重み付けを行うためのスイッチとなる4つのNMOS34a、34b、34c、34dと、これに各々対応する4つの定電流源36a、36b、36c、36dとによって構成されている。定電流源36a、36b、36c、36dは、本実施形態では同一電流iを流すものである。
NMOS32のゲートにはクロックIが入力され、NMOS34a、34b、34c、34dのゲートには、それぞれ制御信号I[0]〜I[3]が入力されている。NMOS34a、34b、34c、34dのソースとグランドとの間に定電流源36a、36b、36c、36dが各々接続され、そのドレインと位相補間器24の出力信号foutとの間にNMOS32が接続されている。
重み付け回路30b、30c、30dは、クロックIの代わりに、それぞれクロックQ、I−、Q−が使用されている点と、制御信号I[0:3]の代わりに、それぞれ制御信号Q[0:3]、制御信号I−[0:3]、制御信号Q−[0:3]が使用されている点とを除いて、重み付け回路30aと同一の構成であるから、その繰り返しの説明は省略する。
図4に示すように、4相のクロックI、Q、I−、Q−の位相は、各々90°ずつずれている。このため、隣接する2相のクロックが同時にハイレベルとなり、時間の経過とともに、同時にハイレベルとなる2相のクロックが順次変化する。本実施形態の場合、同時にハイレベルとなる2相のクロックは、クロックIとQ、クロックQとI−、クロックI−とQ−、クロックQ−とIの順に順次繰り返し変化する。
位相補間器24では、クロックIとQがハイレベルの期間は、重み付け回路30aおよび30bのNMOS32がオンとなる。以下同様に、クロックQとI−がハイレベルの期間は重み付け回路30bおよび30cのNMOS32、クロックI−とQ−がハイレベルの期間は重み付け回路30cおよび30dのNMOS32、クロックQ−とIがハイレベルの期間は重み付け回路30dおよび30aのNMOS32が順次オンとなる。
また、クロックIとQがハイレベルの期間は、図2(b)から分かるように、クロックIとQに対応する制御信号I[0:3]および制御信号Q[0:3]が、下記(1)〜(5)の順に変化する。
(1)制御信号I[0:3]=‘1111’、制御信号Q[0:3]=‘0000’
(2)制御信号I[0:3]=‘1110’、制御信号Q[0:3]=‘0001’
(3)制御信号I[0:3]=‘1100’、制御信号Q[0:3]=‘0011’
(4)制御信号I[0:3]=‘1000’、制御信号Q[0:3]=‘0111’
(5)制御信号I[0:3]=‘0000’、制御信号Q[0:3]=‘1111’
(1)制御信号I[0:3]=‘1111’、制御信号Q[0:3]=‘0000’
(2)制御信号I[0:3]=‘1110’、制御信号Q[0:3]=‘0001’
(3)制御信号I[0:3]=‘1100’、制御信号Q[0:3]=‘0011’
(4)制御信号I[0:3]=‘1000’、制御信号Q[0:3]=‘0111’
(5)制御信号I[0:3]=‘0000’、制御信号Q[0:3]=‘1111’
上記(1)の場合、重み付け回路30aのNMOS34a、34b、34c、34dが全てオンとなり、重み付け回路30bのNMOS34a、34b、34c、34dが全てオフとなる。この時、重み付け回路30aのNMOS34a、34b、34c、34dを介して各々の定電流源36a、36b、36c、36dに電流iが流れる。従って、電源から、抵抗素子28、重み付け回路30aのNMOS32、NMOS34a、34b、34c、34dおよび定電流源36a、36b、36c、36dを介してグランドに合計4i(4I)の電流が流れる。この電流4i(4I)は、抵抗素子28によって電流電圧変換され、図5(a)および(b)の(1)に示す出力信号fout、すなわちクロックIに等しい0°の位相を持つクロックが出力される。
続いて、上記(2)の場合、重み付け回路30aのNMOS34a、34b、34cがオン、NMOS34dがオフとなり、重み付け回路30bのNMOS34a、34b、34cがオフ、NMOS34dがオンとなる。この時、重み付け回路30aのNMOS34a、34b、34cを介して各々の定電流源36a、36b、36cに電流iが流れるとともに、重み付け回路30bのNMOS34dを介して定電流源36dに電流iが流れる。従って、電源から、抵抗素子28、重み付け回路30aのNMOS32、NMOS34a、34b、34cおよび定電流源36a、36b、36cを介してグランドに合計3i(3I)の電流が流れるとともに、電源から、抵抗素子28、重み付け回路30bのNMOS32、NMOS34dおよび定電流源36dを介してグランドにi(Q)の電流が流れる。両者の合成電流4i(3I+Q)は、抵抗素子28によって電流電圧変換され、図5(a)および(b)の(2)に示す出力信号fout、すなわちクロックIに対して位相が約22.5°遅れたクロックが出力される。
続いて、上記(3)の場合、重み付け回路30aのNMOS34a、34bがオン、NMOS34c、34dがオフとなり、重み付け回路30bのNMOS34a、34bがオフ、NMOS34c、34dがオンとなる。この時、重み付け回路30aのNMOS34a、34bを介して各々の定電流源36a、36bに電流iが流れるとともに、重み付け回路30bのNMOS34c、34dを介して各々の定電流源36c、36dに電流iが流れる。従って、電源から、抵抗素子28、重み付け回路30aのNMOS32、NMOS34a、34bおよび定電流源36a、36bを介してグランドに合計2i(2I)の電流が流れるとともに、電源から、抵抗素子28、重み付け回路30bのNMOS32、NMOS34c、34dおよび定電流源36c、36dを介してグランドに合計2i(2Q)の電流が流れる。両者の合成電流4i(2I+2Q)は、抵抗素子28によって電流電圧変換され、図5(a)および(b)の(3)に示す出力信号fout、すなわちクロックIに対して位相が約45°遅れたクロックが出力される。
続いて、上記(4)の場合、重み付け回路30aのNMOS34aがオン、NMOS34b、34c、34dがオフとなり、重み付け回路30bのNMOS34aがオフ、NMOS34b、34c、34dがオンとなる。この時、重み付け回路30aのNMOS34aを介して定電流源36aに電流iが流れるとともに、重み付け回路30bのNMOS34b、34c、34dを介して各々の定電流源36b、36c、36dに電流iが流れる。従って、電源から、抵抗素子28、重み付け回路30aのNMOS32、NMOS34aおよび定電流源36aを介してグランドにi(I)の電流が流れるとともに、電源から、抵抗素子28、重み付け回路30bのNMOS32、NMOS34b、34c、34dおよび定電流源36b、36c、36dを介してグランドに合計3i(3Q)の電流が流れる。両者の合成電流4i(I+3Q)は、抵抗素子28によって電流電圧変換され、図5(a)および(b)の(4)に示す出力信号fout、すなわちクロックIに対して位相が約67.5°遅れたクロックが出力される。
続いて、上記(5)の場合、重み付け回路30aのNMOS34a、34b、34c、34dが全てオフとなり、重み付け回路30bのNMOS34a、34b、34c、34dが全てオンとなる。この時、重み付け回路30bのNMOS34a、34b、34c、34dを介して各々の定電流源36a、36b、36c、36dに電流iが流れる。従って、電源から、抵抗素子28、重み付け回路30bのNMOS32、NMOS34a、34b、34c、34dおよび定電流源36a、36b、36c、36dを介してグランドに合計4i(4Q)の電流が流れる。この電流4i(4Q)は、抵抗素子28によって電流電圧変換され、図5(a)および(b)の(5)に示す出力信号fout、すなわちクロックQに等しい90°の位相を持つクロックが出力される。
クロックQとI−がハイレベルの期間、クロックI−とQ−がハイレベルの期間、およびクロックQ−とIがハイレベルの期間も、上記クロックIとQがハイレベルの期間と同様に動作する。そして、以後同様にして、クロックIとQ、クロックQとI−、クロックI−とQ−、クロックQ−とIの順に、隣接する2相のクロックについて上記動作が繰り返し行われる。
なお、抵抗素子28は、電流電圧変換回路の一例を示すものである。電流電圧変換回路は、抵抗素子28に限定されるわけではなく、電流を電圧に変換するどのような回路や素子であってもよい。
また、図2は、シングルエンドクロック用の位相補間器の一例であるが、差動クロック用の位相補間器も同様の回路構成で簡単に実現することが可能である。重み付け回路のオンオフを制御するスイッチおよび重み付けを行うためのスイッチとしてNMOSを使用しているが、P型MOSトランジスタを使用してもよいし、両者を組み合わせて使用してもよい。また、別の回路や素子によってスイッチと同等の機能を実現してもよい。
また、隣接する2相のクロックの間を4段階に位相補間することに限定されず、必要に応じて位相補間する段階を変更してもよい。この場合、重み付けを行うためのスイッチと定電流源の個数を変更し、かつ位相補間制御回路22から出力される4種類の制御信号のビット数を変更すればよい。さらに、位相補間器24は、図2に示す構成のものに限定されるわけではなく、同様の機能を果たす別の回路を採用することも可能である。
次に、SSCG10の動作を説明する。
前述のように、PLLによって、基準クロックfrefとフィードバッククロックffedとの間の位相が同期され、VCO18からは、基準クロックfrefに位相同期され、そのd倍の周波数を持つ4相のクロックI、Q、I−、Q−が出力される。図4および図5(a)に示すように、4相のクロックI、Q、I−、Q−は、その位相が各々90°ずつずれたクロックである。
位相補間制御回路22は、前記基準クロックに同期して動作する。位相補間制御回路22からは、4相のクロックI、Q、I−、Q−の各々に対応して一定のパターンで周期的に繰り返し変化し、4相のクロックI、Q、I−、Q−のうちの隣接する2相のクロックの間の重み付けを行うための4種類の制御信号I[0:3]、Q[0:3]、I−[0:3]、Q−[0:3]が出力される。
位相補間器24は、4相のクロックI、Q、I−、Q−のうちの隣接する2相のクロック毎に、4種類の制御信号I[0:3]、Q[0:3]、I−[0:3]、Q−[0:3]に応じて隣接する2相のクロックの各々を重み付けして合成することによって両者の間を4段階に位相補間し、4相のクロックI、Q、I−、Q−全体でクロックの間を16段階に補間する。位相補間器24からは、位相補間して得られたクロックがスペクトラム拡散クロックfoutとして出力される。
その結果、図6に示すように、クロック周波数がほぼ一定である基準クロックfrefに対して、位相補間器24の出力信号foutは、クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックとなる。
上記の通り、SSCG10は、VCO18から、その位相が各々90°ずつずれた4相のクロックが出力されるPLLにおいて、位相補間制御回路22および位相補間器24を付加しただけの簡単な構成である。従って、従来のSSCGように、PLLのループバンド幅調整、ループフィルタの高次化、スワローカウントのランダム化などの複雑な制御回路が不要である。
また、SSCG10では、その位相が各々90°ずつずれた4相のクロックを用いて、隣接する2相のクロックの間を位相補間する。このため、位相補間器24から出力されるスペクトラム拡散クロックfoutの位相ステップ変動幅(周波数変動幅)を変更したい場合にも、VCO18の構成を変更する(ディレイセルの段数を増減させる)ことなく、クロック間の位相補間の段数を変更するだけで対応することができる。
上記実施形態のように、隣接する2相のクロックの間を4段階に補間し、4相のクロック全体でクロックの間を16段階に補間する場合、位相補間器24は、基準クロックfrefの周期の1/16のステップで位相を変化させることが可能である。また、位相補間の段階をN、基準クロックfrefの周期をTとした場合、位相補間器24が補間できる最小のステップ幅は、TStep=T/2Nとなる。
また、SSCG10では、位相補間制御回路22によって、位相ステップ変動幅、位相ステップ変更インターバルをデジタル的に可変調整することができるので、容易に任意の周波数変調を実現することができる。また、デジタル的な制御によって周波数変調を実現するため、プロセス、温度、電源電圧に関係なく、常に一定の周波数変調を効率的に実現することができる。
また、上記実施形態の場合、位相補間器24から出力されるスペクトラム拡散クロックfoutの周波数変調プロファイルは、図8(b)に示すような三角波であるが、位相補間制御回路22から出力される制御信号のパターンを適宜変更することによって、位相補間器24から出力されるスペクトラム拡散クロックfoutの周波数変調プロファイルを容易に変更することができる。
また、上記実施形態では、4相のクロックを使用しているが、これも限定されず、4相以上の多相のクロックを使用してもよい。この場合、多相のクロックの各々の位相は均等にずれているのが好ましい。また、この場合、位相補間制御回路からは、多相のクロックのうちの隣接する2相のクロックの間の重み付けを行うための複数種類の制御信号が出力される。
本発明は、基本的に以上のようなものである。
以上、本発明のスペクトラム拡散クロック生成回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
以上、本発明のスペクトラム拡散クロック生成回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
10 スペクトラム拡散クロック生成回路(SSCG)
12 位相検出器(PFD)
14 チャージポンプ(CP)
16 ループフィルタ(LPF)
18 電圧制御発振器(VCO)
20 分周器
22 位相補間制御回路
24 位相補間器
26a、26b、26c、26d フリップフロップ
28 抵抗素子
30a、30b、30c、30d 重み付け回路
32、34a、34b、34c、34d N型MOSトランジスタ(NMOS)
36a、36b、36c、36d 定電流源
12 位相検出器(PFD)
14 チャージポンプ(CP)
16 ループフィルタ(LPF)
18 電圧制御発振器(VCO)
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24 位相補間器
26a、26b、26c、26d フリップフロップ
28 抵抗素子
30a、30b、30c、30d 重み付け回路
32、34a、34b、34c、34d N型MOSトランジスタ(NMOS)
36a、36b、36c、36d 定電流源
Claims (3)
- クロック周波数がクロック毎に僅かに変動するスペクトラム拡散クロックを生成するスペクトラム拡散クロック生成回路であって、
電圧制御発振器から、基準クロックに位相同期され、その位相が各々ずれた多相のクロックを出力するPLLと、
前記基準クロックに同期して動作し、前記多相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、該多相のクロックのうちの隣接する2相のクロックの間の重み付けを行うための複数種類の制御信号を出力する位相補間制御回路と、
前記多相のクロックのうちの隣接する2相のクロック毎に、前記複数種類の制御信号に応じて前記隣接する2相のクロックの各々に重み付けをして合成し、該隣接する2相のクロックの間を所定の段階に位相補間することを全ての前記隣接する2相のクロックについて行い、前記位相補間して得られたクロックを前記スペクトラム拡散クロックとして出力する位相補間器とを備えていることを特徴とするスペクトラム拡散クロック生成回路。 - 前記隣接する2相のクロックの間を位相補間する段階を変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの位相ステップ変動幅を変更することを特徴とする請求項1に記載のスペクトラム拡散クロック生成回路。
- 前記位相補間制御回路から出力される複数種類の制御信号のパターンを変更することによって、前記位相補間器から出力されるスペクトラム拡散クロックの変調プロファイルを変更することを特徴とする請求項1または2に記載のスペクトラム拡散クロック生成回路。
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-
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- 2005-01-27 JP JP2005019651A patent/JP2006211208A/ja active Pending
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