JP4376611B2

JP4376611B2 - 周波数変調回路

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Publication number: JP4376611B2
Application number: JP2003422652A
Authority: JP
Inventors: 剛志江渕; 武文吉河; 幸生有馬
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2009-12-02
Anticipated expiration: 2023-12-19
Also published as: US20050135505A1; US7233215B2; CN100345378C; CN1630195A; JP2005184488A

Description

本発明は、周波数変調回路に関し、特に、変調率が小さい場合に精度よく周波数変調を行うことができる周波数変調回路に関する。

シリアルＡＴＡ（serial ATA）に代表されるインタフェース規格においては、ＥＭＩ（electro magnetic interference）を低減することを目的として、スプレッドスペクトラムクロッキング（ＳＳＣ：spread spectrum clocking）が推奨されている（非特許文献１参照）。

図１８（ａ）は、シリアルＡＴＡ規格におけるＳＳＣ時のクロック周波数の変化を示すグラフである。図１８（ｂ）は、シリアルＡＴＡ規格におけるＳＳＣ時のクロック信号のスペクトラムである。ＳＳＣは、図１８（ａ）のように、クロック源から出力されたクロック信号に、所定の変調率（δ＝０．５％）、及び変調周期（ｆｍ＝３０ｋＨｚ〜３３ｋＨｚ）を有するように周波数変調を行い、スペクトラムのピーク値を低減する技術である。

クロック信号のスペクトラムは、図１８（ｂ）のように、ＳＳＣを行わない場合のクロック信号の周波数よりも低い周波数の成分を有するように規定されている。また、クロック信号のスペクトラムのピーク値が、ＳＳＣ時にはＳＳＣ時以外よりも７ｄＢ以上低減されることが推奨されている。

ＳＳＣを実現するための方法として、分周比切替方式及び直接変調方式が知られている。位相同期回路（ＰＬＬ：phase locked loop）を用いた両方式について、簡単に説明する。

図１９は、分周比切替方式を用いた周波数変調回路の構成の一例を示すブロック図である。図１９の周波数変調回路は、周波数位相比較回路（ＰＦＤ）９０２と、チャージポンプ回路（ＣＰ）９０４と、フィルタ（ＬＰＦ）９０６と、電圧制御発振回路（ＶＣＯ）９０８と、分周回路９１２と、分周比切替回路９１４とを備えている。

この周波数変調回路においては、分周回路９１２が、複数種類の分周比で分周を行うことができるように構成されている。分周回路９１２は、分周比切替回路９１４から出力される制御信号に従って、分周比を時間の経過とともに切り替え、ＶＣＯ９０８の出力信号ＣＫＯＵＴの周波数を変化させている（例えば、特許文献１、又は特許文献２参照）。

図２０は、直接変調方式を用いた周波数変調回路の構成の一例を示すブロック図である。図２０の周波数変調回路は、図１９の周波数変調回路において、分周回路９１２と、分周比切替回路９１４とに代えて、分周回路９３２と、変調信号生成回路９３４とを備えたものである。

この周波数変調回路においては、変調信号生成回路９３４から出力される変調信号が、ＶＣＯ９０８にその制御電圧として与えられ、ＶＣＯ９０８の出力信号ＣＫＯＵＴの周波数を変化させるように構成されている（例えば、特許文献３参照）。
特開２０００−２０９０３３号公報（図１）特開２００１−２５１１８５号公報特開２００１−４４８２６号公報（図１） Serial ATA Workgroup "Serial ATA: High Speed Serialized AT Attachment"，（米国），第１．０ａ版，２００３年１月７日，ｐｐ.８３−８５

しかしながら、前記のいずれの周波数変調回路も、位相同期回路のループ内で周波数変調を行っているので、位相同期回路の特性にばらつきがあると、周波数変調回路の出力が影響を受け、クロック信号のスペクトラムが規格から外れやすいという問題がある。

特に、高い周波数のクロック信号に対して、シリアルＡＴＡ規格に規定されているような小さな周波数変調率での変調を安定して行うことはできなかった。また、このような変調を行う位相同期回路の設計も難しい。更に、分周比切替方式を用いた周波数変調回路においては、分周回路の分周比が小さい場合には、小さな変調率を設定することが難しい。

本発明は、小さな変調率で周波数変調を行うことが必要な場合に、安定した精度のよい周波数変調を行うことができる周波数変調回路を提供することを目的とする。

本発明に係る周波数変調回路は、第１〜第Ｍ（Ｍは２以上の整数）のモードまで順に遷移し、更に前記第Ｍ〜前記第１のモードまで順に遷移することを繰り返し、前記第１〜前記第Ｍのモードのそれぞれに応じた周波数のクロック信号を出力する周波数変調回路であって、それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多相クロック信号を入力とし、位相制御信号に従って前記多相クロック信号を構成するクロック信号間の位相を補間することによって、前記多相クロック信号の位相をシフトして出力する位相シフト部と、前記位相シフト部から出力された多相クロック信号を構成するクロック信号を、クロック選択信号に従って選択して出力するクロック選択部と、前記第１のモードにおいては所定の位相のクロック信号が選択され、前記第２〜前記第Ｍのモードにおいては、所定の回数選択される毎に、直前に選択されたクロック信号とは位相がモードに応じた大きさだけ異なるクロック信号が連続して選択されるように、前記位相制御信号及び前記クロック選択信号を生成して出力する変調制御部とを備える。

請求項１の発明によると、周波数変調されたクロック信号を出力することができる。特に、小さな変調率で周波数変調されたクロック信号を安定して得ることができる。また、位相同期回路内で変調をかける場合のように、位相同期回路のバンド幅等のループ定数の影響を受けることがない。このため、回路特性のばらつきに起因して、クロック信号の特性が意図した特性から外れてしまうことを防止することができる。

以上のように、本発明によると、シリアルＡＴＡ等、小さな変調率で周波数変調を行うことが必要な場合において、位相同期回路の外部で変調をかけることが可能であるので、安定した精度のよい周波数変調を行うことができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る周波数変調回路の構成の例を示すブロック図である。図１の回路は、位相同期回路（ＰＬＬ）５００と、周波数変調回路１０００とを備えている。周波数変調回路１０００は、位相シフト部としての位相補間部１００と、差動シングル変換部１６０と、クロック選択部２００と、分周器３００と、変調制御部４００とを備えている。位相同期回路５００は、周波数２５ＭＨｚの参照クロック信号ＲＥＦＣＬＫに基づいて、その１０倍の周波数を有する多相クロック信号ＰＨを生成し、位相補間部１００に出力している。

多相クロック信号ＰＨは、位相がπ／１０ずつ異なるクロック信号ＰＨ１，ＰＨ２，ＰＨ３，…，ＰＨ２０によって構成されている。クロック信号ＰＨ１〜ＰＨ２０は差動信号であり、クロック信号ＰＨ１１〜ＰＨ２０は、クロック信号ＰＨ１〜ＰＨ１０の位相をそれぞれ反転させたものであるので、多相クロック信号ＰＨは２０本の信号線によって伝送することができる。この点は、他の差動多相クロック信号についても同様である。

位相補間部１００は、変調制御部４００から出力される位相制御信号ＰＩＣＴＲＬに従って多相クロック信号ＰＨの位相をシフトし、得られた多相クロック信号ＰＨＤを差動シングル変換部１６０に出力する。差動シングル変換部１６０は、多相クロック信号ＰＨＤを構成する差動信号をシングルエンド信号に変換し、得られた多相クロック信号ＰＨＩをクロック選択部２００に出力する。

クロック選択部２００は、変調制御部４００から出力されるクロック選択信号ＰＨＳＥＬに従って、多相クロック信号ＰＨＩを構成するクロック信号から１つを選択し、選択されたクロック信号ＣＫＳＥＬを分周器３００に出力する。クロック信号ＣＫＳＥＬは、多相クロック信号ＰＨとは周波数が異なっており、多相クロック信号ＰＨを構成するクロック信号を周波数変調した信号となっている。

分周器３００は、クロック信号ＣＫＳＥＬを１０分周し、得られたクロック信号ＣＫ＿ＳＳＣを変調制御部４００及び周波数変調回路１０００の外部に出力する。変調制御部４００は、クロック信号ＣＫ＿ＳＳＣに従って、位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを生成し、位相補間部１００及びクロック選択部２００にそれぞれ出力する。

図２（ａ）は、図１の周波数変調回路１０００が出力するクロック信号ＣＫ＿ＳＳＣの周波数の変化を示すグラフである。周波数変調回路１０００は、多相クロック信号ＰＨに周波数変調を行い、周波数変調されたクロック信号ＣＫ＿ＳＳＣを出力する。例えば図２（ａ）のように、周波数変調回路１０００は、クロック信号ＣＫ＿ＳＳＣの周波数を、２５ＭＨｚ（変調率：０％）、２４．９８４ＭＨｚ（変調率：−０．０６２５％）、２４．９６８ＭＨｚ（変調率：−０．１２５％）、…、２４．８７５ＭＨｚ（変調率：−０．５％）、…、２４．９６８ＭＨｚ（変調率：−０．１２５％）、２４．９８４ＭＨｚ（変調率：−０．０６２５％）、２５ＭＨｚ（変調率：０％）のように、０．０６２５％ステップで階段状に切り替えていくことを繰り返す。

図２（ｂ）は、周波数が一定のクロック信号のスペクトラムを示すグラフである。図２（ｃ）は、図２（ａ）のように周波数変調されたクロック信号のスペクトラムを示すグラフである。周波数変調回路１０００は、出力するクロック信号ＣＫ＿ＳＳＣの周波数を変化させるので、図２（ｃ）のように、クロック信号ＣＫ＿ＳＳＣのスペクトラム強度のピーク値を低減することができる。

図２（ａ）は、クロック信号ＣＫ＿ＳＳＣの周波数を８段階に変化させる場合について示しているが、周波数を例えば１６段階や３２段階等に変化させるようにしてもよい。周波数を変化させる段階の数が多いほど、周波数の時間的変化を示すグラフが三角波状に近くなり、スペクトラム強度のピーク値を低減する効果を大きくすることができる。周波数をより多くの段階に変化させるようにすることは容易に可能であるが、簡単のため、以下では図２（ａ）のように、クロック信号ＣＫ＿ＳＳＣの周波数を８段階に変化させる場合について説明する。

図３は、図１の位相補間部１００に入力される多相クロック信号を構成するクロック信号の立ち上がりエッジの位置を示す説明図である。クロック信号ＰＨ１〜ＰＨ２０は、本実施形態においてはいずれも周期Ｔ０（４ｎｓ）を有している。クロック信号ＰＨ２〜ＰＨ２０は、クロック信号ＰＨ１よりも、それぞれＴ０／２０，２・Ｔ０／２０，３・Ｔ０／２０，…，１９・Ｔ０／２０遅れている。

クロック信号ＰＨ１よりも、位相がΔＴ（＝Ｔ０／１６０＝２５ｐｓ），２ΔＴ，３ΔＴ，…，１５９ΔＴ遅れたクロック信号を考え、それぞれをクロック信号Ｎ１，Ｎ２，Ｎ３，…，Ｎ１５９と称することとする。すなわち、クロック信号ＰＨ２〜ＰＨ２０は、それぞれクロック信号Ｎ８，Ｎ１６，…，Ｎ１５２と同じである。また、クロック信号ＰＨ１を、クロック信号Ｎ０とも称することとする。

図４は、図１の周波数変調回路１０００の状態遷移図である。周波数変調回路１０００は、図４のように、Ｔモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋８ΔＴモード、Ｔ＋７ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋５ΔＴモード、Ｔ＋４ΔＴモード、Ｔ＋３ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋ΔＴモード、Ｔモードの順で状態を変化させることを繰り返す。各モードは、図２（ａ）の各周波数に対応している。

Ｔモードでは、クロック選択部２００は、クロック信号Ｎ０を選択する。Ｔ＋ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ１，Ｎ２，…，Ｎ１５９を順に１０回ずつ選択することを繰り返す。Ｔ＋２ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ２，Ｎ４，…，Ｎ１５８を順に１０回ずつ選択することを繰り返す。Ｔ＋３ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ３，Ｎ６，…，Ｎ１５７を順に１０回ずつ選択することを繰り返す。Ｔ＋４ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ４，Ｎ８，…，Ｎ１５６を順に１０回ずつ選択することを繰り返す。

Ｔ＋５ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ５，Ｎ１０，…，Ｎ１５５を順に１０回ずつ選択することを繰り返す。Ｔ＋６ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ６，Ｎ１２，…，Ｎ１５４を順に１０回ずつ選択することを繰り返す。Ｔ＋７ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ７，Ｎ１４，…，Ｎ１５３を順に１０回ずつ選択することを繰り返す。Ｔ＋８ΔＴモードでは、クロック選択部２００は、クロック信号Ｎ０，Ｎ８，Ｎ１６，…，Ｎ１５２を順に１０回ずつ選択することを繰り返す。

図５は、図１のクロック選択部２００によって選択されるクロック信号のエッジの位置を示す説明図である。図５では、選択されるエッジの位置を１０回毎に１つ示している。周期Ｔは、Ｔモードにおいて分周器３００から出力されるクロック信号の周期（４０ｎｓ）である。クロック選択部２００に選択されたクロック信号は、分周器３００で１０分周されるので、図５に示されているように、分周器３００から出力されるクロック信号の周期は、モード間でＴ／１６００（＝２５ｐｓ）ずつ異なる。このように、図１の周波数変調回路によると、多相クロック信号を構成する各クロック信号間の位相差が２０分の１周期であっても、０．５％よりも小さな変調率で変調することができる。

図６（ａ）は、図１の位相補間部１００の構成の例を示すブロック図である。図６（ａ）のように、位相補間部１００は、同様に構成された１０個の位相補間器１０１，１０２，…，１１０を備えている。位相補間器１０１は、クロック信号ＰＨ１及びＰＨ２を入力とし、位相制御信号ＰＩＣＴＲＬに従って、入力された２つの信号の間の位相を有するクロック信号ＰＨＤ１を生成し、出力する。以下、位相補間器１０２〜１１０に入力されるクロック信号は、順にＴ０／２０ずつ遅れたものである。例えば、位相補間器１０２は、クロック信号ＰＨ２及びＰＨ３を入力としてクロック信号ＰＨＤ２を生成し、位相補間器１１０は、クロック信号ＰＨ１０及びＰＨ１１を入力としてクロック信号ＰＨＤ１０を生成する。

このように、位相補間器１０１〜１１０は、多相クロック信号ＰＨＤを構成するクロック信号ＰＨＤ１〜ＰＨＤ１０をそれぞれ生成して、差動シングル変換部１６０に出力する。

図６（ｂ）は、図６（ａ）の位相補間器１０１の構成の例を示す回路図である。位相補間器１０１は、抵抗１３１，１３２と、ＮＭＯＳトランジスタ１３３，１３４，１３５，１３６と、電流源１３７，１３８と、インバータ１３９とを備えている。

ＮＭＯＳトランジスタ１３３，１３４は、１つの差動スイッチを構成し、ＮＭＯＳトランジスタ１３５，１３６は、もう１つの差動スイッチを構成している。信号ＰＨ１Ｐ，ＰＨ１Ｎは、クロック信号ＰＨ１を構成し、信号ＰＨ２Ｐ，ＰＨ２Ｎは、クロック信号ＰＨ２を構成している。また、クロック信号ＰＨＤ１〜ＰＨＤ１０は、差動信号であって、例えば信号ＰＨＤ１Ｐ，ＰＨＤ１Ｎは、クロック信号ＰＨＤ１を構成している。クロック信号ＰＨＤ１は、クロック信号ＰＨ１とＰＨ２との間の位相を有している。

図６（ｃ）は、図６（ｂ）の電流源１３７の構成を示す回路図である。電流源１３７は、電流源１４１，１４２，１４３を有している。電流源１４１〜１４３は、３ビットの位相制御信号ＰＩＣＴＲＬを構成する位相制御信号ＰＩＣＴＲＬ１，ＰＩＣＴＲＬ２，ＰＩＣＴＲＬ３によってそれぞれ制御され、例えば対応する制御信号が高電位であるときに、電流Ｉ，２Ｉ，４Ｉをそれぞれ出力する。つまり、電流源１３７は、電流Ｉ１を８段階に制御することができる。位相制御信号ＮＰＩＣＴＲＬによって制御される点を除くと、電流源１３８も同様に構成されている。

位相補間器１０１は、典型的な電流差動型の位相補間器であって、電流源１３７，１３８が出力する電流Ｉ１，Ｉ２の比を変えることによって、クロック信号ＰＨ１，ＰＨ２に重み付けを行い、クロック信号ＰＨＤ１の位相を変化させる。図６（ｂ）のインバータ１３９は、３ビットの位相制御信号ＰＩＣＴＲＬの各ビットの論理レベルを反転し、位相制御信号ＮＰＩＣＴＲＬを構成する位相制御信号ＮＰＩＣＴＲＬ１，ＮＰＩＣＴＲＬ２，ＮＰＩＣＴＲＬ３として電流源１３８に出力するので、電流源１３７，１３８が出力する電流Ｉ１，Ｉ２の和は、一定となるように制御されている。

電流源１３７，１３８は、電流Ｉ１，Ｉ２を８段階に制御することができるので、位相補間器１０１は、クロック信号ＰＨＤ１のクロック信号ＰＨ１に対する位相シフトを８段階に（すなわち、ΔＴ＝Ｔ０／（２０・８）＝２５ｐｓ毎に）制御することができる。位相補間器１０２〜１１０も同じ位相制御信号ＰＩＣＴＲＬによって制御されるので、多相クロック信号ＰＨＤの多相クロック信号ＰＨに対する位相シフトも同様に制御することができる。

図７（ａ）は、図６（ａ）の位相補間部１００に入力される位相制御信号ＰＩＣＴＲＬを構成する信号の組み合わせと、クロック信号ＰＨＤの位相シフトとの関係を示す説明図である。図７（ｂ）は、図７（ａ）の組み合わせとクロック信号ＰＨＤの位相シフトとの関係を示すグラフである。ここで、位相シフトは、入力されたクロック信号ＰＨに対する、クロック信号ＰＨＤの位相の遅れを示している。

図８は、図１の差動シングル変換部１６０が有する差動シングル変換回路の構成の例を示す回路図である。図８の差動シングル変換回路は、多相クロック信号ＰＨＤを構成する１つのクロック信号ＰＨＤ１に対応しており、ＰＭＯＳトランジスタ１８１，１８２，１８７と、ＮＭＯＳトランジスタ１８３，１８４，１８８と、電流源１８５とを備えている。図８の差動シングル変換回路は、信号ＰＨＤ１Ｐ，ＰＨＤ１Ｎによって構成される差動クロック信号ＰＨＤ１を入力とし、これをシングルエンドのクロック信号ＰＨＩ１に変換してクロック選択部２００に出力する。

差動シングル変換部１６０は、図８の回路と同様の回路を２０個有しており、差動クロック信号ＰＨＤ１〜ＰＨＤ２０を、シングルエンドのクロック信号ＰＨＩ１〜ＰＨＩ２０にそれぞれ変換してクロック選択部２００に出力する。

図９は、図１のクロック選択部２００の構成の例を示すブロック図である。クロック選択部２００は、いずれも同様に構成されている２０個の選択回路２０１，２０２，…，２２０を有している。クロック選択部２００は、典型的な２０：１のマルチプレックス回路である。クロック選択信号ＰＨＳＥＬ１〜ＰＨＳＥＬ２０は、クロック選択信号ＰＨＳＥＬを構成している。

選択回路２０１は、ＰＭＯＳトランジスタ２３１，２３２と、ＮＭＯＳトランジスタ２３３，２３４と、インバータ２３５とを備えている。選択回路２０１は、クロック選択信号ＰＨＳＥＬ１が“Ｈ”（高電位）である場合に、入力されたクロック信号ＰＨＩ１のレベルを反転させ、選択されたクロック信号ＣＫＳＥＬとして分周器３００に出力する。選択回路２０２〜２２０には、クロック信号ＰＨＩ２〜ＰＨＩ２０がそれぞれ入力されている。

すなわち、クロック選択部２００は、変調制御部４００から出力されたクロック選択信号ＰＨＳＥＬ１〜ＰＨＳＥＬ２０に従って、２０相の多相クロック信号ＰＨＩから１つのクロック信号を選択し、クロック信号ＣＫＳＥＬとして分周器３００に出力する。

図１の分周器３００は、クロック信号ＣＫＳＥＬを１０分周して、得られたクロック信号ＣＫ＿ＳＳＣを周波数変調回路１０００の外部、及び変調制御部４００に出力する。分周器３００は、Ｄフリップフロップを有するよく知られた１０分周回路であるので、詳細な説明は省略する。

変調制御部４００は、クロック信号ＣＫ＿ＳＳＣに応じて、位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを生成し、位相制御信号ＰＩＣＴＲＬを位相補間部１００に、クロック選択信号ＰＨＳＥＬをクロック選択部２００に出力する。

図１０は、図１の変調制御部４００が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを示すタイミングチャートである。変調制御部４００は、ロジック回路であって、位相補間部１００及びクロック選択部２００が、図４及び図５を参照して説明したように動作するように、位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを生成する。

図１１、図１２、図１３、図１４、及び図１５は、それぞれＴモード、Ｔ＋ΔＴモード、Ｔ＋２ΔＴモード、Ｔ＋３ΔＴモード、及びＴ＋４ΔＴモードにおける、変調制御部４００が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すタイミングチャートである。クロック選択信号ＰＨＳＥＬ５〜ＰＨＳＥＬ２０については、省略してある。

図１１は、クロック信号Ｎ０を出力するための信号を示している。図１２は、クロック信号Ｎ０，Ｎ１，Ｎ２，…を、１０回ずつ順に出力するための信号を示している。図１３は、クロック信号Ｎ０，Ｎ２，Ｎ４，…を、１０回ずつ順に出力するための信号を示している。図１４は、クロック信号Ｎ０，Ｎ３，Ｎ６，…を、１０回ずつ順に出力するための信号を示している。図１５は、クロック信号Ｎ０，Ｎ４，Ｎ８，…を、１０回ずつ順に出力するための信号を示している。

Ｔ＋５ΔＴモード、Ｔ＋６ΔＴモード、Ｔ＋７ΔＴモード、及びＴ＋８ΔＴモードにおいて、変調制御部４００が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すことも同様にできるが、ここでは省略する。

以上のように構成された周波数変調回路１０００によると、分周器３００から、図２（ａ）のように周波数変調されたクロック信号ＣＫ＿ＳＳＣが出力される。位相同期回路の外部で変調をかけるので、位相同期回路内で変調をかける場合のように、位相同期回路のバンド幅等のループ定数の影響を受けることがない。このため、クロック信号の特性が意図した特性から外れてしまうことを防止することができる。また、位相同期回路の設計も容易になる。

また、位相補間部１００は、電流源が出力する電流に応じて位相シフトを行う位相補間器１０１〜１１０を備えている。電流を制御することによって位相シフト量を制御できるため、位相シフトの精度が向上し、精度よく周波数変調をかけることが可能となる。また、製造時のプロセス、動作時の電圧や温度による特性のばらつきの影響を受けにくくなる。

また、変調制御部が変調されたクロック信号に従って動作するようにした。変調制御部が、一定の周波数のクロック信号に従って動作する場合には、位相補間部の出力と、選択信号との間の位相関係によっては、クロック選択部２００から出力されるクロック信号にグリッチが発生してしまい、このクロック信号を用いる回路が誤動作する可能性がある。このグリッチをなくすために、変調制御部が変調されたクロック信号に従って動作するようにし、位相補間部の出力と選択信号との間で同期がほぼ保たれるようにする。変調されたクロック信号を使用しない場合には、このように同期がほぼ保たれるようにするためには、２０相のクロックの各相毎に同様の変調制御部が必要になるので、回路規模が大きくなってしまう。したがって、変調されたクロック信号を用いることにより、変調制御部を構成するロジック回路を簡略化することができ、回路の面積を縮小し、低電力化することができる。

また、変調制御部を、クロック選択部から出力される変調されたクロック信号に従って動作させるようにした。別途変調されたクロック信号を外部から与える必要がなくなるので、回路のシンプル化、部品の削減を図ることができる。

また、クロック選択部の後段に分周器を備えるので、位相シフト部での位相シフトが比較的大きくても、数周期に１回、位相シフトを行い、その後に分周すれば、分周後のクロック信号の周期に対する位相シフト量は小さくすることができる。したがって、小さな周波数変調率での変調を容易に実現することが可能になる。

図１６は、周波数変調回路の他の構成の例を示すブロック図である。図１６の周波数変調回路は、図１の周波数変調回路において、分周器３０２と、セレクタ１２と、レジスタ２２と、レジスタ参照部２４とを更に備えたものである。分周器３００は、クロック信号ＣＫＳＥＬを１０分周し、分周器３０２は、クロック信号ＣＫＳＥＬを２０分周して、いずれもセレクタ１２に出力する。

レジスタ２２は外部のＣＰＵ（central processing unit）８２から読み書き可能となっている。ＣＰＵ８２は、レジスタ２２のアドレスを指定したソフトウェアを実行して、レジスタ２２の内容を書き換え、レジスタ２２はそれを保持する。レジスタ参照部２４は、レジスタ２２の特定ビットに蓄えられた“０”又は“１”で表された情報に応じた論理レベルの信号を、セレクタ切り替え信号ＤＩＶＳＥＬとしてセレクタ１２に出力する。

セレクタ１２は、セレクタ切り替え信号ＤＩＶＳＥＬに従って、分周器３００，３０２が出力する信号のいずれかを選択し、変調制御部４００及び周波数変調回路２０００の外部に出力する。なお、ＣＰＵ８２に代えて、ソフトウェアに従って動作するＤＳＰ（digital signal processor）等によってレジスタ２２を書き換えるようにしてもよい。

図１６の回路によると、複数の分周器を有するので、異なる変調率や周波数を有する複数のクロック信号を切り替えて出力することが、シンプルな回路構成で可能になる。また、レジスタ２２が格納する情報に基づいてセレクタ１２を動作させるようにしたので、ソフトウェアでレジスタ２２の内容を書き換えることによって、出力されるクロック信号の変調率や周波数を選択することが可能となる。

また、セレクタ切り替え信号ＤＩＶＳＥＬが、周波数変調回路２０００の外部から入力されるようにしてもよい。すると、使用するアプリケーションに応じて、出力されるクロック信号の変調率や周波数を切り替えることが可能になり、設計の自由度が増す。

図１７は、周波数変調回路の更に他の構成の例を示すブロック図である。図１７の周波数変調回路３０００は、図１の周波数変調回路（ＳＳＣＧ）１０００と、位相同期回路７００とを備えている。位相同期回路５００及び周波数変調回路１０００は、図１を参照して説明したものと同じである。周波数変調回路１０００は、変調された周波数２５ＭＨｚのクロック信号ＣＫ＿ＳＳＣを生成して位相同期回路７００に出力する。位相同期回路７００は、よく知られた構成を有する位相同期回路であり、入力されたクロック信号ＣＫ＿ＳＳＣを６０逓倍して周波数１．５ＧＨｚのクロック信号ＣＫ＿ＳＳＣ２を生成し、出力する。

図１７の周波数変調回路３０００によると、変調されたクロック信号の周波数を上昇させることができ、汎用性や設計の自由度が増す。また、周波数変調回路１０００の後段に位相同期回路を備えるので、変調されたクロック信号ＣＫ＿ＳＳＣの周波数の階段状の変化をフィルタリングすることができる。得られるクロック信号をシリアルＡＴＡ等のインタフェース回路に用いると、インタフェース全体の接続性が向上する。

なお、以上の実施形態においては、差動シングル変換部１６０を備える場合に着いて説明したが、位相補間部１００及びクロック選択部２００に入力される多相クロックが、いずれも差動信号、又はいずれもシングルエンド信号である場合には、差動シングル変換部１６０を備える必要はない。

以上のように、本発明に係る周波数変調回路は、周波数変調されたクロック信号が必要な装置に有用である。特に、小さな変調率で周波数変調することが必要なシリアルＡＴＡ規格に基づくインタフェース装置等において有用である。

本発明の実施形態に係る周波数変調回路の構成の例を示すブロック図である。（ａ）は、図１の周波数変調回路が出力するクロック信号ＣＫ＿ＳＳＣの周波数の変化を示すグラフである。（ｂ）は、周波数が一定のクロック信号のスペクトラムを示すグラフである。（ｃ）は、（ａ）のように周波数変調されたクロック信号のスペクトラムを示すグラフである。図１の位相補間部に入力される多相クロック信号を構成するクロック信号の立ち上がりエッジの位置を示す説明図である。図１の周波数変調回路の状態遷移図である。図１のクロック選択部によって選択されるクロック信号のエッジの位置を示す説明図である。（ａ）は、図１の位相補間部の構成の例を示すブロック図である。（ｂ）は、（ａ）の位相補間器の構成の例を示す回路図である。（ｃ）は、（ｂ）の電流源１３７の構成を示す回路図である。（ａ）は、図６（ａ）の位相補間部に入力される位相制御信号を構成する信号の組み合わせと、クロック信号ＰＨＤの位相シフトとの関係を示す説明図である。（ｂ）は、（ａ）の組み合わせとクロック信号ＰＨＤの位相シフトとの関係を示すグラフである。図１の差動シングル変換部が有する差動シングル変換回路の構成の例を示す回路図である。図１のクロック選択部の構成の例を示すブロック図である。図１の変調制御部が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを示すタイミングチャートである。Ｔモードにおける、変調制御部が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すタイミングチャートである。Ｔ＋ΔＴモードにおける、変調制御部が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すタイミングチャートである。Ｔ＋２ΔＴモードにおける、変調制御部が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すタイミングチャートである。Ｔ＋３ΔＴモードにおける、変調制御部が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すタイミングチャートである。Ｔ＋４ΔＴモードにおける、変調制御部が出力する位相制御信号ＰＩＣＴＲＬ及びクロック選択信号ＰＨＳＥＬを詳しく示すタイミングチャートである。周波数変調回路の他の構成の例を示すブロック図である。周波数変調回路の更に他の構成の例を示すブロック図である。（ａ）は、シリアルＡＴＡ規格におけるＳＳＣ時のクロック周波数の変化を示すグラフである。（ｂ）は、シリアルＡＴＡ規格におけるＳＳＣ時のクロック信号のスペクトラムである。分周比切替方式を用いた周波数変調回路の構成の一例を示すブロック図である。直接変調方式を用いた周波数変調回路の構成の一例を示すブロック図である。

符号の説明

１２セレクタ
２２レジスタ
２４レジスタ参照部
１００位相補間部（位相シフト部）
１３７，１３８電流源
１６０差動シングル変換部
２００クロック選択部
３００，３０２分周器
４００変調制御部
５００，７００位相同期回路
１０００，２０００，３０００周波数変調回路

Claims

第１〜第Ｍ（Ｍは２以上の整数）のモードまで順に遷移し、更に前記第Ｍ〜前記第１のモードまで順に遷移することを繰り返し、前記第１〜前記第Ｍのモードのそれぞれに応じた周波数のクロック信号を出力する周波数変調回路であって、
それぞれの間に所定の位相差を有する複数のクロック信号によって構成された多相クロック信号を入力とし、位相制御信号に従って前記多相クロック信号を構成するクロック信号間の位相を補間することによって、前記多相クロック信号の位相をシフトして出力する位相シフト部と、
前記位相シフト部から出力された多相クロック信号を構成するクロック信号を、クロック選択信号に従って選択して出力するクロック選択部と、
前記第１のモードにおいては所定の位相のクロック信号が選択され、前記第２〜前記第Ｍのモードにおいては、所定の回数選択される毎に、直前に選択されたクロック信号とは位相がモードに応じた大きさだけ異なるクロック信号が連続して選択されるように、前記位相制御信号及び前記クロック選択信号を生成して出力する変調制御部とを備える
周波数変調回路。
請求項１に記載の周波数変調回路において、
前記クロック選択部で選択されたクロック信号を、前記所定の回数と同じ値の分周比で分周する分周器を更に備える
周波数変調回路。
請求項１に記載の周波数変調回路において、
前記位相シフト部は、電流源を有し、前記位相制御信号に従って前記電流源を流れる電流の大きさを制御することによって、前記多相クロック信号の位相のシフトを行う
周波数変調回路。