JP3779713B2 - 半導体集積回路 - Google Patents
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Description
図6に示すように、このPLL回路は、参照クロック信号REFの位相とクロック信号CLKの位相とを比較して、位相差に応じたUP信号及びDOWN信号を出力する位相比較回路10と、位相比較回路10から出力されるUP信号及びDOWN信号に従って出力電流IPDIを供給するチャージポンプ回路5と、ローパス特性を有し、チャージポンプ回路5から供給される出力電流IPDIを制御電圧VCTLに変換するループフィルタ6と、制御電圧VCTLによって制御される周波数で発振してクロック信号CLKを出力するVCO(電圧制御発振器)7とを含んでいる。
図10A及び10Bは、参照クロック信号REFの位相がクロック信号CLKの位相よりも進んでいる場合における各信号の波形を示している。図10Aにおいては、位相差の絶対値Δtが大きく、UP信号がハイレベルとなる期間は、位相差信号UP0によって決定される。図10Bにおいては、位相差の絶対値Δtが小さく、UP信号がハイレベルとなる期間は、パルス信号UP1によって決定される。
図12は、本発明の第2の実施形態に係る半導体集積回路に含まれている位相比較回路を用いたDLL回路のブロック図である。このDLL回路は、図6に示すVCO7を、可変遅延回路20に置き換えたものである。
2 調停回路
3、4 合成回路
5 チャージポンプ回路
6 ループフィルタ
7 VCO
8 エッジ検出回路
9 パルス発生回路
11、12 フリップフロップ
13、97、98 AND回路
20 可変遅延回路
51、91〜96 インバータ
52、53 定電流源
81、82 NAND回路
Q1、Q3、Q5 Pチャネルトランジスタ
Q2、Q4、Q6 Nチャネルトランジスタ
Claims (3)
- 第1のクロック信号及び第2のクロック信号を受けて、第1のクロック信号の位相が第2のクロック信号の位相よりも所定の値以上遅れている場合に、第1のクロック信号と第2のクロック信号との位相差に応じて第1の位相差信号を活性化すると共に、第1のクロック信号の位相が第2のクロック信号の位相よりも所定の値以上進んでいる場合に、該位相差に応じて第2の位相差信号を活性化する第1の回路と、
第1のクロック信号及び第2のクロック信号を受けて、第1のクロック信号のエッジが第2のクロック信号のエッジよりも遅れている場合に、第1のクロック信号と第2のクロック信号との位相差に関わらず第1のパルス信号を一定の期間活性化すると共に、第1のクロック信号のエッジが第2のクロック信号のエッジよりも進んでいる場合に、第1のクロック信号と第2のクロック信号との位相差に関わらず第2のパルス信号を一定の期間活性化する第2の回路と、
前記第1の回路から出力される第1の位相差信号と前記第2の回路から出力される第1のパルス信号とを合成する第3の回路と、
前記第1の回路から出力される第2の位相差信号と前記第2の回路から出力される第2のパルス信号とを合成する第4の回路と、
を具備する半導体集積回路。 - 請求項1記載の半導体集積回路であって、
前記第2の回路は、エッジ検出回路とパルス発生回路とを含み、
前記エッジ検出回路は、前記第1のクロック信号のエッジが前記第2のクロック信号のエッジよりも遅れている場合に、第1のエッジ検出信号を活性化すると共に、第1のクロック信号のエッジが第2のクロック信号のエッジよりも進んでいる場合に、第2のエッジ検出信号を活性化し、
前記パルス発生回路は、前記第1のエッジ検出信号及び前記第2のエッジ検出信号の活性状態を一定の期間維持することにより、前記第1のパルス信号及び前記第2のパルス信号として出力することを特徴とする半導体集積回路。 - 請求項1又は2記載の半導体集積回路であって、
前記第3の回路が、前記第1の回路から出力される第1の位相差信号と前記第2の回路から出力される第1のパルス信号との論理和を求めるOR回路を含み、前記第4の回路が、前記第1の回路から出力される第2の位相差信号と前記第2の回路から出力される第2のパルス信号との論理和を求めるOR回路を含むことを特徴とする半導体集積回路。
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