KR940001724B1 - 위상동기회로 - Google Patents

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KR940001724B1
KR940001724B1 KR1019910003797A KR910003797A KR940001724B1 KR 940001724 B1 KR940001724 B1 KR 940001724B1 KR 1019910003797 A KR1019910003797 A KR 1019910003797A KR 910003797 A KR910003797 A KR 910003797A KR 940001724 B1 KR940001724 B1 KR 940001724B1
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유이치 미야자와
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

위상동기회로
제1도는 본 발명의 제1실시예의 블록구성도.
제2도는 본 발명의 제1실시예에서 사용되는 전압제어발진기.
제3도는 본 발명의 제1실시예에서 사용되는 단수선택기의 회로도.
제4도는 제3도에 나타낸 단수선택기의 동작을 나타낸 타이밍챠트.
제5도는 본 발명의 제2실시예의 블록구성도.
제6도는 제2실시예에서 사용되는 단수선택기.
제7도는 제2실시예에서 사용되는 동기검출기.
제8도는 본 발명의 제3실시예의 블록구성도.
제9도는 제3실시예에서 사용되는 전압제어발진기.
제10도는 제3실시예에서 사용되는 단수선택기.
제11도는 종래의 PLL의 블록구성도.
제12도는 종래의 PLL에 사용되는 위상비교기의 회로도.
제13도는 종래의 PLL에 사용되는 챠지펌프와 로우페스필터의 회로도.
제14도는 종래의 PLL에 사용되는 전압제어발진기의 회로도.
제15도는 종래의 PLL에 사용되는 2분주기의 회로도.
제16도 및 제17도는 제12도에 나타낸 위상비교기의 동작타이밍챠트.
제18도는 종래의 전압제어발진기의 발진주파수대 제어전압의 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상비교기 2 : 챠지펌프(charge pump)
3 : 로우페스필터 4, 4a, 4b : 전압제어발진기
5 : 분주기 17, 17a, 17b : 단수선택기
18 : 동기검출기
[산업상의 이용분야]
위상동기회로는, 일반적으로 전압제어발진기의 발진주파수 및 위상을 위상비교기에 의해 기준신호와 비교하고, 이 위상비교기의 출력에 따라 전압제어발진기의 발진 출력의 주파수와 위상을 기준신호와 일치시키도록 제어하는 장치이다. 본 발명은 특히 마이크로프로세서 등의 반도체 집적회로상에서 주파수체배(周波數遞倍)를 실행하는데 유용한 위상동기회로에 관한 것이다.
[종래의 기술 그 문제점]
본 발명은 반도체 집적회로상에서 구성되고, 펄스파를 대상으로 하는 위상동기 회로(이하, PLL로 약기한다. PLL=Phase Locked Loop)에 관한 것이다. PLL 전반에 대해서는 「PLL-IC의 사용법, 하다가도모·후루가와 게가이 공저, 아끼하출판 1986년 발행」에 상세하게 기술되어 있으므로, 그 상세한 설명은 생략한다.
다음에는 금회의 발명에 가장 가까운 종래기술에 대해 제11도∼제15도를 참조해서 설명한다. 제11도에 블록도로 나타낸 회로는 기준신호의 2배의 주파수의 펄스파를 발진출력으로서 얻는 극히 기본적인 PLL이다.
도면중, 위상비교기(1)로서는 제12도에 나타낸 것이 많이 이용되고, 챠치펌프(2), 로우패스필터(3)로서는 제13도에 나타낸 것이 많이 이용되며, 전압제어발진기(4)로서는 제14도에 나타낸 링오실레이터(ringoscillator) 형식의 것이 많이 이용되고, 분주기(5)로서는 제15도에 나타낸 D형 플립플롭을 사용한 것이 많이 이용되고 있다. 이와 거의 동일한 구성의 PLL은, 「D.JEONG et al. "Design of PLL-Based Clock Generation Circuits", IEEE J. Solid-State Circuits, Vol. SC-22, No. 2, APRIL 1987, PP. 255∼261에 나타내어져 있다.
다음으로 제11도에 나타낸 PLL의 동작을 설명한다. 위상비교기(1)는 기준신호(6)와 분주기(5)의 출력(8)을 비교해서 이 2개의 펄스파의 위상차에 상당하는 시간폭의 펄스를 출력한다. 챠지펌프(2)가 이 펄스를 전원펄스로 변환시키고, 더욱이 로우패스필터(3)가 이것을 평활화하여 직류전압으로 변환시키며, 전압제어발진기(4)는 이 직류전압에 대응하는 어떤 일정의 주파수로 발진시킨다. 발진출력(7)은 분주기(5)에 의해 n분주되고, 분주출력(8)은 위상비교기(1)에 입력된다.
통상 전원투입직후에는, 전압제어발진기는 기준신호에 동기되어 있지 않아서 기준신호와 무관계한 주파수로 발진하게 된다(경우에 따라서는 발진을 정지하고 있다). 분주출력(8)이 기준신호의 주파수보다 낮은 경우에는 위상비교기(1)의
Figure kpo00001
단자로부터 로우레벨의 펄스가 출력된다. 그에 따라, 챠지펌프(2)로부터 로우패스필터(3)를 매개해서 얻어지는 전압제어발진기(4)에 대한 제어전압이 상승하기 때문에, 발진주파수가 높아지게 된다. 반대로 분주출력(8)이 기준신호의 주파수보다 높은 경우에는 위상비교기(1)의
Figure kpo00002
단자로부터 로우레벨의 펄스가 출력되고, 이것은 챠지펌프(2)와 로우패스필터(3)가 평활화시키게 되므로 전압제어발진기(4)에 대한 제어전압이 하강하여 발진주파수가 저하하게 된다.
이와 같이 기준신호의 주파수를 중심으로 해서 그 주파수로부터 분주출력(8)의 주파수가 멀어지지 않게하려면 부(負)의 피드백을 걸도록 되어 있다. 따라서, 분주출력(8)의 주파수는 기준신호를 중심으로 하여 진동하게 되지만, PLL 전체의 루프게인과 로우패스필터(3)의 시정수를 적절히 조절함으로써 이 진동은 감쇠시킬 수 있으므로 동기가 실현되게 된다. 이때, 전압제어발진기(4)의 출력(7)으로부터는 기준신호(6)의 n배의 주파수의 펄스파가 얻어지게 된다.
다음으로 제11도에 나타낸 PLL의 각 구성요소를 상세히 설명한다.
[위상비교기]
제12도에 나타낸 위상비교기는, 기본적으로 기준신호(fREF)와 전압제어발진기(또는 분주기)의 출력(fVCO)을 입력으로 하고, 이 2신호의 하강엣지의 전후관계에 의해 그 출력이 결정된다. 즉 fREF의 하강엣지가 선행하면
Figure kpo00003
로 펄스가 출력되고, fVCO의 하강엣지가 선행하면
Figure kpo00004
으로 펄스가 출력된다.
제16도는 기준신호(fREF)에 비해 발진주파수(fVCO: 또는 분주후의 주파수)가 낮은 경우의 타이밍챠트이다.
Figure kpo00005
단자는 fREF의 하강엣지에서 로우레벨로 되고, 다음에 fVCO의 하강엣지가 올 때까지 로우레벨로 된다. fREF에 비해 fVCO의 주파수가 낮기 때문에, 거의 항상
Figure kpo00006
는 로우레벨로 되고,
Figure kpo00007
은 항상 하이레벨로 된다.
또한, 제12도의 위상비교기는 fREF와 fVCO에 대해 대칭형으로 되어 있기 때문에, fVCO의 주파수가 fREF에 비해 높을 때에는 제16도에 있어서
Figure kpo00008
와
Figure kpo00009
의 관계가 반대로 되어
Figure kpo00010
는 항상 하이레벨로 되고 ,
Figure kpo00011
은 거의 항상 로우레벨로 된다. 이와 같이 주파수가 다르게 되어 있을 때에는, 개개의 펄스의 위상관계에 관계없이 주파수의 상하관계만으로
Figure kpo00012
의 동작이 결정되기 때문에 주파수비교기로서 동작하고 있다고 해석할 수 있다.
제17도는 fREF와 fVCO의 주파수가 거의 같고, 위상이 다르게 되어 있을 때의 타이밍챠트이다. fREF와 fVCO의 하강엣지의 시간차(위상차)에 상당하는 시간폭을 갖는 로우레벨의 펄스가
Figure kpo00013
또는
Figure kpo00014
단자에 나타나는 상태가 도시되어 있다. 외부단자(6)에 주목된 동작은 이상과 같이 이루어지지만, 다음에는 제12도의 위상비교기의 동작을 이 회로를 구성하는 게이트에 주목해서 설명하기로 한다.
이 회로중에서 NAND 게이트 12와 13, 12a와 13a, 14와 15, 14a와 15a는 각각 RS플립플롭(22, 25, 23, 24)을 구성하고 있다. 4입력 NAND 게이트(16)는 이들 4개의 RS플립플롭에 대한 리세트로 볼 수 있다. 이 위상비교기는 4입력 NAND 게이트(16)로부터 로우레벨의 펄스가 발생했을 때에 초기상태로 셋트된다. 이때 입력 fREF와 fVCO는 하이레벨로 되돌아가 있고, 또 출력단자
Figure kpo00015
도 함께 하이레벨로 되어 있다. 또, 2입력 NAND 게이트(12, 12a)의 출력은 로우레벨, 2입력 NAND 게이트(14, 14a)의 출력은 하이레벨로 되어 있다.
또 초기상태에서는 4입력 NAND 게이트(16)의 출력도 하이레벨로 되돌아가 있다. 이 상태에서 예컨대 fREF가 로우레벨로 떨어지면 2입력 NAND 게이트(12)는 하이레벨로 되고, 2입력 NAND 게이트(13)의 출력(즉
Figure kpo00016
단자)은 로우레벨로 된다. 이 시점에서 4입력 NAND 게이트(16)에 대한 4개의 입력중 2입력 NAND 게이트(12a)의 출력 이외의 것은 하이레벨로 된다. 여기서 fVCO가 하이레벨로 되어 있는 동안은 [2입력 NAND 게이트(12)의 입력이 한쪽이 로우레벨로 되어 있기 때문에] fVCO의 변화가 이 위상비교기에 입력되게 된다.
여기서 fVCO가 로우레벨로 떨어지면 2입력 NAND 게이트(12a)가 하이레벨로 되어 2 입력 NAND 게이트(12, 12a, 14, 14a)의 출력이 모두 하이레벨로 되기 때문에 4입력 NAND 게이트(16)의 출력은 로우레벨로 되고, RS플립플롭(22, 23, 24, 25)에 모두 리세트가 걸리기 때문에
Figure kpo00017
는 하이레벨로 상승하게 된다. 따라서, 회로전체가 초기상태로 회복되게 된다.
한편, 회로가 초기상태에 있어서 fVCO가 로우레벨로 떨어진 경우의 동작은 상술한 동작과 대칭관계로 되므로 그 설명은 생략한다.
또한, 회로가 초기상태에 있어서 fREF와 fVCO가 동시에 하이레벨에서 로우레벨로 되므로 4입력 NAND 게이트(16)가 로우레벨을 출력하여 회로에 리세트가 걸리기 때문에, 단자
Figure kpo00018
은 한순간 로우레벨로 하강된 후, 하이레벨로 회복되게 된다. 이 한순간의 레벨변화에 의해 발생되는 스파이크는
Figure kpo00019
출력을 인버터로 파형정형함으로써 제거할 수 있게 된다. 따라서 fREF와 fVCO의 위상과 주파수가 일치하면, 이 위상비교기의 출력
Figure kpo00020
은 하이레벨로 일정하게 유지되게 된다.
[챠지펌프와 로우패스필터]
제13도에 의거 챠지펌프(2)와 로우패스필터(3)에 대해 설명한다. 챠지펌프(2)는 위상비교기(1)로부터
Figure kpo00021
의 2개의 펄스를 받아 동작한다.
Figure kpo00022
가 로우레벨로 되면 P챈널 트랜지스터(30)가 온되어 로우패스필터(3)로 전류가 흐르게 되고,
Figure kpo00023
이 로우레벨로 되면 N챈널 트랜지스터(31)가 온되어 로우패스필터(3)로부터 GND 전위를 향해 전류가 흐르게 된다.
Figure kpo00024
이 함께 하이레벨일 때에는 챠지펌프(2)의 전류펄스를 평활화하여 전압제어발진기에 대한 제어전압으로 변환시키는 동작을 한다.
제13도는 회로동작은 하기와 같이 실행된다. 먼저, 기준신호와 발진기출력(또는 분주출력)의 주파수가 크게 다르게 되어 있을 때에는, 거의 정상적으로
Figure kpo00025
또는
Figure kpo00026
이 로우레벨로 되기 때문에 챠지펌프는 직류전류를 흐르게 하고, 로우패스필터(3)의 출력은 일정의 시정수[(R1+R2)·C]를 지니고 하강 또는 상승하게 된다. 다음에 기준신호와 발진기출력(또는 분주출력의 주파수가 거의 같아지게 되면, 일정주기(기준신호의 주기)로 짧은 펄스가 챠지펌프(2)의 입력단자에 인가되고, 챠치펌프(2)는 이것에 대응하는 전류펄스를 발생시키게 된다. 그러면 로우패스필터(3)의 출력에는 전류펄스의 크기를 i로 하여 iR2의 펄스가 나타나게 된다.
이 펄스는 전압제어발진기에 인가되고, 이 펄스의 시간폭에 대응하는 일정시간만큼 주기가 변화하기 때문에, 발진주파수의 위상이 수정되게 된다. 여기서 R2가 지나치게 작으면 이 위상보정효과가 부족하기 때문에, 안정한 발진을 얻을 수 없게 된다. 또 R2가 지나치게 크면 iR2로 결정되는 펄스가 지나치게 커져 위상보정이 오버슈트(over shoot)되기 때문에, 역시 발진주파수가 안정해지지 않게 된다. R1, R2, C의 값이 결정에 대해서는 상술한「PLL-IC의 사용법」을 참조하기 바란다.
[전압제어발진기]
제14도에 의거 전압제어발진기에 대해 설명한다. 이 전압제어발진기는 버퍼앰프(38), 링오실레이터(39)로 구성된다. 버퍼앰프(38)는 로우패스필터(3)의 출력을 받아 링오실레이터(39)에 대한 제어전압을 발생시킨다. 로우패스필터(3)의 출력자체는 부하구동능력이 낮고, 또 제어선(40, 41)에는 트랜지스터(35, 36)의 스위칭에 따른 잡음(드레인과 게이트간의 커플링용량에 의해 발생됨)이 중첩되지 않기 때문에, 로우패스필터(3)와 링오실레이터(39)간에 버퍼앰프(38)가 필요하게 된다.
링오실레이터(39)는 인버터를 구성하는 P챈널 트랜지스터(35)와 N챈널 트랜지스터(36)의 각 전원측에 P챈널 트랜지스터(34)와 N챈널 트랜지스터(37)를 삽입한 것을 기수단 종속접속(寄數段 從屬接續)시키고, 최종단의 출력을 초기단의 입력에 접속시킨 구성으로 되어 있다. P챈널 트랜지스터(34)와 N챈널 트랜지스터(37)는 제어전압에 의해 ON저항이 변화하기 때문에, 인버터를 구성하는 트랜지스터(35, 36)의 스위칭지연이 변화하게 된다.
링오실레이터의 발진은 인버터의 스위칭이 반전됨으로써 일어나며, 이 스위칭이 링오실레이터내를 2바퀴 도는 시간으로 발진주기가 결정된다. 인버터 1단의 스위칭지연을 τa, 인버터의 단수를 n으로 하면, 발진주기 T는
T=2nτa
로 주어지고, 발진주파수 f는
Figure kpo00027
로 된다. 통상 인버터의 단수 n은 고정되어 있으므로, 발진주파수는 τa에 따라 조절된다. 제14도의 링오실레이터(39)의 경우는, 버퍼앰프(38)의 입력전압을 높게하면 발진주파수가 상승하고, 입력전압을 낮게 하면 발진주파수가 하강한다.
[분주기]
제15도에 의거 분주기(5)에 대해 설명한다. 제15도에 도시된 분주기는 기본적으로 D 타입의 플립플롭이며, D에 인가된 신호가 클럭(CK)의 상승엣지에 극성반전되어 Q로 출력된다. 따라서, Q출력을 D출력으로 피드백시킴으로써, 클럭(CK)의 상승엣지마다 Q가 반전동작하게 된다. 한편, 이것은 2분기의 경우이지만, n분주에 대해서도 동일한 방법으로 실현가능하다.
종래의 기술에서는 전압제어발진기를 구성하는 링오실레이터의 단수를 n, 1단당의 지연을 τa로 하면, 상기(1)식에 따라서 발진주파수가 결정된다. 여기서 링오실레이터를 구성하는 인버터의 지연(τa)의 양은, 가변으로 제어전압에 의존한다.
링오실레이터의 단수, 제어전압과 발진주파수의 관계는 제18도와 같이 된다. 이 도면으로부터, 링오실레이터의 단수를 작게 할수록 발진가능한 주파수의 범위가 확대되지만, 그와 동시에 전압제어발진기로의 게인(Δ+/ΔV)이 증대된다는 것을 알 수 있다. 따라서, 링오실레이터에 의해 제어전압을 낮게 하면, 링오실레이터를 구성하는 각각의 게이트출력의 천이시간과 스위칭파가 링오실레이터를 한바퀴 도는 시간이 동일해지게되어 전압제어발진기의 출력파형이 폴스윙하지 않게 되는 문제점도 있다.
[발명의 목적]
이에 본 발명은 전압제어발진기에 링오실레이터를 사용한 PLL에서 넓은 주파수 범위를 커버하고자 할 때에 문제로 되는 위상지터의 증대, 저주파수로 발진할 때의 발진파형의 둔화의 문제점을 해결하는 것을 그 목적으로 하고 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 위상동기회로는, 외부로부터 인가되는 기준신호와 당해 PLL 회로의 출력의 위상을 비교하는 위상비교기와, 이 위상비교기의 출력에 따라 발진출력의 주파수 및 위상을 제어하는 전압제어발진기를 구비한 위상동기회로에 있어서, 상기 전압제어발진기가 링오실레이터를 포함하고 있고, 이 링오실레이터의 단수를 상기 전압제어발진기로 인가되는 제어전압에 기초해서 선택하는 단수 선택기를 더 구비한 것을 특징으로 한다.
[작용]
본 발명의 위상동기회로는, 전압제어발진기의 링오실레이터의 단수를 이 전압 제어발진기의 제어신호에 따라 선택하는 단수선택기를 구비하고 있다. 이렇게 함으로써, 당해 위상동기회로의 출력주파수의 높이에 대응하는 링오실레이터의 단수를 선택할 수 있기 때문에, 특히 높은 주파수를 출력할 때 링오실레이터의 단수를 적게 선택할 수 있게 된다.
이 때문에, 링오실레이터를 구성하는 각각의 게이트출력의 천이시간과 스위칭파가 링오실레이터를 한바퀴 도는 시간이 동일해지게 되어 전압제어발진기의 출력파형이 폴스윙하지 않게 되는 문제가 발생하지 않아 안정한 발진신호를 얻을 수 있게 된다. 그에 따라, 당해 위상동기회로의 위상지터의 증대라는 문제, 또는 저주파수로 발진할 때 발진파형이 둔화된다는 문제를 해결할 수 있게 된다.
[실시예]
이하, 본 발명의 제1실시예를 제1도∼제3도를 참조해서 상세히 설명한다.
이 제1실시예는, 기준신호(6)와 분주출력(8)을 비교하는 위상비교기(1)와, 펄스출력을 전류펄스로 변환시키는 챠지펌프(2), 챠지펌프(2)의 전류펄스출력을 평활화하여 제어전압을 출력하는 로우패스필터(3), 로우패스필터(3)의 제어전압에 대응하는 주파수로 발진하는 전압제어발진기(4a), 전압제어발진기(4a)의 출력(7)을 분주하는 분주기(5), 더욱이 로우패스필터(3)의 제어전압(VC)에 따라 전압제어발진기를 구성하는 링오실레이터의 단수를 선택제어하는 단수제어회로(17 : 단수선택기)로 이루어진다.
이 실시예에 있어서, 위상비교기(1)는 제12도에 도시된 종래예와 동일하고, 마찬가지로 챠지펌프(2)와 로우패스필터(3)는 제13도에 도시된 종래예와 동일하며, 분주기(5)는 제15도에 도시된 종래예와 동일하다. 전압제어발진기(4a)는 버퍼앰프(38), 링오실레이터(39a)의 기능은 제14도에 나타낸 버퍼앰프(38) 및 링오실레이터(39)의 기능과 동일하다. 단, 제14도의 링오실레이터(39)에서는 최종단의 인버터의 출력이 직접 최초단의 인버터에 접속되어 있지만 제2도의 링오실레이터(39a)에서는 최종단(n단)이나 m번째의 출력중 어느 한쪽을 초기단의 입력으로서 선택할 수 있도록 되어 있는 바, 셀렉터(42)가 이 선택을 행한다.
즉, 입력(S)이 하이레벨일 때에는 셀릭터(42)가 링오실레이터(39a)의 m번째의 출력을 최초단의 입력에 접속시키기 때문에, 링오실레이터(39a)는 m단의 링오실레이터로서 발진하게 된다. 또 입력(S)이 로우레벨일 때에는, 셀렉터(42)가 링오실레이터(39a)의 최종단의 입력에 접속시키기 때문에, 링오실레이터(39a)는 n단의 링오실레이터로서 발진하게 된다.
여기서 m의 값은 적절히 결정하면 좋은 바, 예컨대 m=[n/3]으로 하면 발진주파수는 n단의 경우의 약 3배로 된다. 즉, 비교적 낮은 주파수의 발진을 할 때에는 링오실레이터(39a)를 m단의 경우의 약 3배로 하게된다. 따라서, 비교적 낮은 주파수의 발진을 할 때에는 링오실레이터(39a)의 단수는 n단으로 동작시키고, 비교적 높은 주파수의 발진을 할 때에는 링오실레이터(39a)를 m단으로 동작시키면 좋다.
이어서, 제3도의 의거 단수선택기(17)에 대해 설명한다. 이 단수선택기(17)는 입력(VC)의 변화에 대응하여 출력(S)을 변화시키는 회로로서, 전위비교용 전류미러회로(50, 51)와 이들 전류미러회로(50, 51)의 출력으로부터 로우레벨의 펄스를 발생시키는 펄스발생회로(52, 56) 및 이들 펄스발생회로(52, 56)의 펄스를 수신하는 RS플립플롭(61)으로 구성된다. 전류미러회로(50)의 기준전위는 저항(r1, r2)에 의해 전원전압(vdd)을 분압하여 형성한다. 예컨대 r1=1.5㏀, r2=3.5㏀로 하면 기준전위는 0.7×Vdd로 된다.
전류미러회로(50)는 입력전압(VC)이,
r2·Vdd/(r1+r2)
로 결정되는 기준전위(VL)보다 낮을 때에는 하이레벨을 출력하고, VC가 (VH)보다 높을 때에는 로우레벨을 출력한다. 단, 입력전압(VC)은 로우패스필터(3)의 출력으로 변화가 완만하기 때문에, 전류미러회로(50)의 출력레벨의 변화도 또한 완만하게 된다.
펄스발생회로(52)는, 전류미러회로(50)의 출력을 먼저 히스테리시스인버터(53)로 수신하여 엣지가 급격한 계단형태의 파형으로 변경시키고, 더욱이 인버터(54)와 2입력 NAND 게이트(55)에 의해 로우레벨의 펄스를 출력한다.
또한, 펄스발생회로(52)의 구성으로부터 알 수 있는 바와 같이, 로우레벨의 펄스는 전류미러회로(50)의 출력이 하이레벨에서 로우레벨로 변화될 때만 출력되고, 로우레벨에서 하이레벨로 변화될 때에는 출력되지 않도록 되어 있다. 즉, 전류미러회로(50)의 입력전압(VC)이 기전전위(VH)보다 낮은 상태에서 VH보다 높은 상태로 천이될 때에만 펄스발생회로(52)로부터 로우레벨의 펄스가 출력된다.
한편, 전류미러회로(51)는 입력전압(VC)이,
r'2·Vdd/(r'1+r'2)
로 결정되는 기준전위(VL)보다 낮을 때에는 하이레벨을 출력하고, VC가 VH보다 높을 때에는 로우레벨을 출력하게 한다.
펄스발생회로(56)는, 전류미러회로(51)의 출력을 히스테리시스인버터(57)로 파형정형한 후에 인버터(58)로 반전시키고, 인버터(59)와 2입력 NAND 게이트(60)에 의해 로우레벨의 펄스를 발생시킨다. 펄스발생회로(56)는 히스테리시스인버터(57)가 로우레벨에서 하이레벨로 천이하는 계단형상의 파형이 입력될 때만 로우레벨의 펄스를 출력한다. 따라서, 전류미러회로(51)의 입력전압(VC)이 기준전위(VL)보다 높은 상태에서 VL보다 낮은 상태로 천이될 때에만 펄스발생회로(56)로부터 로우레벨의 펄스가 입력되면 로우레벨을 출력한다. RS플립플롭(61)은 펄스발생회로(56)로부터 로우레벨의 펄스가 입력되면 로우레벨을 출력한다.
이상의 설명으로부터 알 수 있는 바와 같이, 제3도에 도시된 단수선택기는 입력전압(VC)이 VH을 상회하면 출력(S)이 하이레벨로 되고, VL을 하회하면 출력(S)이 로우레벨로 된다. 이 상태를 제4도에 나타냈다.
다음에는 제1도로 되돌아가서 본 발명의 제1실시예의 동작에 대해 설명한다. 전원투입직후, 로우패스필터(3)의 제어전압이 제로(Zero)이고, 단수선택기(17)의 출력(S)은 로우레벨인 것으로 한다. 이 상태에서, 기준신호(6)가 입력되면 위상비교기(1)로부터
Figure kpo00028
로 펄스가 출력되어, 로우패스필터(3)의 제어전압출력(VC)이 상승하게 된다. 그러면 전압제어기(4a)의 발진이 시작되고, 또한 발진주파수가 상승하게 된다.
동기화에 필요한 발진주파수가 n단의 링오실레이터에 기준전위(VH)를 하회하는 제어전압(VC)을 인가하여 얻어지지 않으면, 이 PLL은 단수선택기(17)의 출력(S)이 로우레벨인 상태로 동기를 달성하게 된다.
또, 동기화에 필요한 발진주파수가 n단의 링오실레이터에 의해 얻어지지 않은 경우에는 동기화의 과정에서 제어전압(VC)이 기준전압(VH)을 초과하기 때문에, 단수선택기(17)의 출력(S)이 하이레벨로 변화하게 되고, 링오실레이터(39a)는 m단으로 발진하게 된다.
더욱이, 일단 링오실레이터(39a)가 m단의 상태로 동기가 달성되어 있더라도, 그후 기준신호의 주파수가 저하하고, 제어전압(VC)이 그에 따라 저하하여 기준전압(VL)을 하회하게 되면, 단수선택기(17)의 출력(S)이 로우레벨로 변화되어 n단의 링오실레이터로 동기화동작을 실행하게 된다.
다음에는 본 발명의 제2실시예에 대해 제5도∼제7도는 참조하여 설명한다. 이 제2실시예의 전체구성은 제5도에 나타낸 바와 같이 기준신호와 분주출력(8)의 위상과 주파수를 비교하는 위상비교기(1)와, 위상 비교기(1)의 펄스출력을 전류펄스로 변환시키는 챠지펌프(2), 챠지펌프(2)의 전류펄스출력을 평활화하여 제어전압을 출력하는 로우패스필터(3), 로우패스필터(3)의 제어전압에 대응한 주파수로 발진하는 전압제어발진기(4a), 전압제어발진기(4a)의 출력(7)을 분주하는 분주기(5), 로우패스필터(3)가 출력하는 제어전압(VC)에 따라 전압제어발진기를 구성하는 링오실레이터의 단수를 선택제어하는 단수제어회로(17a; 단수선택기), 더욱이 위상비교기(1)의 출력
Figure kpo00029
을 입력으로 하여 동기동작에 들어간 것을 검출하는 동기 검출기(18)로 구성된다.
여기서, 위상비교기(1), 챠지펌프(2), 로우패스필터(3), 분주기(5)는 각각 제12도, 제13도, 제15도에 나타낸 종래예와 동일한 것이다. 또, 전압제어발진기(4a)는 제2도에 나타낸 제1실시예와 동일한 것이다.
단수선택기(17a)는 제6도와 같이 구성되어 있다. 여기서 전류미러회로(50, 51), 펄스발생회로(52, 56), RS플립플롭(61)은 제3도에 나타내어져 있는 동일번호의 것과 같은 것이고, 다른 점은 펄스발생회로(52, 56)와 RS플립플롭(61)간에 펄스홀드회로(62)가 삽입되어 있는 점이다.
이 펄스홀드회로(62)는 입력신호
Figure kpo00030
가 하이레벨일 때에는 펄스발생회로(52, 56)가 발생시키는 펄스를 RS플립플롭(61)으로 통과시키고,
Figure kpo00031
가 로우레벨일 때에는 펄스의 통과를 저지한다. 여기서
Figure kpo00032
는 동기검출기(18)로부터 출력되는 신호로, 이 신호는 전압제어발진기(4a)의 발진이 동기화의 과정으로 들어가면 로우레벨로 된다. 즉, 동기가 검출되면 RS플립플롭(61)의 출력(S)의 펄스발생회로(52, 56)의 출력에는 무관하게 고정되도록 되어 있다.
동기검출기(18)는, 제7도와 같이 위상비교기(1)의 출력
Figure kpo00033
를 클럭입력으로 하고 위상비교기의 출력
Figure kpo00034
을 리세트입력으로 하는 2비트 비순환카운터(71)와,
Figure kpo00035
을 클럭입력으로 하고
Figure kpo00036
를 리세트입력으로 하는 2비트 비순환카운터(72), 카운터(71)의 출력(A, B)이 동시에 하이레벨로 되는 것을 검출하는 2입력 NAND 게이트(73), 카운터(72)의 출력(A, B)이 동시에 하이레벨로 되는 것을 검출하는 2입력 NAND 게이트(74) 및, 2입력 NAND 게이트(73 또는 74)가 로우레벨을 출력하면
Figure kpo00037
출력을 하이레벨로 하는 2입력 NAND 게이트(75)로 구성된다.
이하, 이 동기검출기의 동작을 설명한다. 한편, 여기서 말하는 「동기」라고 하는 것은, 기준신호(6)와 분주출력(8)의 위상과 주파수가 일치하는 상태뿐만 아니라 주파수가 거의 일치되어 위상에러의 조정을 실시하고 있는 동기화중의 상태도 포함하는 것으로 한다.
2비트 비순환카운터(71)는
Figure kpo00038
의 상승엣지에서 ＋1의 인크리멘트를 실행한다. (A, B)=(1,1)까지 인크리멘트되면, 거기서 인크리멘트동작을 정지한다.
Figure kpo00039
이 로우레벨로 되면 리세트가 걸려(A, B)=(0, 0)의 상태로 된다. 따라서, 카운터(71)는
Figure kpo00040
의 펄스가 4회 연속되면, (A, B)=(1, 1)을 출력하게 된다.
한편, 2비트 비순환카운터(72)는
Figure kpo00041
의 상승엣지에서 ＋1의 인크리멘트를 실행하여 (A, B)=(1, 1)까지 인크리멘트되면, 거기서 인크리멘트동작을 정지하게 된다.
Figure kpo00042
이 로우레벨로 되면 리세트가 걸려 (A, B)=(0, 0)의 상태로 된다. 따라서, 카운터(72)는
Figure kpo00043
의 펄스가 4회 연속되면 (A, B)=(1, 1)을 출력하게 된다.
2입력 NAND 게이트(75)는 카운터(71), 카운터(72)의 출력(A, B)이 모두 (A, B)=(1, 1)일 때에는
Figure kpo00044
출력으로 하이레벨을 출력하게 된다. 이것은
Figure kpo00045
펄스,
Figure kpo00046
펄스가 모두 4회이상 연속되지 않고, 교대로 출력되고 있는 상태에 대응하여 기준신호(6)와 분주출력(8)의의 주파수가 거의 일치되어 위상에러의 조정을 실행하고 있다는 것을 의미한다.
또, 카운터(71), 카운터(72)의 출력의 어느 한쪽이 (A, B)=(1, 1)일 때에는 2입력 NAND 게이트(75)는
Figure kpo00047
출력으로 하이레벨을 출력하게 된다. 이것은
Figure kpo00048
펄스,
Figure kpo00049
펄스의 어느 한쪽이 4회이상 연속된 것에 대응하여 기준신호(6)와 분주출력(8)의 주파수가 대폭적으로 다르게 되어 있다는 것을 의미한다.
제7도에 나타낸 동기검출기는 이상과 같이 하여 동기(또는 동기화상태)를 검출한다.
이하에 제5도에 나타낸 제2실시예의 동작을 설명한다. 이 실시예의 전원투입직후부터의 동작은 제1실시예와 동일하다.
기준신호(6)와 분주출력(5)의 주파수가 차제에 근접하게 되면, 그 때까지
Figure kpo00050
펄스 또는
Figure kpo00051
펄스의 어느 한쪽만이 연속적으로 출력되고 있던 상태에서 이 양자의 펄스가 교대로 출력되게 된다. 여기까지는 동기검출기는
Figure kpo00052
를 하이레벨로 하고 있으므로, 단수선택기(17a)는 출력(S)을 변화시켜 전압제어발진기(4a)의 링오실레이터의 단수의 선택을 행하게 된다.
여기서 PLL의 동기화가 진행되면,
Figure kpo00053
펄스,
Figure kpo00054
펄스 모두 4회이상 연속해서 출력되지 않게 된다.
즉,
Figure kpo00055
펄스 2회후
Figure kpo00056
펄스 3회라는 동작으로 된다. 그러면, 동기검출기는
Figure kpo00057
를 로우레벨로 하고, 그에 따라 단수선택기(17a)의 출력(S)은 하이레벨이나 로우레벨중 어느 하나로 고정되게 된다.
동기검출기(18)의 상기와 같은 동작에 의해 로우패스필터(3)가 출력하는 제어전압(VC)이 다수선택기(17a)내의 기준전압(VH또는 VL)의 근방에 있을 때에 동기가 걸리는 경우에 예기되는 불안정한 동작을 저지할 수 있게 된다.
예컨대, VC가 VH보다 약간 낮을 때에 동기가 실현된 후, 외부적 요인 또는 로우패스필터의 용량(C)의 리크(leak)에 의해 VC가 ΔV 만큼 변동되었다고 하자. 만약 VC＋ΔV＞VH가 성립하면, 제1실시예의 경우에는 단수선택기가 동작하여 출력(S)을 로우레벨에서 하이레벨로 하게 된다. 링오실레이터의 단수가 절환된 직후에는 VC의 값이 곧바로는 최적치로 되지 않기 때문에 기준신호(6)로 결정되어 있는 주파수[분주기(5)가 n분주되어 있을 때에는 기준신호(6)의 n배의 주파수]를 훨씬 초과하는 주파수가 전압제어발진기(4a)로부터 출력되게 된다. 이것은, 이 PLL을 마이크로프로세서 등 논리 LSI내에서 사용할 때 그 논리 LSI의 오동작을 유발시키게 된다.
본 발명의 제2실시예에서는, 동기화후에는 VC에 실린 미세한 변동에 의해 단수선택기가 동작하지 않게되므로, 이와 같은 문제를 회피할 수 있게 된다.
다음에는 본 발명의 제3실시예를 제8도∼제10도를 참조해서 설명한다. 제8도에 나타낸 제3실시예 제5도에 나타낸 제2실시예에 있어서 전압제어발진기(4a)를 구성하는 링오실레이터의 단수를 8단계중에서 선택가능하게 한 것이다. 제8도에 나타낸 PLL의 구성요소중 위상비교기(1), 챠지펌프(2) 및 로우패스필터(3), 분주기(5)는 각각 제12도, 제13도, 제15도에 나타낸 종래예와 동일한 것이다. 또 동기검출기(18)는 제7도에 나타낸 제2실시예를 구성하는 것과 동일한 것이다.
전압제어발진기(4b)는 제9도에 나타낸 바와 같이 버퍼앰프(38), 링오실레이터(39b), 셀럭터(42a)로 구성되어 있다. 버퍼앰프(38)는 로우패스필터(3)의 출력을 제어전압으로서 수신하여 P챈널 트랜지스터(34-1∼34-n) 및 N챈널 트랜지스터(37-1∼37-n)에 대한 게이트전압을 발생시킨다. 링오실레이터(39b)는 8입력 셀렉터(42a)의 선택상태에 의해 결정되는 단수로 발진을 하게 된다.
단수선택기(17b)는 제10도에 그 구성이 도시되어 있다. 이 도면중 전류미러회로(50, 51), 펄스홀드회로(62)는 PLL이 동기상태에 들어갔을 때 펄스발생회로(52, 56)가 출력하는 펄스를 저지하는 기능을 갖는다.
업다운카운터(63)는 단자(U)에 펄스가 입력되면 ＋1의 인크리멘트를 실행하고, 단자(D)로 펄스가 입력되면 -1의 디크리멘트를 실행한다. (A, B, C)=(1, 1, 1)의 상태에서는 단자(U)로 펄스가 입력되더라도 상태는 변화하지 않고, 또(A, B, C)=(0, 0, 0)의 상태에서 단자(D)로 펄스가 입력되더라도 상태는 변화하지 않는다. 디코더(64)는 업다운카운터(63)의 출력(A, B, C)을 디코드하여 단수선택신호(Sa, Sb,…Sn)로 전개한다.
디코드의 논리식은 다음과 같이 된다.
Figure kpo00058
2입력 NAND 게이트(65), 인버터(66), P챈널 트랜지스터(68)는 제어전압에 리세트를 거는 동작을 한다. 즉, 제어전압(VC)이 전류미러회로(50, 51)내의 기준전압(VH, VL)을 넘어 상승(VH인 경우) 또는 하강(VL인 경우)하게 되면(
Figure kpo00059
가 하이레벨로 되면) 펄스발생회로(52 또는 56)가 출력하는 로우레벨의 펄스가 2입력 NAND 게이트(65)에 전달되어 2입력 NAND 게이트(65)가 하이레벨의 펄스를 출력하기 때문에, P챈널 트랜지스터(67) 및 N 챈널 트랜지스터(68)가 동시에 ON된다. 트랜지스터(67, 68)의 온 저항을 충분히 낮게 하고, 또 동일하게 해 놓으면, 로우패스필터(3)의 용량(C)은 짧은 시간내에 중간전위(Vdd·1/2)로 되돌아가게 된다.
이와 같이 제어전압에 리세트를 걸어 줌으로써, 예컨대 일단 VH를 초과하는 동작을 한다. VL에 관해서도 마찬가지이다. 최종적으로 VC가 VH와 VL간에 들어가는 링오실레이터(39b)의 단수에 도달하게 된다(경우에 따라서는 최소단수 또는 최다단수까지 실행하고, 더욱이 VC가 VH보다 위, 또는 VL보다 아래로 되는 것도 기준신호의 주파수와의 병합으로 발생시킬 수 있다).
제8도에 나타낸 제3실시예의 동작은 거의 제2실시예에 준한 것으로 되지만, 상기한 바와 같이 링오실레이터의 단수가 8가지로 취해짐에 따라 링오실레이터의 단수의 절환마다 상술한 바와 같이 제어전압(VC)이 Vdd·1/2로 되돌아가고, 더욱이 단수를 증가시킬 것인지 또는 감소시킬 것인지의 판정을 실행하는 점이 다르게 되어 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이, 종래의 링오실레이터를 사용하는 위상동기회로에서는 최고발진주파수에 맞춰 링오실레이터의 단수를 고정시켜 놓았기 때문에, 특히 저주파발진을 시킬 때에 전압제어발진기의 개인(Δf/ΔV)이 과대해지는 것에 따른 위상지터의 증대 및 링오실레이터를 구성하는 인버터의 스위칭이 지연되는 것에 기인하여 발진파형의 둔화라는 2가지의 문제점이 있었다.
본 발명에서는 링오실레이터의 단수를 발진해야 할 주파수에 맞추어 자동적으로 선택하도록 했기 때문에, 저주파발진시에서의 위상지터가 최소한으로 억제되고, 또 발진파형의 둔화도 적어지는 효과를 얻을 수 있게 된다.

Claims (2)

  1. 적어도 위상비교기(1)와 이 위상비교기(1)에 접속되는 전압제어발진기(4a, 4b)를 구비하고, 상기 전압제어발진기(4a, 4b)의 발진출력의 주파수 및 위상과 외부로부터 입력되는 기준신호의 주파수 및 위상을 상기 위상비교기(1)에 있어서 비교하며, 그 비교결과를 상기 전압제어발진기(4a, 4b)로 피드백시켜 상기 전압제어발진기(4a, 4b)의 발진출력의 위상과 주파수를 상기 기준신호와 일치시키는 위상동기회로에 있어서, 상기 전압제어발진기(4a, 4b)가 링오실레이터(39a, 39b)를 포함하고 있고, 이 링오실레이터의 단수를 상기 전압제어발진기(4a, 4b)로 입력되는 제어전압에 기초해서 선택하는 단수선택기(17, 17a, 17b)를 더 구비한 것을 특징으로 하는 위상동기회로.
  2. 제1항에 있어서, 위상동기의 검출후에 상기 링오실레이터의 단수선택상태를 고정시키는 동기검출기(18)를 더 구비한 것을 특징으로 하는 위상동기회로.
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Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315271A (en) * 1990-12-10 1994-05-24 Aerospatiale Societe Nationale Industrielle Process and device for synchronizing two digital pulse sequences S and RF of the same high frequency
JPH05175834A (ja) * 1991-12-25 1993-07-13 Mitsubishi Electric Corp 位相同期ループ回路
FR2689342A1 (fr) * 1992-03-31 1993-10-01 Sgs Thomson Microelectronics Boucle à verrouillage de fréquence.
US5313503A (en) * 1992-06-25 1994-05-17 International Business Machines Corporation Programmable high speed digital phase locked loop
JP2769660B2 (ja) * 1992-09-21 1998-06-25 三菱電機株式会社 Ｐｌｌ回路
JPH06152334A (ja) * 1992-11-06 1994-05-31 Mitsubishi Electric Corp リングオシレータおよび定電圧発生回路
US5349311A (en) * 1992-11-23 1994-09-20 National Semiconductor Corporation Current starved inverter voltage controlled oscillator
US5382921A (en) * 1992-11-23 1995-01-17 National Semiconductor Corporation Automatic selection of an operating frequency in a low-gain broadband phase lock loop system
US5345186A (en) * 1993-01-19 1994-09-06 Credence Systems Corporation Retriggered oscillator for jitter-free phase locked loop frequency synthesis
US5552733A (en) * 1993-01-19 1996-09-03 Credence Systems Corporation Precise and agile timing signal generator based on a retriggered oscillator
EP1120913A1 (en) * 1993-02-05 2001-08-01 Sun Microsystems, Inc. Method and apparatus for timing control
US5375148A (en) * 1993-03-01 1994-12-20 Motorola, Inc. VCO bias generator in a phase lock loop
FR2703534A1 (fr) * 1993-03-31 1994-10-07 Cit Alcatel Dispositif de contrôle numérique d'un oscillateur numérique variable.
JPH06343022A (ja) * 1993-06-01 1994-12-13 Fujitsu Ltd 電圧制御発振回路
DE4342266C2 (de) * 1993-12-10 1996-10-24 Texas Instruments Deutschland Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator
JP2710214B2 (ja) * 1994-08-12 1998-02-10 日本電気株式会社 フェーズロックドループ回路
JP2697626B2 (ja) * 1994-09-07 1998-01-14 日本電気株式会社 位相同期回路のロック検出器
JP3523718B2 (ja) 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
DE19654935C2 (de) * 1995-02-06 2002-06-13 Mitsubishi Electric Corp Halbleitereinrichtung
JP3350349B2 (ja) * 1995-09-26 2002-11-25 株式会社日立製作所 ディジタル情報信号再生回路及びディジタル情報装置
US5638028A (en) * 1995-10-12 1997-06-10 Microsoft Corporation Circuit for generating a low power CPU clock signal
US5767713A (en) * 1995-12-08 1998-06-16 Cypress Semiconductor, Inc. Phase locked loop having integration gain reduction
JP3564855B2 (ja) * 1996-02-29 2004-09-15 ソニー株式会社 リングオシレータ及びｐｌｌ回路
JP2914287B2 (ja) * 1996-03-08 1999-06-28 日本電気株式会社 Ｐｌｌ回路
US5757240A (en) * 1996-07-01 1998-05-26 International Business Machines Corporation Low gain voltage-controlled oscillator
US5764110A (en) * 1996-07-15 1998-06-09 Mitsubishi Denki Kabushiki Kaisha Voltage controlled ring oscillator stabilized against supply voltage fluctuations
US5945883A (en) * 1996-07-15 1999-08-31 Mitsubishi Denki Kabushiki Kaisha Voltage controlled ring oscillator stabilized against supply voltage fluctuations
US5838204A (en) * 1996-09-11 1998-11-17 Oki America, Inc. Phase locked loop with multiple, programmable, operating frequencies, and an efficient phase locked loop layout method
US5892406A (en) * 1996-10-23 1999-04-06 Quality Semiconductor, Inc. Mixed signal phase locked loop with process and temperature calibration
US5920216A (en) * 1997-04-03 1999-07-06 Advanced Micro Devices, Inc. Method and system for generating digital clock signals of programmable frequency employing programmable delay lines
US6072348A (en) * 1997-07-09 2000-06-06 Xilinx, Inc. Programmable power reduction in a clock-distribution circuit
FR2769433B1 (fr) * 1997-10-03 2000-01-28 Sextant Avionique Oscillateur a boucle de verrouillage de phase
IT1295950B1 (it) * 1997-11-06 1999-05-28 Cselt Centro Studi Lab Telecom Circuito ad aggancio di fase.
US6292522B1 (en) * 1997-11-13 2001-09-18 Lsi Logic Corporation Frequency decoder databank for phase-locked loop
JP4018221B2 (ja) * 1998-02-06 2007-12-05 富士通株式会社 チャージポンプ回路、ｐｌｌ回路、及び、ｐｌｌ周波数シンセサイザ
US6061418A (en) * 1998-06-22 2000-05-09 Xilinx, Inc. Variable clock divider with selectable duty cycle
EP0977361B1 (en) * 1998-07-13 2001-10-24 Agilent Technologies, Inc. (a Delaware corporation) Frequency-providing circuit
KR100295052B1 (ko) * 1998-09-02 2001-07-12 윤종용 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법
IT1303599B1 (it) 1998-12-11 2000-11-14 Cselt Ct Studi E Lab T Circuito ad aggancio di fase.
JP2001094419A (ja) 1999-09-24 2001-04-06 Toshiba Information Systems (Japan) Corp Ｐｌｌ回路
DE19946764C2 (de) 1999-09-29 2003-09-04 Siemens Ag Digitaler Phasenregelkreis
US6404290B1 (en) * 2000-11-10 2002-06-11 Marvell International, Ltd. Fast change charge pump having switchable boost function
GB2379104A (en) * 2001-08-21 2003-02-26 Zarlink Semiconductor Ltd Voltage controlled oscillators
JP2003152507A (ja) 2001-11-15 2003-05-23 Mitsubishi Electric Corp 電圧制御型発振回路
JP4158465B2 (ja) * 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
DE60328925D1 (de) * 2002-12-24 2009-10-01 Fujitsu Microelectronics Ltd Jittergenerator
US6901339B2 (en) * 2003-07-29 2005-05-31 Agilent Technologies, Inc. Eye diagram analyzer correctly samples low dv/dt voltages
US7263152B2 (en) * 2003-11-18 2007-08-28 Analog Devices, Inc. Phase-locked loop structures with enhanced signal stability
JP4651298B2 (ja) * 2004-04-08 2011-03-16 三菱電機株式会社 周波数自動補正ｐｌｌ回路
KR20060072459A (ko) * 2004-12-23 2006-06-28 삼성전자주식회사 주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프장치
US7355905B2 (en) 2005-07-01 2008-04-08 P.A. Semi, Inc. Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US7782143B2 (en) * 2007-03-08 2010-08-24 Integrated Device Technology, Inc. Phase locked loop and delay locked loop with chopper stabilized phase offset
US8094769B2 (en) * 2008-07-25 2012-01-10 Freescale Semiconductor, Inc. Phase-locked loop system with a phase-error spreading circuit
JP2012034212A (ja) * 2010-07-30 2012-02-16 Fujitsu Semiconductor Ltd 位相ロックループ回路
KR20150037054A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 내부 전압 생성 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5843632A (ja) * 1981-09-01 1983-03-14 テクトロニツクス・インコ−ポレイテツド 位相固定回路
JPH0260315A (ja) * 1988-08-26 1990-02-28 Hitachi Ltd 電圧制御発振器回路
US4988960A (en) * 1988-12-21 1991-01-29 Yamaha Corporation FM demodulation device and FM modulation device employing a CMOS signal delay device

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