JP2000295097A - 位相比較回路 - Google Patents

位相比較回路

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JP2000295097A
JP2000295097A JP11102931A JP10293199A JP2000295097A JP 2000295097 A JP2000295097 A JP 2000295097A JP 11102931 A JP11102931 A JP 11102931A JP 10293199 A JP10293199 A JP 10293199A JP 2000295097 A JP2000295097 A JP 2000295097A
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phase
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Yoichi Nakamura
陽一 中村
Tamotsu Toyooka
有 豊岡
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 チャージポンプヘの制御信号パルスを同時に
出力させないで貫通電流の発生を防ぎ、かつ基準信号と
比較信号の位相差が小さい場合でも位相差信号を発生し
て不感帯をなくし、Ｃ／Ｎの良いＰＬＬを実現できるよ
うにする。 【解決手段】 Ｄフリップフロップ５０のクロック端子
ＣＫには、基準信号ｆｒが入力される。Ｄフリップフロ
ップ５１のクロック端子ＣＫには、比較信号ｆｐが入力
される。Ｄフリップフロップ５０，５１のデータ出力端
子Ｑは、２入力ＡＮＤ５２の入力端子に接続される。２
入力ＡＮＤ５２の出力は、Ｄフリップフロップ５０，５
１のリセット端子Ｒに接続される。Ｄフリップフロップ
５０の出力端子Ｑは、インバータ５３の入力端子に接続
され、インバータ５３の出力端子からは位相差信号ｕｐ
が出力される。Ｄフリップフロップ５１の出力端子Ｑは
遅延回路５４を経由して位相差信号ｄｏｗｎが出力され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザにおけるＰＬＬ回路の位相比較器の改良に関するもの
である。
【０００２】
【従来の技術】図９にＰＬＬシンセサイザ回路のブロッ
ク図を示す。ＰＬＬを用いた周波数シンセサイザは、水
晶発振器など精度の高い発振源である基準発振器１０か
ら発生する固定周波数を基準分周器１１で所望の周波数
に分周し、基準信号とする。また、ＶＣＯ（電圧制御発
振器）１６からの出力信号は、比較分周器１２で分周す
る。基準信号と比較分周器１２の出力信号は、位相比較
器１３で位相の比較が行われ、位相差に応じたパルス幅
を生成する。チャージポンプ１４は、位相比較器１３か
らの２値論理“Ｈ”、“Ｌ”の位相差信号を３値論理
“Ｈ”、“Ｌ”、“Ｚ”に変換し、位相差に比例した電
流を流入、流出する回路である。
【０００３】ＬＰＦ１５は、チャージポンプ１４の出力
に含まれている不要な成分や雑音を取り除き、直流分の
電圧をＶＣＯ（電圧制御型発振器）１６に送る。ＶＣＯ
１６は、この直流電圧によって発振周波数を変化させる
ことができるので、ＤＣレベルと周波数の方向を合わ
せ、その出力周波数が比較分周器１２へ帰還することに
より、常に入力周波数と基準周波数の位相が等しくなる
ように動作する。
【０００４】図１０は、位相比較器の従来例１の構成を
示す回路図である。図１０において、Ｄフリップフロッ
プ２０のクロック端子ＣＫには、基準分周器１１からの
基準信号ｆｒが入力される。データ入力端子Ｄには電源
電圧（ＶＤＤ）を入力する。Ｄフリップフロップ２１の
クロック端子ＣＫには、比較分周器１２からの比較信号
ｆｐが入力される。データ入力端子Ｄには電源電圧（Ｖ
ＤＤ）を入力する。Ｄフリップフロップ２０のデータ出
力端子ＱとＤフリップフロップ２１のデータ出力端子Ｑ
は、２入力ＡＮＤ２２の入力端子に接続され、２入力Ａ
ＮＤ２２の出力は、Ｄフリップフロップ２０のリセット
端子ＲとＤフリップフロップ２１のリセット端子Ｒに接
続される。Ｄフリップフロップ２０の出力端子Ｑは、イ
ンバータ２３の入力端子に接続され、インバータ２３の
出力端子からは位相差信号ｕｐが出力される。Ｄフリッ
プフロップ２１の出力端子Ｑからは位相差信号ｄｏｗｎ
が出力される。位相差信号ｕｐは、比較信号ｆｐが基準
信号ｆｒに対して位相が遅れているときにアクティブパ
ルスを発生する。位相差信号ｄｏｗｎは、比較信号ｆｐ
が基準信号ｆｒに対して位相が進んでいるときにアクテ
ィブパルスを発生する。
【０００５】図１１は、図１０の位相比較器の動作を示
すタイミング図である。まず、比較信号ｆｐが基準信号
ｆｒより位相が遅れている場合、出力信号ｕｐには基準
信号ｆｒと比較信号ｆｐの立ち上がりの位相差の期間と
比較信号ｆｐの立ち上がりによりリセットがかかるまで
の期間を加えた期間において“Ｌ”になるパルスが発生
する。また、出力信号ｄｏｗｎは比較信号ｆｐの立ち上
がりで“Ｈ”に変化し、この“Ｈ”がＡＮＤ２２を介し
てリセット端子に入力されることによりリセットがかか
り、“Ｌ”に変化するパルスが発生する。
【０００６】次に、比較信号ｆｐと基準信号ｆｒが等し
い位相の場合、出力信号ｕｐには基準信号ｆｒの立ち上
がりで“Ｌ”に変化し、その前段の信号がＡＮＤ２２を
介してリセット端子に入力されることによりリセットが
かかり“Ｈ”に変化するパルスが発生し、出力信号ｄｏ
ｗｎには比較信号ｆｐの立ち上がりで“Ｈ”に変化し、
その信号によりリセットがかかり、“Ｌ”に変化するパ
ルスが発生する。
【０００７】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号ｕｐは基準信号ｆｒの
立ち上がりで“Ｌ”に変化し、その信号によりリセット
がかかり、“Ｈ”に変化するパルスが発生する。出力信
号ｄｏｗｎには、比較信号ｆｐと基準信号ｆｒの立ち上
がりの位相差の期間と基準信号ｆｒの立ち上がりにより
リセットがかかるまでの期間を加えた期間において
“Ｈ”になるパルスが発生する。
【０００８】図１２は、位相比較器の従来例２の構成を
示す回路図である。図１２において、Ｄフリップフロッ
プ３０のクロック端子ＣＫには、基準分周器１１からの
基準信号ｆｒが入力される。データ入力端子Ｄには電源
電圧（ＶＤＤ）を入力する。Ｄフリップフロップ３１の
クロック端子ＣＫには、比較分周器１２からの比較信号
ｆｐが入力される。データ入力端子Ｄには電源電圧（Ｖ
ＤＤ）を入力する。Ｄフリップフロップ３０のデータ出
力端子ＱとＤフリップフロップ３１のデータ出力端子Ｑ
は２入力ＡＮＤ３２の入力端子に接続され、２入力ＡＮ
Ｄ３２の出力は、Ｄフリップフロップ３０のリセット端
子ＲとＤフリツプフロップ３１のリセット端子Ｒに接続
される。Ｄフリップフロップ３０の出力端子Ｑは、イン
バータ３３の入力端子に接続される。インバータ３３の
出力端子とＤフリップフロップ３１の出力端子Ｑは、２
入力ＯＲ３４と２入力ＡＮＤ３５の入力端子に接続され
る。また、２入力ＯＲ３４の出力端子からは位相差信号
ｕｐが出力される。２入力ＡＮＤ３５の出力端子からは
位相差信号ｄｏｗｎが出力される。
【０００９】図１３は、図１２の位相比較器の動作を示
すタイミング図である。まず、比較信号ｆｐが基準信号
ｆｒより位相が遅れている場合、出力信号ｕｐには基準
信号ｆｒと比較信号ｆｐの立ち上がりの位相差の期間
“Ｌ”になるパルスが発生する。また、出力信号ｄｏｗ
ｎは２入力ＡＮＤ３５によりインバータ３３の出力が
“Ｈ”の期間のみ有効になり、“Ｌ”のまま変化しな
い。
【００１０】次に、比較信号ｆｐと基準信号ｆｒが等し
い位相の場合、出力信号ｕｐは２入力ＯＲ３４によりＤ
フリップフロップ３１の出力端子Ｑが“Ｌ”の期間のみ
有効となり、“Ｈ”のまま変化しない。出力信号ｄｏｗ
ｎは２入力ＡＮＤ３５によりインバータ３３の出力が
“Ｈ”の期間のみ有効となり、“Ｌ”のまま変化しな
い。
【００１１】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号ｄｏｗｎには比較信号
ｆｐと基準信号ｆｒの立ち上がりの位相差の期間“Ｈ”
になるパルスが発生する。また、出力信号ｕｐは２入力
ＯＲ３４により、Ｄフリップフロップ３１の出力端子Ｑ
が“Ｌ”の期間のみ有効になり、“Ｈ”のまま変化しな
い。
【００１２】図１４は、図９のチャージポンプ１４の回
路構成例である。位相比較器からの位相差信号ｕｐが論
理値“Ｌ”になるとＰチャンネルトランジスタ４０がＯ
Ｎし、出力Ｏｕｔには“Ｈ”が出力される。また、位相
比較器からの位相差信号ｄｏｗｎが論理値“Ｈ”になる
と、Ｎチャンネルトランジスタ４１がＯＮし、出力Ｏｕ
ｔには、“Ｌ”が出力される。ｕｐが論理値“Ｈ”、ｄ
ｏｗｎが論理値“Ｌ”のときトランジスタ４０，４１が
ともにＯＦＦし、出力Ｏｕｔには“Ｚ”になる。
【００１３】図１５は、位相比較器の従来例３の構成を
示す回路図である。この位相比較器は、特開平９−２５
２２３９号公報に開示されているものである。図１２に
おいて、Ｄフリップフロップ４２のクロック端子ＣＫに
は、基準分周器１１からの基準信号ｆｒが入力される。
Ｄフリップフロップ４３のクロック端子ＣＫには、比較
分周器１２からの比較信号ｆｐが入力される。Ｄフリッ
プフロップ４２，４３のデータ入力端子Ｄには、それぞ
れのデータ出力端子からの出力＊Ｑ，＊Ｑ’が入力され
る。基準信号ｆｒは遅延回路４４を介してＤフリップフ
ロップ４３のリセット端子Ｒに入力される。比較信号ｆ
ｐは、遅延回路４５を介してＤフリップフロップ４２の
リセット端子Ｒに入力される。Ｄフリップフロップ４２
のデータ出力端子Ｑからの出力Ｑは、遅延回路４６を介
して位相差信号ＱＤとしてチャージポンプ１４に出力さ
れる。Ｄフリップフロップ４２のデータ出力端子Ｑから
の出力Ｑ’は、位相差信号としてチャージポンプ１４に
出力される。
【００１４】図１６は、図１５の位相比較器の動作を示
すタイミング図である。まず、次に、比較信号ｆｐと基
準信号ｆｒが等しい位相の場合、出力信号Ｑ’は、比較
信号ｆｐの立ち上がりから、遅延回路４４の出力ＲＲが
立ち下がるまでの期間“Ｈ”となる。出力信号ＱＤは、
出力信号Ｑが基準信号ｆｒの立ち上がりから、遅延回路
４４の出力ＲＰが立ち下がるまでの期間“Ｈ”となり、
それを遅延回路４６で反転させて遅延させたものであ
る。
【００１５】次に、比較信号ｆｐが基準信号ｆｒより位
相が遅れている場合、出力信号Ｑ’は、“Ｌ”のまま変
化しない。出力信号ＱＤは、出力信号Ｑが基準信号ｆｒ
の立ち上がりから、遅延回路４５の出力ＲＰが立ち下が
るまでの期間“Ｈ”となり、それを遅延回路４６で反転
させて遅延させたものである。
【００１６】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号Ｑ’は、比較信号ｆｐ
の立ち上がりから、遅延回路４４の出力ＲＲが立ち下が
るまでの期間“Ｈ”となる。出力信号ＱＤは、出力信号
Ｑが“Ｌ”のまま変化しないので、“Ｌ”のままであ
る。
【００１７】
【発明が解決しようとする課題】しかしながら、上記従
来例１の技術によると、図１１から基準信号ｆｒと比較
信号ｆｐの位相差がいかなる場合ににおいても、どちら
かの信号の立ち上がりのタイミングでｕｐとｄｏｗｎの
制御信号が出力される。そして、ｕｐの“Ｌ”期間とｄ
ｏｗｎの“Ｈ”期間が重なっているために、図１４のチ
ャージポンプのＰチャンネルトランジスタ４０とＮチャ
ンネルトランジスタ４１が同時にＯＮ状態になり、ＶＤ
ＤとＧＮＤの間に貫通電流が流れてしまい、消費電流が
増加するという問題点がある。すなわち、位相比較器１
３からの位相進み信号ｄｏｗｎと位相遅れ信号ｕｐが、
基準信号ｆｒまたは比較信号ｆｐの立ち上がりのタイミ
ングで常に同時に出力される。このため、チャージポン
プ１４のＰチャンネルトランジスタ４０とＮチャンネル
トランジスタ４１が同時にＯＮしてしまい、貫通電流が
流れてしまう問題点があった。
【００１８】そこで、従来例２における図１３のように
ｕｐの“Ｌ”期間とｄｏｗｎの“Ｈ”期間が重ならない
ようにした回路がある。この場合、チャージポンプ１４
の貫通電流はなくすことができるが、基準信号ｆｒと比
較信号ｆｐの位相差がある程度少なくなると、ｕｐおよ
びｄｏｗｎに位相差を示す制御信号がでなくなる。この
位相差があっても位相差信号が出力されない領域を不感
帯と呼び、この不感帯の範囲ではＶＣＯ１６に外乱が印
加されて位相が変動しても、位相比較器は位相差信号ｕ
ｐおよびｄｏｗｎをチャージポンプ１４に出力すること
ができない。このため、ＶＣＯ１６の信号が外乱により
揺さぶられＰＬＬ周波数シンセサイザのスペクトラム特
性を悪化させる原因となる。すなわち、基準信号ｆｒと
比較信号ｆｐの位相差が小さい場合にｕｐおよびｄｏｗ
ｎに位相差を示す制御信号がでなくなる領域である不感
帯が存在し、ＰＬＬ周波数シンセサイザのスペクトラム
特性およびＣ／Ｎ（キャリア／ノイズ比）が悪化すると
いう問題点があった。
【００１９】これに対し、特開平９−２５２２３９号公
報に示される方式（従来例３）によれば、基準信号と比
較信号の位相差が一致している場合においては、進みお
よび遅れを示すチャージポンプ１４ヘの位相差制御信号
ＱＤ，Ｑ’が順次発生し、かつパルス幅が同一になるこ
とで、ＶＣＯの制御信号の変動を抑えることができ、Ｖ
ＣＯの出力周波数の変動を減少させることができるとあ
る。
【００２０】しかしながらこの方式においても、遅延素
子４４〜４６の遅延時間がＤフリップフロップ４２，４
３の遅延時間より小さいときには、ＱとＱ’が“Ｈ”に
なり、チャージポンプ１４のＰチャンネルトランジスタ
４０とＮチャンネルトランジスタ４１が同時にＯＮ状態
になってしまい、貫通電流が発生してしまうという課題
があった。すなわち、位相比較器からの位相進み信号
Ｑ’と位相遅れ信号ＱＤが、基準信号ｆｒまたは比較信
号ｆｐの立ち上がりのタイミングで同時に出力される領
域が発生し、チャージポンプ１４のＰチャンネルトラン
ジスタ４０とＮチャンネルトランジスタ４１が同時にＯ
Ｎしてしまい貫通電流が流れてしまう問題点があった。
【００２１】そこで、本発明は、チャージポンプヘの制
御信号パルスを同時に出力させないことにより貫通電流
の発生を防ぎ、かつ基準信号と比較信号の位相差が小さ
い場合でも位相差信号を発生することで不感帯をなく
し、Ｃ／Ｎ（キャリア・ノイズ比）の良いＰＬＬを実現
できる位相比較回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】請求項１の発明は、基準
信号と比較信号の位相比較を行って、位相差に応じたパ
ルス幅の位相差信号を出力する周波数シンセサイザにお
けるＰＬＬ回路の位相比較器において、前記基準信号を
入力し、リセット信号により前記基準信号をリセットし
て出力する第１のラッチ回路と、前記比較信号を入力
し、リセット信号により前記比較信号をリセットして出
力する第２のラッチ回路と、前記第１及び第２のラッチ
回路の出力を入力し、前記第１のラッチ回路と前記第２
のラッチ回路にリセット信号として出力を印加する論理
積回路と、前記第１のラッチ回路の出力または前記第２
のラッチ回路の出力を遅延する遅延回路と、を具備す
る。そして、前記遅延回路からの出力と、前記遅延回路
が接続していない方のラッチ回路の出力を位相差信号と
することを特徴とする。
【００２３】請求項２の発明は、基準信号と比較信号の
位相比較を行って、位相差に応じたパルス幅の位相差信
号を出力する周波数シンセサイザにおけるＰＬＬ回路の
位相比較器において、前記基準信号を入力し、リセット
信号により前記基準信号をリセットして出力する第１の
ラッチ回路と、前記比較信号を入力し、リセット信号に
より前記比較信号をリセットして出力する第２のラッチ
回路と、前記第１及び第２のラッチ回路の出力を入力
し、前記第１のラッチ回路と前記第２のラッチ回路にリ
セット信号として出力を印加する論理積回路と、前記第
２のラッチ回路の出力を遅延する遅延回路と、前記第１
のラッチ回路の出力と前記遅延回路の出力とを入力とす
る論理和回路と、を具備する。そして、前記遅延回路の
出力と前記論理和回路の出力を位相差信号とすることを
特徴とする。
【００２４】請求項３の発明は、基準信号と比較信号の
位相比較を行って、位相差に応じたパルス幅の位相差信
号を出力する周波数シンセサイザにおけるＰＬＬ回路の
位相比較器において、前記基準信号を入力し、リセット
信号により前記基準信号をリセットして出力する第１の
ラッチ回路と、前記比較信号を入力し、リセット信号に
より前記比較信号をリセットして出力する第２のラッチ
回路と、前記第１及び第２のラッチ回路の出力を入力
し、前記第１のラッチ回路と前記第２のラッチ回路にリ
セット信号として出力を印加する第１の論理積回路と、
前記第１のラッチ回路の出力を遅延する遅延回路と、前
記遅延回路の出力と前記第２のラッチ回路の出力とを入
力とする第２の論理積回路と、を具備する。前記遅延回
路の出力と前記第２の論理積回路の出力を位相差信号と
することを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。ここで、以下の位相比較器
は、図９に示したＰＬＬシンセサイザに用いられるもの
である。
【００２６】図１は、本発明に係る位相比較器の実施形
態１を示す回路図である。図１において、Ｄフリップフ
ロップ５０のクロック端子ＣＫには、基準分周器１１か
らの基準信号ｆｒが入力される。データ入力端子Ｄには
電源電圧（ＶＤＤ）を入力する。Ｄフリップフロップ５
１のクロック端子ＣＫには、比較分周器からの比較信号
ｆｐが入力される。データ入力端子Ｄには電源電圧（Ｖ
ＤＤ）を入力する。Ｄフリップフロップ５０のデータ出
力端子ＱとＤフリップフロップ５１のデータ出力端子Ｑ
は２入力ＡＮＤ５２の入力端子に接続され、２入力ＡＮ
Ｄ５２の出力は、Ｄフリップフロップ５０のリセット端
子ＲとＤフリップフロップ５１のリセット端子Ｒに接続
される。Ｄフリップフロップ５０の出力端子Ｑは、イン
バータ５３の入力端子に接続され、インバータ５３の出
力端子からは位相差信号ｕｐが出力される。Ｄフリップ
フロップ５１の出力端子Ｑは遅延回路５４を経由して位
相差信号ｄｏｗｎに出力される。
【００２７】図２は、図１の位相比較器の動作を示すタ
イミング図である。まず、比較信号ｆｐが基準信号ｆｒ
より位相が遅れている場合、出力信号ｕｐには基準信号
ｆｒと比較信号ｆｐの立ち上がりの位相差の期間と比較
信号ｆｐの立ち上がりによりリセットがかかるまでの期
間を加えた期間において、“Ｌ”になるパルスが発生す
る。また、出力信号ｄｏｗｎにはｆｐの立ち上がりで
“Ｈ”に変化し、その信号によりリセットがかかり、
“Ｌ”に変化するパルスが遅延回路５４の遅延時間分遅
れて発生する。
【００２８】次に、比較信号ｆｐと基準信号ｆｒが等し
い位相の場合、出力信号ｕｐには基準信号ｆｒの立ち上
がりで“Ｌ”に変化し、その信号によりリセットがかか
り、“Ｈ”に変化するパルスが発生する。出力信号ｄｏ
ｗｎには比較信号ｆｐの立ち上がりで“Ｈ”に変化し、
その信号によりリセットがかかり、“Ｌ”に変化するパ
ルスが遅延回路５４の遅延時間分遅れて発生する。
【００２９】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号ｕｐには基準信号ｆｒ
の立ち上がりで“Ｌ”に変化し、その信号によりリセッ
トがかかり“Ｈ”に変化するパルスが発生する。出力信
号ｄｏｗｎには比較信号ｆｐと基準信号ｆｒの立ち上が
りの位相差の期間と比較信号ｆｐの立ち上がりによりリ
セットがかかるまでの期間を加えた期間において、
“Ｈ”になるパルスが遅延回路５４の遅延時間分遅れて
発生する。
【００３０】図３は、本発明に係る位相比較器の実施形
態２の構成を示す回路図である。図３において、Ｄフリ
ップフロップ６０のクロック端子ＣＫには、基準分周器
１１からの基準信号ｆｒが入力される。データ入力端子
Ｄには電源電圧（ＶＤＤ）を入力する。Ｄフリップフロ
ップ６１のクロック端子ＣＫには、比較分周器１２から
の比較信号ｆｐが入力される。データ入力端子Ｄには電
源電圧（ＶＤＤ）を入力する。Ｄフリップフロップ６０
のデータ出力端子ＱとＤフリッププフロップ６１のデー
タ出力端子Ｑは２入力ＡＮＤ６２の入力端子に接続さ
れ、２入力ＡＮＤ６２の出力は、Ｄフリップフロップ６
０のリセット端子ＲとＤフリップフロップ６１のリセッ
ト端子Ｒに接続される。Ｄフリップフロップ６０の出力
端子Ｑはインバータ６３の入力端子に接続され、インバ
ータ６３の出力端子からは遅延回路６４を経由して位相
差信号ｕｐが出力される。Ｄフリップフロップ６１の出
力端子Ｑは位相差信号ｄｏｗｎが出力される。
【００３１】図４は、図３の位相比較器の動作を示すタ
イミング図である。まず、比較信号ｆｐが基準信号ｆｒ
より位相が遅れている場合、出力信号ｕｐには基準信号
ｆｒと比較信号ｆｐの立ち上がりの位相差の期間と比較
信号ｆｐの立ち上がりによりリセットがかかるまでの期
間を加えた期間において、“Ｌ”になるパルスが遅延回
路６４の遅延時間分遅れて発生する。また、出力信号ｄ
ｏｗｎには基準信号ｆｐの立ち上がりで“Ｈ”に変化
し、その信号により、リセットがかかり“Ｌ”に変化す
るパルスが発生する。
【００３２】次に、比較信号ｆｐと基準信号ｆｒが等し
い位相の場合、出力信号ｕｐには基準信号ｆｒの立ち上
がりで“Ｌ”に変化し、その信号によりリセットがかか
り、“Ｈ”に変化するパルスが遅延回路６４の遅延時間
分遅れて発生する。出力信号ｄｏｗｎには比較信号ｆｐ
の立ち上がりで“Ｈ”に変化し、その信号によりリセッ
トがかかり“Ｌ”に変化するパルスが発生する。
【００３３】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号子ｕｐには基準信号ｆ
ｒの立ち上がりで“Ｌ”に変化し、その信号によりリセ
ットがかかり、“Ｈ”に変化するパルスが遅延回路６４
の遅延時間分遅れて発生する。出力信号ｄｏｗｎには比
較信号ｆｐと基準信号ｆｒの立ち上がりの位相差の期間
と基準信号ｆｒの立ち上がりにより、リセットがかかる
までの期間を加えた期間において、“Ｈ”になるパルス
が発生する。
【００３４】よって、図１および図３の回路構成による
位相比較器によれば、位相差信号ｕｐまたはｄｏｗｎの
いずれかの信号を遅延させることにより、従来例１の位
相比較器（図１０、図１１）にみられたような位相差信
号ｕｐとｄｏｗｎが常に同時に出力されるということは
なくなる。また、位相差信号ｕｐとｄｏｗｎの位相がい
かなる場合においても位相差信号は出力されるので、従
来例２の位相比較器（図１２、図１３）にみられたよう
な不感帯の領域が存在しない。しかしながら、上記図１
および図３の回路構成による位相比較回路においては、
ＰＬＬがロックしている状態つまり比較信号ｆｐと基準
信号ｆｒの位相が等しいか、もしくは十分近い場合に
は、位相差信号ｕｐとｄｏｗｎが同時に出力されること
はない。しかし、比較信号の位相が基準信号の位相に対
して進んでいる場合もしくは遅れている場合には、その
どちらかに位相差信号ｕｐとｄｏｗｎが同時に出力され
るということがある。
【００３５】そこで、これを改良した実施形態を以下に
示す。図５は、本発朋に係る位相比較器の実施形態３を
示す回路図である。図５において、Ｄフリップフロップ
７０のクロック端子ＣＫには、基準分周器１１からの基
準信号ｆｒが入力される。データ入力端子Ｄには電源電
圧（ＶＤＤ）を入力する。Ｄフリップフロップ７１のク
ロック端子ＣＫには、比較分周器１２からの比較信号ｆ
ｐが入力される。データ入力端子Ｄには電源電圧（ＶＤ
Ｄ）を入力する。Ｄフリップフロップ７０のデータ出力
端子ＱとＤフリップフロップ７１のデータ出力端子Ｑは
２入力ＡＮＤ７２の入力端子に接続され、２入力ＡＮＤ
７２の出力は、Ｄフリップフロップ７０のリセット端子
ＲとＤフリップフロップ７１のリセット端子Ｒに接続さ
れる。Ｄフリップフロップ７０の出力端子Ｑは、インバ
ータ７３の入力端子に接続される。Ｄフリップフロップ
７１の出力端子Ｑは、遅延回路７４の入力端子に接続さ
れる。インバータ７３の出力端子と遅延回路７４の出力
端子は、２入力ＯＲ７５の入力端子に接続される。２入
力ＯＲ７５の出力端子からは位相差信号ｕｐが出力され
る。遅延回路７４の出力端子からは位相差信号ｄｏｗｎ
が出力される。
【００３６】図６は、図５の位相比較器の動作を示すタ
イミング図である。まず、比較信号ｆｐが基準信号ｆｒ
より位相が遅れている場合、出力信号ｕｐには基準信号
ｆｒと比較信号ｆｐの立ち上がりの位相差の期間“Ｌ”
になるパルスが発生する。また、出力信号ｄｏｗｎには
比較信号ｆｐの立ち上がりで“Ｈ”に変化し、その信号
によりリセットがかかり、“Ｌ”に変化するパルスが遅
延回路７４の遅延時間分遅れて発生する。
【００３７】次に、比較信号ｆｐと基準信号ｆｒが等し
い位相の場合、出力信号ｕｐには基準信号ｆｒの立ち上
がりで“Ｌ”に変化し、その信号によりリセットがかか
り、“Ｈ”に変化するパルスが発生する。出力信号ｄｏ
ｗｎには比較信号ｆｐの立ち上がりで“Ｈ”に変化し、
その信号によりリセットがかかり、“Ｌ”に変化するパ
ルスが遅延回路７４の遅延時間分遅れて発生する。
【００３８】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号ｄｏｗｎには比較信号
ｆｐと基準信号ｆｒの立ち上がりの位相差の期間“Ｈ”
になるパルスが遅延回路７４の遅延時間分遅れて発生す
る。また、出力信号ｕｐは２入力ＯＲ７５により遅延回
路７４の出力端子が“Ｌ”の期間のみ有効になる。その
ため、インバータ７３の出力が“Ｌ”となるとき、遅延
回路７４の信号は“Ｈ”であるので、出力信号ｕｐは
“Ｈ”のまま変化しない。
【００３９】図７は、本発明に係る位相比較器の実施形
態４を示す回路図である。図７において、Ｄフリップフ
ロップ８０のクロック端子ＣＫには、基準分周器１１か
らの基準信号ｆｒが入力される。データ入力端子Ｄには
電源電圧（ＶＤＤ）を入力する。Ｄフリップフロップ８
１のクロック端子ＣＫには、比較分周器１２からの比較
信号ｆｐが入力される。データ入力端子Ｄには電源電圧
（ＶＤＤ）を入力する。Ｄフリップフロップ８０のデー
タ出力端子ＱとＤフリップフロップ８１のデータ出力端
子Ｑは２入力ＡＮＤ８２の入力端子に接続され、２入力
ＡＮＤ８２の出力は、Ｄフリップフロップ８０のリセッ
ト端子ＲとＤフリップフロップ８１のリセット端子Ｒに
接続される。Ｄフリップフロップ８０の出力端子Ｑは、
インバータ８３の入力端子に接続される。インバータ８
３の出力端子からは、遅延回路８４を経由して位相差信
号ｕｐが出力される。Ｄフリップフロップ８１の出力端
子Ｑと遅延回路８４の出力端子は、２入力ＡＮＤ８５の
入力端子に接続される。２入力ＡＮＤ８５の出力端子か
らは位相差信号ｄｏｗｎが出力される。
【００４０】図８は、図７の位相比較器の動作を示すタ
イミング図である。まず、比較信号ｆｐが基準信号ｆｒ
より位相が遅れている場合、出力信号ｕｐには基準信号
ｆｒと比較信号ｆｐの立ち上がりの位相差の期間“Ｌ”
になるパルスが遅延回路８４の遅延時間分遅れて発生す
る。また、出力信号ｄｏｗｎは２入力ＡＮＤ８５により
遅延回路８４の出力端子が“Ｈ”の期間のみ有効にな
る。そのため、Ｄフリップフロップ８１の出力が“Ｈ”
となるとき、遅延回路８４の信号は“Ｌ”であるので、
出力信号ｄｏｗｎは、“Ｌ”のまま変化しない。
【００４１】次に、比較信号ｆｐと基準信号ｆｒが等し
い位相の場合、出力信号ｕｐには基準信号ｆｒの立ち上
がりで“Ｌ”に変化し、その信号によりリセットがかか
り“Ｈ”に変化するパルスが遅延回路８４の遅延時間分
遅れて発生する。出力信号ｄｏｗｎには比較信号ｆｐの
立ち上がりで“Ｈ”に変化し、その信号によりリセット
がかかり、“Ｌ”に変化するパルスが発生する。
【００４２】そして、比較信号ｆｐが基準信号ｆｒより
位相が進んでいる場合、出力信号ｕｐには基準信号ｆｒ
の立ち上がりで“Ｌ”に変化し、その信号によりリセッ
トがかかり、“Ｈ”に変化するパルスが遅延回路８４の
遅延時間分遅れて発生する。出力信号ｄｏｗｎには比較
信号ｆｐと基準信号ｆｒの立ち上がりの位相差の期間と
比較信号ｆｐの立ち上がりによりリセットがかかるまで
の期間を加えた期間“Ｈ”になるパルスが発生する。
【００４３】よって、図５および国７の回路構成による
位相比較器によれば位相差信号ｕｐまたはｄｏｗｎのい
ずれかの信号を遅延させることに加えて位相差信号ｕｐ
とｄｏｗｎの出力がオーバ−ラップしないよう回路を追
加することにより、上記本発明による位相比較器（図
１、図３）にみられる位相差信号ｕｐとｄｏｗｎのオー
バーラップをなくすことができる。また、位相差信号ｕ
ｐとｄｏｗｎの位相がいかなる場合においても位相差信
号は出力されるので、従来例２の位相比較器（図１２、
図１３）にみられたような不感帯の領域が存在しない。
【００４４】なお、上述した実施例の回路において、Ｄ
フリップフロップ回路は一種のラッチ回路であり、Ｄフ
リップフロップ回路のかわりに論理和回路や論理積回路
などのゲート素子やトランジスタ素子を用いて構成し、
同様の機能を果たすようにしても差し支えない。
【００４５】
【発明の効果】以上のように本発明の位相比較回路によ
れば、位相差信号ｕｐまたはｄｏｗｎのいずれかの信号
を遅延させることにより、また加えて位相差信号ｕｐと
ｄｏｗｎの出力がオーバーラップしないよう回路を追加
することにより、位相差信号ｕｐとｄｏｗｎのオーパー
ラツプをなくすことができる。このことによりチャージ
ポンプ回路を構成するＰチャンネルトランジスタおよび
Ｎチャンネルトランジスタが同時にＯＮすることがなく
なり、貫通電流を阻止できるので、本発明による位相比
較回路を用いてＰＬＬを構成すれば消費電流の低減化を
図ることができる。
【００４６】また、位相差信号ｕｐとｄｏｗｎの位相が
いかなる場合においても、位相差信号が出力されるの
で、位相差があつても位相差信号が出力されない不感帯
の領域が存在しないので、ＶＣＯの出力周波数の変動を
減少させることができる。
【図面の簡単な説明】
【図１】本発明に係る位相比較器の実施形態１を示す回
路図である。
【図２】図１の位相比較器の動作を示すタイミング図で
ある。
【図３】本発明に係る位相比較器の実施形態２を示す回
路図である。
【図４】図３の位相比較器の動作を示すタイミング図で
ある。
【図５】本発朋に係る位相比較器の実施形態３を示す回
路図である。
【図６】図５の位相比較器の動作を示すタイミング図で
ある。
【図７】本発明に係る位相比較器の実施形態４を示す回
路図である。
【図８】図７の位相比較器の動作を示すタイミング図で
ある。
【図９】ＰＬＬシンセサイザ回路のブロック図である。
【図１０】位相比較器の従来例１の構成を示す回路図で
ある。
【図１１】図１０の位相比較器の動作を示すタイミング
図である。
【図１２】位相比較器の従来例２の構成を示す回路図で
ある。
【図１３】図１２の位相比較器の動作を示すタイミング
図である。
【図１４】図９のチャージポンプ１４の回路図である。
【図１５】位相比較器の従来例３の構成を示す回路図で
ある。
【図１６】図１５の位相比較器の動作を示すタイミング
図である。
【符号の説明】
５０，５１ フリップフロップ ５２ ２入力ＡＮＤ ５３ インバータ ５４ 遅延回路 ｆｒ 基準信号 ｆｐ 比較信号 ｕｐ，ｄｏｗｎ 位相差信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J039 JJ07 JJ13 JJ19 JJ20 KK09 KK10 KK13 MM04 MM16 5J106 CC24 CC26 CC58 DD42 JJ02 KK40 LL02

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基準信号と比較信号の位相比較を行っ
    て、位相差に応じたパルス幅の位相差信号を出力する周
    波数シンセサイザにおけるＰＬＬ回路の位相比較器にお
    いて、 前記基準信号を入力し、リセット信号により前記基準信
    号をリセットして出力する第１のラッチ回路と、 前記比較信号を入力し、リセット信号により前記比較信
    号をリセットして出力する第２のラッチ回路と、 前記第１及び第２のラッチ回路の出力を入力し、前記第
    １のラッチ回路と前記第２のラッチ回路にリセット信号
    として出力を印加する論理積回路と、 前記第１のラッチ回路の出力または前記第２のラッチ回
    路の出力を遅延する遅延回路と、を具備し、 前記遅延回路からの出力と、前記遅延回路が接続してい
    ない方のラッチ回路の出力を位相差信号とすることを特
    徴とする位相比較器。
  2. 【請求項２】 基準信号と比較信号の位相比較を行っ
    て、位相差に応じたパルス幅の位相差信号を出力する周
    波数シンセサイザにおけるＰＬＬ回路の位相比較器にお
    いて、 前記基準信号を入力し、リセット信号により前記基準信
    号をリセットして出力する第１のラッチ回路と、 前記比較信号を入力し、リセット信号により前記比較信
    号をリセットして出力する第２のラッチ回路と、 前記第１及び第２のラッチ回路の出力を入力し、前記第
    １のラッチ回路と前記第２のラッチ回路にリセット信号
    として出力を印加する論理積回路と、 前記第２のラッチ回路の出力を遅延する遅延回路と、 前記第１のラッチ回路の出力と前記遅延回路の出力とを
    入力とする論理和回路と、を具備し、 前記遅延回路の出力と前記論理和回路の出力を位相差信
    号とすることを特徴とする位相比較器。
  3. 【請求項３】 基準信号と比較信号の位相比較を行っ
    て、位相差に応じたパルス幅の位相差信号を出力する周
    波数シンセサイザにおけるＰＬＬ回路の位相比較器にお
    いて、 前記基準信号を入力し、リセット信号により前記基準信
    号をリセットして出力する第１のラッチ回路と、 前記比較信号を入力し、リセット信号により前記比較信
    号をリセットして出力する第２のラッチ回路と、 前記第１及び第２のラッチ回路の出力を入力し、前記第
    １のラッチ回路と前記第２のラッチ回路にリセット信号
    として出力を印加する第１の論理積回路と、 前記第１のラッチ回路の出力を遅延する遅延回路と、 前記遅延回路の出力と前記第２のラッチ回路の出力とを
    入力とする第２の論理積回路と、を具備し、 前記遅延回路の出力と前記第２の論理積回路の出力を位
    相差信号とすることを特徴とする位相比較器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365486B1 (ko) * 2000-02-16 2002-12-18 가부시끼가이샤 도시바 위상비교회로, 피엘엘회로, 텔레비전방송 수신기 및,위상비교방법
US6924677B2 (en) 2003-03-13 2005-08-02 Samsung Electronics Co., Ltd. Phase-locked loop integrated circuits that support clock signal updates during dead zone compensation time intervals
WO2013121698A1 (ja) * 2012-02-15 2013-08-22 パナソニック株式会社 時間積分器およびδς型時間デジタル変換器

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US8941526B2 (en) 2012-02-15 2015-01-27 Panasonic Intellectual Property Management Co. Ltd. Time integrator and ΔΣ time-to-digital converter

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