WO2013121698A1 - 時間積分器およびδς型時間デジタル変換器 - Google Patents

時間積分器およびδς型時間デジタル変換器 Download PDF

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WO2013121698A1
WO2013121698A1 PCT/JP2013/000288 JP2013000288W WO2013121698A1 WO 2013121698 A1 WO2013121698 A1 WO 2013121698A1 JP 2013000288 W JP2013000288 W JP 2013000288W WO 2013121698 A1 WO2013121698 A1 WO 2013121698A1
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time
circuit
integrator
output
digital converter
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PCT/JP2013/000288
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English (en)
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道正　志郎
高山　雅夫
拓司 三木
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パナソニック株式会社
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation

Definitions

  • the present invention relates to a time integrator that integrates time axis information and a ⁇ type time digital converter that ⁇ modulates time axis information.
  • Non-Patent Document 1 In recent years, with the development of mobile communication technology, the performance of A / D converters used in communication systems has been increasing rapidly. In particular, ⁇ A / D converters are widely used in communication systems because they can realize relatively little output distortion and a high SN ratio relatively easily (see, for example, Non-Patent Document 1).
  • An integrator is essential for a ⁇ A / D converter.
  • an operational amplifier in which a capacitive element is connected to a negative feedback portion is used as an integrator. That is, the integration of the input signal is realized by converting the input signal into a current and charging / discharging the capacitive element.
  • time axis information is obtained by phase-modulating a change edge of a clock signal with an information signal.
  • a promising circuit configuration has not been proposed so far as a circuit for integrating the time axis signal, and when realizing a ⁇ type time digital converter that processes the time axis information, the time axis information is converted back to a voltage signal and integrated. Must.
  • an object of the present invention is to provide a time integrator that integrates time axis information represented by a phase difference between two signals, and a ⁇ time digital converter that ⁇ modulates time axis information. To do.
  • a time integrator is a time integrator that integrates time axis information represented by a phase difference between two signals, and the time difference between edges of two input signals is converted into two pulses.
  • a pulse generation circuit that converts the difference between the pulse widths of the signals and outputs the two pulse signals; a load circuit that switches load characteristics by the two pulse signals; and the load circuit is connected, and the load characteristics of the load circuit And an oscillation circuit whose oscillation frequency is switched according to the output, and outputs the output of the oscillation circuit as a time integration result.
  • the oscillation frequency of the oscillation circuit is switched according to the phase difference between the two signals, and the phase difference is accumulated, that is, integrated as the phase displacement of the oscillation circuit.
  • the load circuit includes a plurality of variable capacitance circuits to which one and the other of the two pulse signals are connected, and whose capacitance values are switched according to the logic level of the connected pulse signals,
  • the oscillation circuit is connected to the variable capacitance circuit to which one of the two pulse signals is connected, the oscillator whose oscillation frequency is switched according to the capacitance value of the connected variable capacitance circuit, and the other of the two pulse signals
  • the variable capacitance circuit to which the oscillation frequency is connected is connected, and another oscillator whose oscillation frequency is switched according to the capacitance value of the connected variable capacitance circuit is included.
  • the load circuit includes a plurality of variable capacitance circuits in which one and the other of the two pulse signals are connected to each other, and a capacitance value is switched according to a logic level of the connected pulse signals.
  • the plurality of variable capacitance circuits are connected, and an oscillator whose oscillation frequency is switched according to the total capacitance value of the connected variable capacitance circuits is provided.
  • a ⁇ -type time digital converter includes a time integrator modified as described above, a time quantizer that quantizes an output of the time integrator, and a time quantizer A digital time converter that converts the quantized output into a time difference between the edges of the two signals and outputs the two signals, and the two signals output from the digital time converter are the two in the time integrator. It is input to one of the two pulse generation circuits.
  • the time integrator outputs two signals having a phase difference corresponding to a time integration result
  • the time quantizer outputs the two signals output from the time integrator. Quantize the phase difference of.
  • the time integrator outputs a signal in which a time integration result is reflected as a phase difference with respect to the sampling clock signal, and the time quantizer is output from the sampling clock signal and the time integrator.
  • the phase difference from the signal is quantized.
  • the oscillation circuit in the time integrator has a ring oscillator in which a plurality of delay elements are connected in a ring shape, and the time integrator receives a multi-bit signal composed of the outputs of the delay elements constituting the ring oscillator.
  • the time quantizer latches the multi-bit signal output from the time integrator at the timing of a sampling clock signal and converts the output of the time integrator into a multi-bit value. There may be. As a result, the output of the ⁇ time digital converter can be multi-bited.
  • the ⁇ time digital converter includes another modified time integrator described above, and an output of the other time integrator is connected to an input of the time integrator, and the digital time The two signals output from the converter may be input to one of the two pulse generation circuits in the other time integrator.
  • a second-order time integration characteristic can be achieved.
  • the ⁇ time digital converter includes a counter circuit that measures the oscillation frequency of the oscillation circuit in the time integrator, and a frequency control circuit that controls the oscillation frequency of the oscillation circuit based on the output of the counter circuit. May be provided. Thereby, since the oscillation frequency of the oscillation circuit in the time integrator is stabilized, the operation of the ⁇ time digital converter can be stabilized.
  • the ⁇ time digital converter described above is output from the time quantizer based on the phase slip detection circuit that detects the phase slip of the oscillation circuit in the time integrator and the output of the phase slip detection circuit. And a correction circuit for correcting the digital value. Thereby, the offset error caused by the phase slip of the oscillation circuit in the time integrator is corrected, and the conversion accuracy of the ⁇ time digital converter can be improved.
  • time axis information represented by the phase difference between two signals can be integrated. Also, time axis information can be ⁇ modulated to achieve highly accurate time digital conversion.
  • FIG. 1 shows a configuration of a time integrator according to the first embodiment.
  • the time integrator 10A according to the present embodiment integrates time axis information represented by the phase difference between the two signals INa and INb and outputs two signals OUTa and OUTb.
  • the phase difference between OUTa and OUTb represents the time integration result.
  • the time integrator 10A includes a pulse generation circuit 11, a plurality of variable capacitance circuits 12, and two ring oscillators 13.
  • the pulse generation circuit 11 converts the time difference between the edges of INa and INb into the difference between the pulse widths of the two pulse signals Pa and Pb, and outputs Pa and Pb.
  • FIG. 2 shows a configuration example of the pulse generation circuit 11.
  • the pulse generation circuit 11 can be composed of, for example, two DFFs (D flip-flops) 111 and a NAND gate 112.
  • a logic level “H” is connected to the data inputs of the two DFFs 111, INa and INb are respectively input as clocks, and Q outputs are output as Pa and Pb, respectively.
  • the Q output of each DFF 111 is input to the NAND gate 112, and the output of the NAND gate 112 is connected to the reset input of each DFF 111.
  • FIG. 3 shows the input / output timing of the pulse generation circuit 11 of FIG. INa and INb represent time axis information as a time difference between rising edges.
  • the pulse generation circuit 11 converts the phase difference between INa and INb into the difference between the pulse widths of Pa and Pb.
  • FIG. 2 The configuration of FIG. 2 is an example. If the phase difference between INa and INb is converted into the difference between the pulse widths of Pa and Pb, the start edges of Pa and Pb are aligned and the time difference between the end edges causes INa. , INb may be employed to save the time difference between rising edges.
  • the plurality of variable capacitance circuits 12 form a load circuit whose load characteristics are switched between Pa and Pb in the time integrator 10A as a whole.
  • Pa or Pb is connected to each variable capacitance circuit 12, and the capacitance value of each variable capacitance circuit 12 is switched according to the logic level of the connected pulse signal.
  • FIG. 4 shows a configuration example of the variable capacitance circuit 12.
  • the variable capacitance circuit 12 can be composed of, for example, an NMOS transistor 121 and a PMOS transistor 122.
  • the sources and drains of the transistors 121 and 122 are connected to each other, Pa or Pb is connected to the gate of the transistor 121 as a control signal, and the logic inversion is connected to the gate of the transistor 122.
  • One of the sources or drains connected to each other is electrically floating, and the other is connected to a predetermined node in the ring oscillator 13.
  • variable capacitance circuit 12 when the control signal is “L”, the transistors 121 and 122 are both turned off, so that only the diffusion capacitance on one side of the transistors 121 and 122 is connected to the ring oscillator 13. It becomes.
  • the control signal when the control signal is “H”, the transistors 121 and 122 are both turned on, so that the channel capacitances of the transistors 121 and 122 are connected to the ring oscillator 13 in addition to the diffusion capacitance. That is, the capacitance value of the variable capacitance circuit 12 can be switched between high and low according to the logic levels of Pa and Pb.
  • the circuit scale can be reduced by configuring the variable capacitance circuit 12 with the NMOS transistor 121 and the PMOS transistor 122 without using a capacitance element that occupies a relatively large circuit area.
  • the variable capacitance circuit 12 is used in large numbers in the time integrator 10A, the effect of reducing the circuit scale is great. Note that one of the transistors 121 and 122 may be omitted.
  • each ring oscillator 13 is configured by negative feedback connection of a plurality of delay elements 131 in a ring shape.
  • the delay element 131 is, for example, an inverter circuit or a differential input / output amplifier.
  • One variable capacitance circuit 12 connected to Pa is connected to the output node of each delay element 131 in one ring oscillator 13 one by one.
  • One variable capacitance circuit 12 connected to Pb is connected to the output node of each delay element 131 in the other ring oscillator 13 one by one.
  • OUTa and OUTb are output from arbitrary delay elements 131 in one and the other ring oscillator 13, respectively.
  • the oscillation frequency of the ring oscillator 13 is switched according to the capacitance value of the connected variable capacitance circuit 12. Specifically, when the variable capacitance circuit 12 has a high capacitance value, the load of the ring oscillator 13 increases, so the oscillation frequency decreases. On the other hand, when the variable capacitance circuit 12 has a low capacitance value, the load of the ring oscillator 13 is reduced, so that the oscillation frequency is increased. That is, the oscillation frequency of each ring oscillator 13 can be switched between high and low independently according to the logic levels of Pa and Pb.
  • the time axis information represented by the phase difference between the two input signals INa and INb can be integrated.
  • FIG. 5 shows a configuration of a time integrator according to the second embodiment.
  • the time integrator 10B according to the present embodiment is a multi-input type time integrator 10A according to the first embodiment.
  • differences from the first embodiment will be mainly described.
  • the time integrator 10B includes two pulse generation circuits 11, a plurality of variable capacitance circuits 12, and two ring oscillators 13.
  • One pulse generation circuit 11 converts the time difference between the edges of the two signals IN1a and IN1b into the difference between the pulse widths of the two pulse signals P1a and P1b, and outputs P1a and P1b.
  • the other pulse generation circuit 11 converts the time difference between the edges of the two signals IN2a and IN2b into a pulse width difference between the two pulse signals P2a and P2b, and outputs P2a and P2b.
  • One of P1a, P1b, P2a and P2b is connected to each variable capacitance circuit 12, and the capacitance value of each variable capacitance circuit 12 is switched according to the logic level of the connected pulse signal. .
  • each delay element 131 in one ring oscillator 13 is connected to the variable capacitance circuit 12 connected to P1a and the variable capacitance circuit 12 connected to P2a.
  • the variable capacitance circuit 12 connected to P1b and the variable capacitance circuit 12 connected to P2b are connected to the output node of each delay element 131 in the other ring oscillator 13, respectively.
  • OUTa and OUTb are output from arbitrary delay elements 131 in one and the other ring oscillator 13, respectively.
  • the oscillation frequency of the ring oscillator 13 is switched according to the total capacitance value of the two variable capacitance circuits 12 connected to the output node of each delay element 131. Specifically, when both of the two variable capacitance circuits 12 have a high capacitance value, the load of the ring oscillator 13 is maximized, so that the oscillation frequency is the lowest. When both of the two variable capacitance circuits 12 have a low capacitance value, the load of the ring oscillator 13 is minimized so that the oscillation frequency becomes the highest.
  • the load of the ring oscillator 13 becomes an intermediate value, so that the oscillation frequency becomes an intermediate value.
  • the oscillation frequency of one ring oscillator 13 is switched by the total control amount of P1a and P2a, and the oscillation frequency of the other ring oscillator 13 is switched by the total control amount of P1b and P2b. That is, the time difference between the rising edges of IN1a and IN1b and the time difference between the rising edges of IN2a and IN2b can be added and integrated.
  • the time axis information represented by the phase difference between the two input signals IN1a and IN1b and the time axis information represented by the phase difference between the two input signals IN2a and IN2b. Can be added and integrated.
  • the number of inputs can be increased by further adding the pulse generation circuit 11 and the variable capacitance circuit 12.
  • FIG. 6 shows a configuration of a time integrator according to the third embodiment.
  • the time integrator 10C according to the present embodiment is obtained by converting the output of the time integrator 10A according to the first embodiment into a single-ended signal.
  • differences from the first embodiment will be mainly described.
  • the time integrator 10C integrates time axis information represented by the phase difference between the two signals INa and INb and outputs a signal OUT.
  • a phase difference between OUT and a sampling clock signal (not shown) represents a time integration result.
  • the time integrator 10 ⁇ / b> C includes a pulse generation circuit 11, a plurality of variable capacitance circuits 12, and a ring oscillator 13.
  • the pulse generation circuit 11 converts the time difference between the edges of INa and INb into the difference between the pulse widths of the two pulse signals Pa and Pb bars, and outputs Pa and Pb bars.
  • Pa is a positive pulse
  • Pb bar is a negative pulse. That is, Pb bar is the logical inversion of the pulse signal Pb output from the pulse generation circuit 11 in the time integrator 10A according to the first embodiment.
  • Each variable capacitance circuit 12 is connected to a Pa or Pb bar, and the capacitance value of each variable capacitance circuit 12 is switched according to the logic level of the connected pulse signal.
  • the ring oscillator 13 corresponds to an oscillation circuit in which the oscillation frequency is switched according to the load characteristics of the load circuit including the plurality of variable capacitance circuits 12 in the time integrator 10C.
  • the output node of each delay element 131 in the ring oscillator 13 is connected to the variable capacitance circuit 12 to which Pa is connected and the variable capacitance circuit 12 to which the Pb bar is connected.
  • OUT is output from an arbitrary delay element 131 in the ring oscillator 13.
  • the oscillation frequency of the ring oscillator 13 is switched according to the total capacitance value of the two variable capacitance circuits 12 connected to the output node of each delay element 131. Specifically, when one of the two variable capacitance circuits 12 has a low capacitance value and the other has a high capacitance value, the load of the ring oscillator 13 becomes an intermediate value, so that the oscillation frequency also becomes an intermediate value, that is, a steady frequency. When both of the two variable capacitance circuits 12 have a high capacitance value, the load of the ring oscillator 13 is maximized, so that the oscillation frequency is lower than the steady frequency. When both of the two variable capacitance circuits 12 have a low capacitance value, the load of the ring oscillator 13 is minimized, so that the oscillation frequency is higher than the steady frequency.
  • the pulse widths of Pa and Pb bars are the same, that is, Pa and Pb bars have opposite polarities. Therefore, if the variable capacitance circuit 12 to which Pa is connected has a high capacitance value, the variable capacitance circuit 12 to which the Pb bar is connected has a low capacitance value, and if the variable capacitance circuit 12 to which Pa is connected has a low capacitance value, the Pb bar. Is connected to the variable capacitance circuit 12, and the oscillation frequency of the ring oscillator 13 is a steady frequency. On the other hand, when there is a phase difference between INa and INb, a difference occurs in the pulse widths of the Pa and Pb bars.
  • the oscillation frequency of the ring oscillator 13 is not a steady frequency. Whether the oscillation frequency of the ring oscillator 13 is higher or lower than the steady frequency is determined according to the positive / negative of the phase difference between INa and INb.
  • the time axis information represented by the phase difference between the two input signals INa and INb can be integrated, and the integration result can be represented by one signal OUT.
  • FIG. 7 shows a configuration of a time integrator according to the fourth embodiment.
  • the time integrator 10D according to the present embodiment is a multi-input type time integrator 10C according to the third embodiment.
  • points different from the third embodiment will be mainly described.
  • the time integrator 10D includes two pulse generation circuits 11, a plurality of variable capacitance circuits 12, and a ring oscillator 13.
  • One pulse generation circuit 11 converts the time difference between the edges of the two signals IN1a and IN1b into a pulse width difference between the two pulse signals P1a and P1b, and outputs P1a and P1b bars.
  • the other pulse generation circuit 11 converts the time difference between the edges of the two signals IN2a and IN2b into a pulse width difference between the two pulse signals P2a and P2b, and outputs P2a and P2b bars.
  • Each variable capacitance circuit 12 is connected to any one of P1a, P1b bar, P2a and P2b bar, and the capacitance value of each variable capacitance circuit 12 is switched according to the logic level of the connected pulse signal. ing.
  • each delay element 131 in the ring oscillator 13 is connected to the variable capacitance circuit 12 connected to P1a, the variable capacitance circuit 12 connected to the P1b bar, the variable capacitance circuit 12 connected to P2a, and the P2b bar.
  • Each of the variable capacitance circuits 12 is connected one by one. OUT is output from an arbitrary delay element 131 in the ring oscillator 13.
  • the oscillation frequency of the ring oscillator 13 is switched according to the total capacitance value of the four variable capacitance circuits 12 connected to the output node of each delay element 131.
  • the load of the ring oscillator 13 changes in five steps according to the number of the four variable capacitance circuits 12 having a high capacitance value or a low capacitance value, and the oscillation frequency of the ring oscillator 13 also changes in five steps according to this. .
  • the load of the ring oscillator 13 is maximized, so that the oscillation frequency is the lowest.
  • the load of the ring oscillator 13 is minimized, so that the oscillation frequency becomes the highest.
  • the oscillation frequency of the ring oscillator 13 becomes a steady frequency.
  • the oscillation frequency of the ring oscillator 13 is switched by the total control amount of the P1a, P1b bar, P2a, and P2b bar. That is, the time difference between the rising edges of IN1a and IN1b and the time difference between the rising edges of IN2a and IN2b can be added and integrated.
  • the time axis information represented by the phase difference between the two input signals IN1a and IN1b and the time axis information represented by the phase difference between the two input signals IN2a and IN2b. Can be added and integrated, and the integration result can be expressed by one signal OUT.
  • the number of inputs can be increased by further adding the pulse generation circuit 11 and the variable capacitance circuit 12.
  • FIG. 8 shows a configuration of a time integrator according to the fifth embodiment.
  • the time integrator 10E according to this embodiment has a multi-bit output from the time integrator 10D according to the fourth embodiment and further has a variable time integration gain for a specific input signal.
  • points different from the fourth embodiment will be mainly described.
  • the time integrator 10E includes two pulse generation circuits 11, a plurality of variable capacitance circuits 12, a plurality of variable capacitance circuits 12 ', and a ring oscillator 13.
  • One of P1a and P1b bars is connected to the variable capacitance circuit 12, and the capacitance value of each variable capacitance circuit 12 is switched according to the logic level of the connected pulse signal.
  • One of P2a and P2b bars is connected to the variable capacitance circuit 12 ′, and the capacitance value of each variable capacitance circuit 12 ′ is switched according to the logic level of the connected pulse signal. .
  • the capacitance value of the variable capacitance circuit 12 ' can be adjusted by the multi-bit control signal CTL.
  • FIG. 9 shows a configuration example of the variable capacitance circuit 12 '.
  • the variable capacitance circuit 12 ′ can be composed of, for example, a plurality of NAND gates 123 and a plurality of variable capacitance circuits 124.
  • Each NAND gate 123 is connected to each bit of CTL and a P2a or P2b bar as a control signal.
  • the output of each NAND gate 123 is connected to each variable capacitance circuit 124, and the capacitance value of each variable capacitance circuit 124 can be switched between high and low by the output of each NAND gate 123.
  • the output of each variable capacitance circuit 124 is connected to a predetermined node in the ring oscillator 13.
  • the variable capacitance circuit 124 for example, the variable capacitance circuit 12 shown in FIG. 4 can be used.
  • variable capacitance circuit 12 'configured as described above the number of variable capacitance circuits 124 whose capacitance value is switched by the control signal changes according to the value of CTL. That is, the capacitance value of the variable capacitance circuit 12 'is switched by CTL. Thereby, the integral gain with respect to the time axis information represented by the phase difference between IN2a and IN2b can be switched.
  • variable capacitance circuit 12 to which P1a is connected the variable capacitance circuit 12 to which the P1b bar is connected, and the variable capacitance circuit 12 ′ to which P2a is connected.
  • variable capacitance circuit 12 'connected to the P2b bar are connected one by one.
  • OUT is output from each delay element 131 in the ring oscillator 13. That is, OUT is a multi-bit signal composed of the output of each delay element 131 that constitutes the ring oscillator 13.
  • a multi-bit signal can be output as a time integration result, and the time integration gain for a specific input signal can be controlled.
  • FIG. 10 shows a configuration of a time integrator according to the sixth embodiment.
  • the time integrator 10F according to the present embodiment is obtained by replacing the ring oscillator 13 in the time integrator 10C according to the third embodiment with an LC oscillator 14.
  • points different from the third embodiment will be mainly described.
  • the time integrator 10F includes a pulse generation circuit 11, a plurality of variable capacitance circuits 12, and an LC oscillator 14.
  • the LC oscillator 14 corresponds to an oscillation circuit whose oscillation frequency is switched according to the load characteristics of the load circuit composed of the plurality of variable capacitance circuits 12 in the time integrator 10F.
  • the LC oscillator 14 can be composed of, for example, two inductor elements 141, a capacitive element 142, two cross-coupled NMOS transistors 143, and a bias current source 144.
  • variable capacitance circuit 12 connected to Pa and the variable capacitance circuit 12 connected to the Pb bar are respectively connected to the drains of one and the other transistors 143 in the LC oscillator 14.
  • OUTa and OUTb are respectively output from the drains of one and the other transistors 143 in the LC oscillator 14.
  • time axis information can be integrated even when an LC oscillator is used as an oscillation circuit constituting the time integrator. Note that it is easy to appropriately change the time integrator 10F according to the present embodiment to cope with multi-input and multi-bit output.
  • the time difference between the rising edges of the two signals is the phase difference between the two signals, but the time difference between the falling edges of the two signals, or the time difference between the rising edge and the falling edge is two. It is good also as a phase difference of a signal.
  • the two pulse signals are both positive pulses, either of the two pulse signals may be a negative pulse, or one of them may be a positive pulse and the other may be a negative pulse. Such signal polarity change can be dealt with by appropriately changing the configuration of the pulse generation circuit 11 and the variable capacitance circuits 12 and 12 '.
  • FIG. 11 shows a typical configuration of a ⁇ type time digital converter.
  • the ⁇ time digital converter includes a time integrator 10 that integrates a difference between an input signal and a feedback signal, a time quantizer 20 that quantizes the output of the time integrator 10, and an output of the time quantizer 20.
  • a digital time converter 30 that generates a feedback signal by converting the signal into time axis information.
  • the difference between the ⁇ type time digital converter and a general ⁇ type A / D converter is that the analog signal to be handled is time axis information represented by the phase difference between the two signals.
  • the input / output signal of the time integrator 10, the input signal of the time quantizer 20, and the output signal of the digital time converter 30 are time axis information represented by the phase difference between the two signals.
  • ⁇ time digital converter some embodiments of the ⁇ time digital converter will be described.
  • FIG. 12 shows a configuration of a ⁇ type time digital converter according to the seventh embodiment.
  • the ⁇ time digital converter 100A according to the present embodiment converts time axis information represented by the phase difference between the two signals IN1a and IN1b into a digital value and outputs a 1-bit signal Dout.
  • the ⁇ time digital converter 100A includes a time integrator 10B, a phase comparator 21, a one-shot pulse generator 22, a latch circuit 23, a delay circuit 31, and a swap circuit 32 according to the second embodiment.
  • the circuit portion including the phase comparator 21, the one-shot pulse generator 22, and the latch circuit 23 corresponds to the time quantizer 20 of FIG.
  • the phase comparator 21 compares the phases of OUTa and OUTb output from the time integrator 10B, and outputs a 1-bit value corresponding to the phase difference.
  • the one-shot pulse generator 22 receives the phase comparison end signal for detecting that the phase comparison has settled from the phase comparator 21 and generates a one-shot pulse.
  • the latch circuit 23 latches the output of the phase comparator 23 at the timing of the one-shot pulse.
  • the output of the latch circuit 23 corresponds to Dout.
  • the phase comparator 21 is reset by a one-shot pulse.
  • the circuit portion including the delay circuit 31 and the swap circuit 32 corresponds to the digital time converter 30 in FIG.
  • the delay circuit 31 delays and outputs a one-shot pulse.
  • the swap circuit 32 receives the one-shot pulse and the one-shot pulse delayed from the delay circuit 31.
  • the swap circuit 32 exchanges these input pulses with each other in accordance with the output of the latch circuit 23 and outputs them as IN2a and IN2b. At this time, the pulses are switched so that the phase difference between OUTa and OUTb is negatively fed back to the time integrator 10B.
  • FIG. 13 shows a configuration example of the swap circuit 32.
  • the swap circuit 32 can be composed of, for example, four switch elements 321, 322, 323, and 324.
  • this embodiment has the same configuration as that of a normal ⁇ type A / D converter when viewed at the signal block level, except that the analog signal handled is time axis information. Therefore, it operates as a ⁇ A / D converter for time axis information.
  • FIG. 14 shows a configuration of a ⁇ time digital converter according to the eighth embodiment.
  • a ⁇ time digital converter 100B according to this embodiment is the same as that in the ⁇ time digital converter 100A according to the seventh embodiment.
  • the time integrator 10B is replaced with the time integrator 10D according to the fourth embodiment.
  • the difference from the seventh embodiment is that OUT output from the time integrator 10D and a sampling clock signal CK having a frequency equal to the steady frequency of the ring oscillator 13 in the time integrator 10D are input to the phase comparator 21. It is a point to be done.
  • a ⁇ type time digital converter can also be configured using a time integrator 10D that outputs a single-ended signal as a time integration result.
  • FIG. 15 shows a configuration of the ⁇ time digital converter according to the ninth embodiment.
  • the ⁇ time-to-digital converter 100C according to the present embodiment converts the time axis information represented by the phase difference between the two signals IN1a and IN1b into a digital value and outputs a multi-bit signal Dout.
  • the ⁇ time digital converter 100C is obtained by replacing the time integrator 10B in the ⁇ time digital converter 100A according to the seventh embodiment with the time integrator 10E according to the fifth embodiment.
  • points different from the seventh embodiment will be mainly described.
  • the ⁇ time digital converter 100C includes a time integrator 10E, a one-shot pulse generator 22, a latch circuit 23, a phase state detection circuit 24, a decoding circuit 25, a delay circuit 26, a delay circuit 31, and a fifth embodiment. And a swap circuit 32.
  • the circuit portion including the one-shot pulse generator 22, the latch circuit 23, the phase state detection circuit 24, the decoding circuit 25, and the delay circuit 26 corresponds to the time quantizer 20 in FIG.
  • the phase state detection circuit 24 latches OUT output from the time integrator 10E at the timing of the sampling clock signal CK having a frequency equal to the steady frequency of the ring oscillator 13 in the time integrator 10E.
  • OUT is a multi-bit signal composed of the outputs of the delay elements 131 constituting the ring oscillator 13 in the time integrator 10E.
  • the phase state detection circuit 24 detects the phase state of the ring oscillator 13 at the timing of CK.
  • the multi-bit output of the phase detection circuit 24 corresponds to Dout.
  • the decode circuit 25 decodes Dout and generates a multi-bit signal for negative feedback control of the time integrator 10E.
  • the delay circuit 26 delays and outputs CK.
  • the one-shot pulse generator 22 receives the output of the delay circuit 26 and generates a one-shot pulse.
  • the phase state detection circuit 24 is reset by a one-shot pulse.
  • the latch circuit 23 latches the output of the decode circuit 25 at the timing of the one-shot pulse.
  • the multi-bit signal output from the latch circuit 23 is given to the time integrator 10E as a control signal for switching the integral gain for the time axis information represented by the phase difference between IN2a and IN2b.
  • the MSB of the multi-bit signal output from the latch circuit 23 is given to the swap circuit 32 as a control signal.
  • the phase difference between IN2a and IN2b is fixed by the delay amount of the delay circuit 31, but by controlling the integral gain with respect to the phase difference between IN2a and IN2b with the output of the latch circuit 23, the time difference of the time quantizer 20 is substantially reduced.
  • the multi-bit output can be negatively fed back to the time integrator 10E.
  • the output of the ⁇ time digital converter can be multi-bited.
  • FIG. 16 shows the configuration of a ⁇ time digital converter according to the tenth embodiment.
  • the ⁇ time digital converter 100C according to the ninth embodiment does not control the integral gain with respect to the phase difference of IN2a and IN2b in the time integrator 10E.
  • IN2a, IN2b the phase difference itself is changed in accordance with the multi-bit output of the time quantizer 20.
  • points different from the ninth embodiment will be mainly described.
  • the ⁇ time digital converter 100D includes a time integrator 10E, a one-shot pulse generator 22, a latch circuit 23, a phase state detection circuit 24, a decoding circuit 25, a delay circuit 26, a swap circuit 32, and the fifth embodiment. And a variable delay circuit 33.
  • the circuit portion including the swap circuit 32 and the variable delay circuit 33 corresponds to the digital time converter 30 in FIG.
  • the variable delay circuit 33 delays and outputs the input one-shot pulse with a delay amount corresponding to the output of the latch circuit 23.
  • the swap circuit 32 receives the one-shot pulse and the one-shot pulse delayed from the variable delay circuit 33.
  • FIG. 17 shows a configuration example of the variable delay circuit 33.
  • the variable delay circuit 33 can be composed of a plurality of delay elements 331 and a selector circuit 332 connected in cascade, for example.
  • the selector circuit 332 is connected to the output of each delay element 331.
  • the selector circuit 332 outputs one of the plurality of inputs according to the output of the latch circuit 23. Thereby, the phase difference between IN2a and IN2b can be changed according to the multi-bit output of the time quantizer 20.
  • the output of the ⁇ time digital converter can be multi-bited.
  • FIG. 18 shows a configuration of a ⁇ time digital converter according to the eleventh embodiment.
  • the ⁇ time digital converter 100E according to the present embodiment is obtained by adding the time integrator 10B according to the second embodiment to the ⁇ time digital converter 100D according to the tenth embodiment.
  • IN1a and IN1b input to the ⁇ time digital converter 100E are connected to the time integrator 10B, and OUTa and OUTb output from the time integrator 10B are respectively connected to IN1a and IN1b of the time integrator 10E. It is connected.
  • two signals output from the swap circuit 32 are connected to the time integrators 10B and 10E as IN2a and IN2b.
  • the ⁇ time digital converter 100E can achieve the second-order time integration characteristic. Thereby, time digital conversion accuracy can be improved. It should be noted that the time integration characteristics can be further extended by connecting more time integrators in cascade.
  • FIG. 19 shows a configuration of a ⁇ time digital converter according to the twelfth embodiment.
  • a ⁇ time digital converter 100F according to this embodiment is similar to the time integrator 10B according to the second embodiment.
  • a time integrator 10 that outputs two signals OUTa and OUTb, a time quantizer 20 that quantizes the phase difference between OUTa and OUTb, and an output of the time quantizer 20 that converts the output of the time quantizer 20 into time axis information. are provided with a digital time converter 30 for negative feedback, two counter circuits 40, and a frequency control circuit 50.
  • OUTa and OUTb are connected to the two counter circuits 40, respectively.
  • Each counter circuit 40 counts the edges of the input signal for a predetermined period. From the count value, the oscillation frequency of two oscillators (not shown) (for example, the ring oscillator 13 shown in FIG. 5) in the time integrator 10 can be known.
  • the frequency control circuit 50 receives the count values from the two counter circuits 40 and controls the oscillation frequencies of the two oscillators in the time integrator 10 so that these count values are equal to each other.
  • the frequency control circuit 50 controls the oscillation frequency of each oscillator by adjusting the load characteristics of a load circuit (not shown) in the time integrator 10.
  • a variable capacitance circuit 12 ′ as shown in FIG. 9 is connected to each oscillator as a load circuit, and the control signal CTL is output from the frequency control circuit 50 to control the oscillation frequency of each oscillator. it can.
  • the operation of the ⁇ time digital converter can be stabilized.
  • FIG. 20 shows a configuration of a ⁇ time digital converter according to the thirteenth embodiment.
  • the ⁇ time digital converter 100G according to the present embodiment is different from the time integrator 10 in the ⁇ time digital converter 100F according to the twelfth embodiment as a time integrator 10D according to the fourth embodiment.
  • the time integrator 10 that outputs the end signal OUT is replaced.
  • points different from the twelfth embodiment will be mainly described.
  • the counter circuit 40 counts OUT edges output from the time integrator 10 for a predetermined period.
  • the frequency control circuit 50 receives the count value of the counter circuit 40 and the reference count value, and an oscillator (not shown) in the time integrator 10 (for example, shown in FIG. 7) so that the count value of the counter circuit 40 becomes equal to the reference count value.
  • the oscillation frequency of the ring oscillator 13) is controlled.
  • the reference count value is a value corresponding to the steady frequency of the oscillator in the time integrator 10.
  • the oscillation frequency of the oscillation circuit in the time integrator 10 is stabilized, and the ⁇ time The operation of the digital converter can be stabilized.
  • FIG. 21 shows a configuration of a ⁇ time digital converter according to the fourteenth embodiment.
  • the delta-sigma time digital converter 100H according to the present embodiment has a phase difference between OUTa and OUTb, and the time integrator 10 that outputs two signals OUTa and OUTb, like the time integrator 10B according to the second embodiment.
  • the phase slip detection circuit 60 detects a phase slip of an oscillation circuit (not shown) in the time integrator 10 from OUTa and OUTb.
  • the phase difference between OUTa and OUTb does not change, but the oscillation frequencies of the two oscillators are shifted from each other. If so, the phase difference between OUTa and OUTb gradually increases, and at a certain point in time, the phase difference becomes one cycle difference, that is, a phase difference corresponding to 2 ⁇ .
  • the phase slip detection circuit 60 detects such a phase difference corresponding to 2 ⁇ as a phase slip.
  • FIG. 22 shows a configuration example of the phase slip detection circuit 60.
  • the phase slip detection circuit 60 can be constituted by, for example, four DFFs 61 and a NAND gate 62.
  • the logic level “H” is connected to the data input of the two DFFs 61 in the previous stage, and INa and INb are respectively clocked.
  • the data inputs of the two subsequent DFFs 61 are connected to the Q outputs of the two preceding DFFs 61, respectively, INa and INb are clocked in, and the Q output is output as a slip detection signal.
  • the Q outputs of the two preceding DFFs 61 are input to the NAND gate 62, and the output of the NAND gate 62 is connected to the reset input of each DFF 62.
  • the phase slip detection circuit 60 having the above-described configuration can detect the phase slip of the two oscillators in the time integrator 10.
  • the correction circuit 70 corrects the digital value output from the time quantizer 20 based on the output of the phase slip detection circuit 60.
  • FIG. 23 shows a configuration example of the correction circuit 70.
  • the correction circuit 70 can be composed of a selector circuit 71 and an adder 72, for example.
  • the selector circuit 71 receives numerical values “0”, “+ ⁇ ”, and “ ⁇ ”. ⁇ is a value representing a phase shift equivalent to 2 ⁇ .
  • the selector circuit 71 is a 2-bit signal output from the phase slip detection circuit 60 and outputs any one of these input values. That is, “0” is output from the selector circuit 71 when a phase slip is not detected, and “+ ⁇ ” or “ ⁇ ” is output when a phase slip is detected. Whether “+ ⁇ ” or “ ⁇ ” is output depends on the relative level of the oscillation frequencies of the two oscillators in the time integrator 10.
  • the offset error caused by the difference between the oscillation frequencies of the two oscillators in the time integrator 10 is corrected, and the conversion accuracy of the ⁇ time digital converter can be improved.
  • FIG. 24 shows a configuration of a ⁇ time digital converter according to the fifteenth embodiment.
  • the ⁇ time digital converter 100I according to the present embodiment is different from the time integrator 10 in the ⁇ time digital converter 100G according to the fourteenth embodiment as a single time integrator 10D according to the fourth embodiment.
  • the time integrator 10 that outputs the end signal OUT is replaced.
  • points different from the fourteenth embodiment will be mainly described.
  • the phase slip detection circuit 60 is connected to OUT and the sampling clock signal CK.
  • CK is a clock signal CK having a frequency equal to the stationary frequency of a ring oscillator (not shown) (for example, the ring oscillator 13 shown in FIG. 7) in the time integrator 10, and is also input to the time integrator 10.
  • the phase slip detection circuit 60 detects a phase slip of an oscillation circuit (not shown) in the time integrator 10 from OUT and CK.
  • the correction circuit 70 corrects the digital value output from the time quantizer 20 based on the output of the phase slip detection circuit 60.
  • the offset error caused by the deviation of the oscillation frequency of the oscillator in the time integrator 10 is corrected.
  • the conversion accuracy of the ⁇ type time digital converter can be improved.
  • the time integrator according to the present invention can integrate the time axis information represented by the phase difference between two signals, and the ⁇ time digital converter according to the present invention performs ⁇ modulation on the time axis information. Therefore, it is useful as a basic part of communication systems and digital products.
  • Time integrator 11 Pulse generation circuit 12 Variable capacitance circuit (load circuit) 121 transistor 122 transistor 12 'variable capacitance circuit (load circuit) 13 Ring oscillator (oscillator, oscillation circuit) 131 Delay element 14 LC oscillator (oscillator, oscillation circuit) 100A to 100I ⁇ type time digital converter 10 time integrator 20 time quantizer 21 phase comparator 22 one-shot pulse generator 23 latch circuit 30 digital time converter 31 delay circuit 32 swap circuit 40 counter circuit 50 frequency control circuit 60 Phase slip detection circuit 70 Correction circuit

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Abstract

　二つの信号の位相差で表される時間軸情報を積分する時間積分器は、入力された二つの信号のエッジの時間差を二つのパルス信号のパルス幅の差に変換して当該二つのパルス信号を出力するパルス発生回路（１１）と、二つのパルス信号で負荷特性が切り替わる負荷回路（１２）と、負荷回路が接続され、負荷回路の負荷特性に応じて発振周波数が切り替わる発振回路（１３）とを備え、発振回路の出力を時間積分結果として出力する。

Description

時間積分器およびΔΣ型時間デジタル変換器
　本発明は、時間軸情報を積分する時間積分器および時間軸情報をΔΣ変調するΔΣ型時間デジタル変換器に関する。
　近年、モバイル通信技術の発達に伴い、通信システムに使用されるＡ／Ｄ変換器の高性能化が急ピッチで進められている。特にその中でもΔΣ型Ａ／Ｄ変換器は、出力歪みの少なさや高ＳＮ比が比較的容易に実現できるため通信システムに多用されている（例えば、非特許文献１参照）。
　ΔΣ型Ａ／Ｄ変換器には積分器が必須である。一般に、積分器として、負帰還部分に容量素子が接続されたオペアンプが用いられる。すなわち、入力信号を電流に変換して容量素子を充放電することで入力信号の積分を実現している。
Jose M. de la Rosa, "Sigma-Delta Modulators: Tutorial Overview, Design Guide, and State-of-the-Art Survey," IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS.I: REGULAR PAPERS, VOL. 58, NO. 1, JANUARY 2011, pp.1-21
　近年、ＬＳＩの微細化によりその動作電圧は低下している。したがって、電圧方向の信号処理では信号のＳＮ比を向上しにくくなってきている。そこで、時間軸方向のアナログ量、すなわち、時間軸情報を用いて信号処理を行う必要に迫られている。ここで定義する時間軸情報とは、クロック信号の変化エッジを情報信号で位相変調したものとする。しかし、これまで時間軸信号を積分する回路として有望な回路構成が提案されておらず、時間軸情報を処理するΔΣ型時間デジタル変換器を実現する場合、時間軸情報を電圧信号に戻して積分しなければならない。
　上記問題に鑑み、本発明は、二つの信号の位相差で表される時間軸情報を積分する時間積分器、および時間軸情報をΔΣ変調するΔΣ型時間デジタル変換器を提供することを目的とする。
　本発明の一局面に従った時間積分器は、二つの信号の位相差で表される時間軸情報を積分する時間積分器であって、入力された二つの信号のエッジの時間差を二つのパルス信号のパルス幅の差に変換して当該二つのパルス信号を出力するパルス発生回路と、前記二つのパルス信号で負荷特性が切り替わる負荷回路と、前記負荷回路が接続され、前記負荷回路の負荷特性に応じて発振周波数が切り替わる発振回路とを備え、前記発振回路の出力を時間積分結果として出力するものである。
　これによると、二つの信号の位相差に応じて発振回路の発振周波数が切り替わり、当該位相差が発振回路の位相変位として蓄積、すなわち、積分される。
　具体的には、前記負荷回路は、前記二つのパルス信号の一方および他方がそれぞれ接続され、当該接続されたパルス信号の論理レベルに応じて容量値が切り替わる複数の可変容量回路を有し、前記発振回路は、前記二つのパルス信号の一方が接続された前記可変容量回路が接続され、当該接続された可変容量回路の容量値に応じて発振周波数が切り替わる発振器と、前記二つのパルス信号の他方が接続された前記可変容量回路が接続され、当該接続された可変容量回路の容量値に応じて発振周波数が切り替わるもう一つの発振器とを有する。
　あるいは、前記負荷回路は、前記二つのパルス信号の一方および他方がそれぞれ接続され、当該接続されたパルス信号の論理レベルに応じて容量値が切り替わる複数の可変容量回路を有し、前記発振回路は、前記複数の可変容量回路が接続され、これら接続された可変容量回路の合計容量値に応じて発振周波数が切り替わる発振器を有する。
　また、上記時間積分器は、前記パルス発生回路および前記負荷回路をもう一つずつ備え、前記もう一つのパルス発生回路に別の二つの信号が入力されるように変形することができる。そして、本発明の一局面に従ったΔΣ型時間デジタル変換器は、そのように変形した時間積分器と、前記時間積分器の出力を量子化する時間量子化器と、前記時間量子化器の量子化出力を二つの信号のエッジの時間差に変換して当該二つの信号を出力するデジタル時間変換器とを備え、前記デジタル時間変換器から出力された前記二つの信号が前記時間積分器における二つのパルス発生回路の一方に入力されるものである。
　これによると、二つの信号の位相差で表される時間軸情報を電圧信号に戻すことなくΔΣ変調して高精度な時間デジタル変換を実現することができる。
　具体的には、前記時間積分器は、時間積分結果に応じた位相差を有する二つの信号を出力するものであり、前記時間量子化器は、前記時間積分器から出力された前記二つの信号の位相差を量子化する。
　あるいは、前記時間積分器は、時間積分結果がサンプリングクロック信号に対する位相差として反映された信号を出力するものであり、前記時間量子化器は、前記サンプリングクロック信号と前記時間積分器から出力された前記信号との位相差を量子化する。
　前記時間積分器における発振回路は、複数の遅延素子がリング状に接続されてなるリング発振器を有し、前記時間積分器は、前記リング発振器を構成する各遅延素子の出力からなる多ビット信号を出力するものであり、前記時間量子化器は、前記時間積分器から出力された前記多ビット信号をサンプリングクロック信号のタイミングでラッチして前記時間積分器の出力を多ビット値に変換するものであってもよい。これにより、ΔΣ型時間デジタル変換器の出力を多ビット化することができる。
　また、上記のΔΣ型時間デジタル変換器は、上記の変形した時間積分器をもう一つ備え、前記もう一つの時間積分器の出力が前記時間積分器の入力に接続されており、前記デジタル時間変換器から出力された前記二つの信号が前記もう一つの時間積分器における二つのパルス発生回路の一方に入力されるものであってもよい。これにより、２次の時間積分特性を達成することができる。
　また、上記のΔΣ型時間デジタル変換器は、前記時間積分器における発振回路の発振周波数を測定するカウンタ回路と、前記カウンタ回路の出力に基づいて前記発振回路の発振周波数を制御する周波数制御回路とを備えていてもよい。これにより、時間積分器における発振回路の発振周波数が安定するため、ΔΣ型時間デジタル変換器の動作を安定させることができる。
　また、上記のΔΣ型時間デジタル変換器は、前記時間積分器における発振回路の位相スリップを検出する位相スリップ検出回路と、前記位相スリップ検出回路の出力に基づいて、前記時間量子化器から出力されるデジタル値を補正する補正回路とを備えていてもよい。これにより、時間積分器における発振回路の位相スリップによって生じるオフセット誤差が補正され、ΔΣ型時間デジタル変換器の変換精度を向上させることができる。
　本発明によると、二つの信号の位相差で表される時間軸情報を積分することができる。また、時間軸情報をΔΣ変調して高精度な時間デジタル変換を達成することができる。
第１の実施形態に係る時間積分器の構成図 一例に係るパルス発生回路の構成図 図２のパルス発生回路の入出力タイミングチャート 一例に係る可変容量回路の構成図 第２の実施形態に係る時間積分器の構成図 第３の実施形態に係る時間積分器の構成図 第４の実施形態に係る時間積分器の構成図 第５の実施形態に係る時間積分器の構成図 別例に係る可変容量回路の構成図 第６の実施形態に係る時間積分器の構成図 ΔΣ型時間デジタル変換器の代表構成図 第７の実施形態に係るΔΣ型時間デジタル変換器の構成図 一例に係るスワップ回路の構成図 第８の実施形態に係るΔΣ型時間デジタル変換器の構成図 第９の実施形態に係るΔΣ型時間デジタル変換器の構成図 第１０の実施形態に係るΔΣ型時間デジタル変換器の構成図 一例に係る可変遅延回路の構成図 第１１の実施形態に係るΔΣ型時間デジタル変換器の構成図 第１２の実施形態に係るΔΣ型時間デジタル変換器の構成図 第１３の実施形態に係るΔΣ型時間デジタル変換器の構成図 第１４の実施形態に係るΔΣ型時間デジタル変換器の構成図 一例に係る位相スリップ検出回路の構成図 一例に係る補正回路の構成図 第１５の実施形態に係るΔΣ型時間デジタル変換器の構成図
　以下、図面を参照しながら本発明を実施するための形態について説明する。なお、本発明は、以下の実施形態に限定されるものではない。
　≪時間積分器≫
　（第１の実施形態）
　図１は、第１の実施形態に係る時間積分器の構成を示す。本実施形態に係る時間積分器１０Ａは、二つの信号ＩＮａ，ＩＮｂの位相差で表される時間軸情報を積分して二つの信号ＯＵＴａ，ＯＵＴｂを出力する。ＯＵＴａ，ＯＵＴｂの位相差が時間積分結果を表す。
　時間積分器１０Ａは、パルス発生回路１１、複数の可変容量回路１２、および二つのリング発振器１３を備えている。パルス発生回路１１は、ＩＮａ，ＩＮｂのエッジの時間差を二つのパルス信号Ｐａ，Ｐｂのパルス幅の差に変換してＰａ，Ｐｂを出力する。
　図２は、パルス発生回路１１の構成例を示す。パルス発生回路１１は、例えば、二つのＤＦＦ（Ｄフリップフロップ）１１１とＮＡＮＤゲート１１２とで構成することができる。二つのＤＦＦ１１１のデータ入力には論理レベル“Ｈ”が接続され、ＩＮａ，ＩＮｂがそれぞれクロック入力され、Ｑ出力がＰａ，Ｐｂとしてそれぞれ出力される。そして、各ＤＦＦ１１１のＱ出力はＮＡＮＤゲート１１２に入力され、ＮＡＮＤゲート１１２の出力が各ＤＦＦ１１１のリセット入力に接続されている。
　図３は、図２のパルス発生回路１１の入出力タイミングを示す。ＩＮａ，ＩＮｂは立ち上がりエッジの時間差で時間軸情報を表している。ＩＮａ，ＩＮｂがパルス発生回路１１に入力された場合、ＩＮａ，ＩＮｂの立ち上がりエッジの時間差はＰａ，Ｐｂの始端エッジの時間差として保存される。また、Ｐａ，Ｐｂの終端エッジは揃えられる。すなわち、パルス発生回路１１によって、ＩＮａ，ＩＮｂの位相差がＰａ，Ｐｂのパルス幅の差に変換される。
　なお、図２の構成は一例であり、ＩＮａ，ＩＮｂの位相差がＰａ，Ｐｂのパルス幅の差に変換されるのであれば、Ｐａ，Ｐｂの始端エッジを揃えて、終端エッジの時間差によってＩＮａ，ＩＮｂの立ち上がりエッジの時間差を保存するような回路構成を採用してもよい。
　図１に戻り、複数の可変容量回路１２は、全体として、時間積分器１０ＡにおいてＰａ，Ｐｂで負荷特性が切り替わる負荷回路を形成している。各可変容量回路１２にはＰａまたはＰｂが接続されており、各可変容量回路１２の容量値は当該接続されたパルス信号の論理レベルに応じて切り替わるようになっている。
　図４は、可変容量回路１２の構成例を示す。可変容量回路１２は、例えば、ＮＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１２２とで構成することができる。トランジスタ１２１，１２２のソースどうしおよびドレインどうしは互いに接続され、トランジスタ１２１のゲートには制御信号としてＰａまたはＰｂが接続され、トランジスタ１２２のゲートにはその論理反転が接続されている。互いに接続されたソースどうしまたはドレインどうしの一方は電気的にフローティング状態にされ、他方がリング発振器１３における所定のノードに接続されている。
　上記構成の可変容量回路１２では、制御信号が“Ｌ”のとき、トランジスタ１２１，１２２はいずれもオフ状態となるため、トランジスタ１２１，１２２において片側の拡散容量のみがリング発振器１３に接続された状態となる。一方、制御信号が“Ｈ”のとき、トランジスタ１２１，１２２はいずれもオン状態となるため、拡散容量に加えてトランジスタ１２１，１２２の各チャネル容量がリング発振器１３に接続された状態となる。すなわち、Ｐａ，Ｐｂの論理レベルに応じて可変容量回路１２の容量値を高低切り替えることができる。このように、比較的大きな回路面積を占める容量素子を用いずにＮＭＯＳトランジスタ１２１とＰＭＯＳトランジスタ１２２とで可変容量回路１２を構成することで回路規模を縮小することができる。特に、可変容量回路１２は時間積分器１０Ａにおいて数多く用いられるため回路規模削減の効果は大きい。なお、トランジスタ１２１，１２２のいずれか一方を省略してもよい。
　図１に戻り、二つのリング発振器１３は、全体として、時間積分器１０Ａにおいて複数の可変容量回路１２からなる負荷回路の負荷特性に応じて発振周波数が切り替わる発振回路を形成している。より詳細には、各リング発振器１３は、複数の遅延素子１３１がリング状に負帰還接続されて構成されている。遅延素子１３１は、例えば、インバータ回路や差動入出力アンプなどである。一方のリング発振器１３における各遅延素子１３１の出力ノードにはＰａが接続された可変容量回路１２が一つずつ接続されている。他方のリング発振器１３における各遅延素子１３１の出力ノードにはＰｂが接続された可変容量回路１２が一つずつ接続されている。ＯＵＴａ，ＯＵＴｂは、一方および他方のリング発振器１３における任意の遅延素子１３１からそれぞれ出力される。
　リング発振器１３の発振周波数は、接続された可変容量回路１２の容量値に応じて切り替わる。具体的には、可変容量回路１２が高容量値のとき、リング発振器１３の負荷が大きくなるため発振周波数が低くなる。一方、可変容量回路１２が低容量値のとき、リング発振器１３の負荷が小さくなるため発振周波数が高くなる。すなわち、Ｐａ，Ｐｂの論理レベルに応じて各リング発振器１３の発振周波数を互いに独立に高低切り替えることができる。
　いま、二つのリング発振器１３の発振周波数が等しく、また、ＯＵＴａ，ＯＵＴｂに位相差がないとする。ここで、図３に示したような時間差を有するＩＮａ，ＩＮｂが入力されるとＰａ，Ｐｂのパルス幅に差が生じる。すなわち、Ｐａが“Ｈ”である期間が、Ｐｂが“Ｈ”である期間よりも、ＩＮａ，ＩＮｂの立ち上がりエッジの時間差に相当する時間だけ長い。これにより、Ｐａが接続された可変容量回路１２が接続されたリング発振器１３の発振周波数が低くなる期間が、Ｐｂが接続された可変容量回路１２が接続されたリング発振器１３の発振周波数が低くなる期間よりも、ＩＮａ，ＩＮｂの立ち上がりエッジの時間差に相当する時間だけ長くなる。そして、二つのリング発振器１３の発振周波数が相違したことにより、ＯＵＴａ，ＯＵＴｂに、その相違期間に応じた位相差が生じる。さらにＩＮａ，ＩＮｂが新たに入力されて二つのリング発振器１３の発振周波数に相違が生じると、その相違期間はＯＵＴａ，ＯＵＴｂの位相差として蓄積されていく。このように、ＩＮａ，ＩＮｂの立ち上がりエッジの時間差がＯＵＴａ，ＯＵＴｂの位相差として蓄積される。したがって、ＯＵＴａ，ＯＵＴｂの位相差からＩＮａ，ＩＮｂの立ち上がりエッジの時間差の積分結果を知ることができる。すなわち、ＯＵＴａ，ＯＵＴｂの位相差はＩＮａ，ＩＮｂの立ち上がりエッジの時間差の積分結果を表している。
　以上のように、本実施形態によると、入力された二つの信号ＩＮａ，ＩＮｂの位相差で表される時間軸情報を積分することができる。
　（第２の実施形態）
　図５は、第２の実施形態に係る時間積分器の構成を示す。本実施形態に係る時間積分器１０Ｂは、第１の実施形態に係る時間積分器１０Ａを多入力化したものである。以下、第１の実施形態と異なる点について重点的に説明する。
　時間積分器１０Ｂは、二つのパルス発生回路１１、複数の可変容量回路１２、および二つのリング発振器１３を備えている。一方のパルス発生回路１１は、二つの信号ＩＮ１ａ，ＩＮ１ｂのエッジの時間差を二つのパルス信号Ｐ１ａ，Ｐ１ｂのパルス幅の差に変換してＰ１ａ，Ｐ１ｂを出力する。他方のパルス発生回路１１は、二つの信号ＩＮ２ａ，ＩＮ２ｂのエッジの時間差を二つのパルス信号Ｐ２ａ，Ｐ２ｂのパルス幅の差に変換してＰ２ａ，Ｐ２ｂを出力する。各可変容量回路１２にはＰ１ａ，Ｐ１ｂ，Ｐ２ａおよびＰ２ｂのいずれかが接続されており、各可変容量回路１２の容量値は当該接続されたパルス信号の論理レベルに応じて切り替わるようになっている。
　一方のリング発振器１３における各遅延素子１３１の出力ノードには、Ｐ１ａが接続された可変容量回路１２およびＰ２ａが接続された可変容量回路１２がそれぞれ一つずつ接続されている。他方のリング発振器１３における各遅延素子１３１の出力ノードには、Ｐ１ｂが接続された可変容量回路１２およびＰ２ｂが接続された可変容量回路１２がそれぞれ一つずつ接続されている。ＯＵＴａ，ＯＵＴｂは、一方および他方のリング発振器１３における任意の遅延素子１３１からそれぞれ出力される。
　リング発振器１３の発振周波数は、各遅延素子１３１の出力ノードに接続された二つの可変容量回路１２の合計容量値に応じて切り替わる。具体的には、二つの可変容量回路１２がいずれも高容量値のとき、リング発振器１３の負荷が最大になるため発振周波数が最も低くなる。二つの可変容量回路１２がいずれも低容量値のとき、リング発振器１３の負荷が最小になるため発振周波数が最も高くなる。二つの可変容量回路１２の一方が低容量値で他方が高容量値のとき、リング発振器１３の負荷が中間値になるため発振周波数は中間値となる。このように、一方のリング発振器１３の発振周波数はＰ１ａ，Ｐ２ａの合計制御量で切り替えられ、他方のリング発振器１３の発振周波数はＰ１ｂ，Ｐ２ｂの合計制御量で切り替えられる。すなわち、ＩＮ１ａ，ＩＮ１ｂの立ち上がりエッジの時間差およびＩＮ２ａ，ＩＮ２ｂの立ち上がりエッジの時間差を加算して積分することができる。
　以上のように、本実施形態によると、入力された二つの信号ＩＮ１ａ，ＩＮ１ｂの位相差で表される時間軸情報および入力された二つの信号ＩＮ２ａ，ＩＮ２ｂの位相差で表される時間軸情報を加算して積分することができる。なお、パルス発生回路１１および可変容量回路１２をさらに追加することで入力数を増やすことができる。
　（第３の実施形態）
　図６は、第３の実施形態に係る時間積分器の構成を示す。本実施形態に係る時間積分器１０Ｃは、第１の実施形態に係る時間積分器１０Ａの出力をシングルエンド信号にしたものである。以下、第１の実施形態と異なる点について重点的に説明する。
　時間積分器１０Ｃは、二つの信号ＩＮａ，ＩＮｂの位相差で表される時間軸情報を積分して信号ＯＵＴを出力する。ＯＵＴと図示しないサンプリングクロック信号との位相差が時間積分結果を表す。
　時間積分器１０Ｃは、パルス発生回路１１、複数の可変容量回路１２、およびリング発振器１３を備えている。パルス発生回路１１は、ＩＮａ，ＩＮｂのエッジの時間差を二つのパルス信号Ｐａ，Ｐｂバーのパルス幅の差に変換してＰａ，Ｐｂバーを出力する。Ｐａは正パルス、Ｐｂバーは負パルスである。すなわち、Ｐｂバーは、第１の実施形態に係る時間積分器１０Ａにおけるパルス発生回路１１から出力されるパルス信号Ｐｂの論理反転である。各可変容量回路１２にはＰａまたはＰｂバーが接続されており、各可変容量回路１２の容量値は当該接続されたパルス信号の論理レベルに応じて切り替わるようになっている。
　リング発振器１３は、時間積分器１０Ｃにおいて複数の可変容量回路１２からなる負荷回路の負荷特性に応じて発振周波数が切り替わる発振回路に該当する。リング発振器１３における各遅延素子１３１の出力ノードには、Ｐａが接続された可変容量回路１２およびＰｂバーが接続された可変容量回路１２がそれぞれ一つずつ接続されている。ＯＵＴは、リング発振器１３における任意の遅延素子１３１から出力される。
　リング発振器１３の発振周波数は、各遅延素子１３１の出力ノードに接続された二つの可変容量回路１２の合計容量値に応じて切り替わる。具体的には、二つの可変容量回路１２の一方が低容量値で他方が高容量値のとき、リング発振器１３の負荷が中間値になるため発振周波数も中間値、すなわち、定常周波数となる。二つの可変容量回路１２がいずれも高容量値のとき、リング発振器１３の負荷が最大になるため発振周波数は定常周波数よりも低くなる。二つの可変容量回路１２がいずれも低容量値のとき、リング発振器１３の負荷が最小になるため発振周波数は定常周波数よりも高くなる。
　ＩＮａ，ＩＮｂに位相差がない場合、Ｐａ，Ｐｂバーのパルス幅が同じ、すなわち、Ｐａ，Ｐｂバーは互いに逆極性となる。このため、Ｐａが接続された可変容量回路１２が高容量値ならばＰｂバーが接続された可変容量回路１２は低容量値、Ｐａが接続された可変容量回路１２が低容量値ならばＰｂバーが接続された可変容量回路１２は高容量値となり、リング発振器１３の発振周波数は定常周波数となる。一方、ＩＮａ，ＩＮｂに位相差がある場合、Ｐａ，Ｐｂバーのパルス幅に差が生じる。このパルス幅の差に相当する期間だけ、リング発振器１３の発振周波数は定常周波数ではなくなる。リング発振器１３の発振周波数が定常周波数よりも高くなるか低くなるかはＩＮａ，ＩＮｂの位相差の正負に応じて決まる。
　サンプリングクロック信号の周波数がリング発振器１３の定常周波数に等しい場合、ＩＮａ，ＩＮｂの立ち上がりエッジの時間差がＯＵＴとサンプリングクロック信号との位相差として蓄積される。したがって、ＯＵＴとサンプリングクロック信号との位相差からＩＮａ，ＩＮｂの立ち上がりエッジの時間差の積分結果を知ることができる。すなわち、ＯＵＴはＩＮａ，ＩＮｂの立ち上がりエッジの時間差の積分結果を表している。
　以上のように、本実施形態によると、入力された二つの信号ＩＮａ，ＩＮｂの位相差で表される時間軸情報を積分して一つ信号ＯＵＴで積分結果を表すことができる。
　（第４の実施形態）
　図７は、第４の実施形態に係る時間積分器の構成を示す。本実施形態に係る時間積分器１０Ｄは、第３の実施形態に係る時間積分器１０Ｃを多入力化したものである。以下、第３の実施形態と異なる点について重点的に説明する。
　時間積分器１０Ｄは、二つのパルス発生回路１１、複数の可変容量回路１２、およびリング発振器１３を備えている。一方のパルス発生回路１１は、二つの信号ＩＮ１ａ，ＩＮ１ｂのエッジの時間差を二つのパルス信号Ｐ１ａ，Ｐ１ｂバーのパルス幅の差に変換してＰ１ａ，Ｐ１ｂバーを出力する。他方のパルス発生回路１１は、二つの信号ＩＮ２ａ，ＩＮ２ｂのエッジの時間差を二つのパルス信号Ｐ２ａ，Ｐ２ｂバーのパルス幅の差に変換してＰ２ａ，Ｐ２ｂバーを出力する。各可変容量回路１２にはＰ１ａ，Ｐ１ｂバー，Ｐ２ａおよびＰ２ｂバーのいずれかが接続されており、各可変容量回路１２の容量値は当該接続されたパルス信号の論理レベルに応じて切り替わるようになっている。
　リング発振器１３における各遅延素子１３１の出力ノードには、Ｐ１ａが接続された可変容量回路１２、Ｐ１ｂバーが接続された可変容量回路１２、Ｐ２ａが接続された可変容量回路１２、およびＰ２ｂバーが接続された可変容量回路１２がそれぞれ一つずつ接続されている。ＯＵＴは、リング発振器１３における任意の遅延素子１３１から出力される。
　リング発振器１３の発振周波数は、各遅延素子１３１の出力ノードに接続された４つの可変容量回路１２の合計容量値に応じて切り替わる。４つの可変容量回路１２のうち高容量値または低容量値となるものの個数に応じてリング発振器１３の負荷が５段階に変化し、これに応じてリング発振器１３の発振周波数も５段階に変化する。具体的には、４つの可変容量回路１２がいずれも高容量値のとき、リング発振器１３の負荷が最大になるため発振周波数が最も低くなる。４つの可変容量回路１２がいずれも低容量値のとき、リング発振器１３の負荷が最小になるため発振周波数が最も高くなる。４つの可変容量回路１２のうちいずれか二つが高容量値、残りの二つが低容量値のとき、リング発振器１３の発振周波数は定常周波数となる。このように、リング発振器１３の発振周波数はＰ１ａ，Ｐ１ｂバー，Ｐ２ａ，Ｐ２ｂバーの合計制御量で切り替えられる。すなわち、ＩＮ１ａ，ＩＮ１ｂの立ち上がりエッジの時間差およびＩＮ２ａ，ＩＮ２ｂの立ち上がりエッジの時間差を加算して積分することができる。
　以上のように、本実施形態によると、入力された二つの信号ＩＮ１ａ，ＩＮ１ｂの位相差で表される時間軸情報および入力された二つの信号ＩＮ２ａ，ＩＮ２ｂの位相差で表される時間軸情報を加算して積分し、一つの信号ＯＵＴで積分結果を表すことができる。なお、パルス発生回路１１および可変容量回路１２をさらに追加することで入力数を増やすことができる。
　（第５の実施形態）
　図８は、第５の実施形態に係る時間積分器の構成を示す。本実施形態に係る時間積分器１０Ｅは、第４の実施形態に係る時間積分器１０Ｄの出力を多ビット化し、さらに、特定の入力信号に対する時間積分利得を可変にしたものである。以下、第４の実施形態と異なる点について重点的に説明する。
　時間積分器１０Ｅは、二つのパルス発生回路１１、複数の可変容量回路１２、複数の可変容量回路１２’、およびリング発振器１３を備えている。可変容量回路１２にはＰ１ａおよびＰ１ｂバーのいずれかが接続されており、各可変容量回路１２の容量値は当該接続されたパルス信号の論理レベルに応じて切り替わるようになっている。また、可変容量回路１２’にはＰ２ａおよびＰ２ｂバーのいずれかが接続されており、各可変容量回路１２’の容量値は当該接続されたパルス信号の論理レベルに応じて切り替わるようになっている。さらに、可変容量回路１２’の容量値は多ビット制御信号ＣＴＬによって調整可能になっている。
　図９は、可変容量回路１２’の構成例を示す。可変容量回路１２’は、例えば、複数のＮＡＮＤゲート１２３と複数の可変容量回路１２４とで構成することができる。各ＮＡＮＤゲート１２３には、ＣＴＬの各ビットと制御信号としてＰ２ａまたはＰ２ｂバーが接続されている。各ＮＡＮＤゲート１２３の出力が各可変容量回路１２４に接続されており、各ＮＡＮＤゲート１２３の出力によって各可変容量回路１２４の容量値を高低切り替えることができる。各可変容量回路１２４の出力はリング発振器１３における所定のノードに接続されている。なお、可変容量回路１２４として、例えば、図４に示した可変容量回路１２を用いることができる。
　上記構成の可変容量回路１２’では、制御信号によって容量値が切り替わる可変容量回路１２４の個数がＣＴＬの値に応じて変わる。すなわち、可変容量回路１２’の容量値がＣＴＬによって切り替わる。これにより、ＩＮ２ａ，ＩＮ２ｂの位相差で表される時間軸情報に対する積分利得を切り替えることができる。
　図８に戻り、リング発振器１３における各遅延素子１３１の出力ノードには、Ｐ１ａが接続された可変容量回路１２、Ｐ１ｂバーが接続された可変容量回路１２、Ｐ２ａが接続された可変容量回路１２’、およびＰ２ｂバーが接続された可変容量回路１２’がそれぞれ一つずつ接続されている。ＯＵＴは、リング発振器１３における各遅延素子１３１から出力される。すなわち、ＯＵＴは、リング発振器１３を構成する各遅延素子１３１の出力からなる多ビット信号である。
　以上のように、本実施形態によると、時間積分結果として多ビット信号を出力することができるとともに、特定の入力信号に対する時間積分利得を制御することができる。
　（第６の実施形態）
　図１０は、第６の実施形態に係る時間積分器の構成を示す。本実施形態に係る時間積分器１０Ｆは、第３の実施形態に係る時間積分器１０Ｃにおけるリング発振器１３をＬＣ発振器１４に置き換えたものである。以下、第３の実施形態と異なる点について重点的に説明する。
　時間積分器１０Ｆは、パルス発生回路１１、複数の可変容量回路１２、およびＬＣ発振器１４を備えている。ＬＣ発振器１４は、時間積分器１０Ｆにおいて複数の可変容量回路１２からなる負荷回路の負荷特性に応じて発振周波数が切り替わる発振回路に該当する。ＬＣ発振器１４は、例えば、二つのインダクタ素子１４１と、容量素子１４２と、クロス結合された二つのＮＭＯＳトランジスタ１４３と、バイアス電流源１４４とで構成することができる。
　ＬＣ発振器１４における一方および他方のトランジスタ１４３のドレインには、Ｐａが接続された可変容量回路１２およびＰｂバーが接続された可変容量回路１２がそれぞれ一つずつ接続されている。ＯＵＴａ，ＯＵＴｂは、ＬＣ発振器１４における一方および他方のトランジスタ１４３のドレインからそれぞれ出力される。
　本実施形態のように、時間積分器を構成する発振回路としてＬＣ発振器を用いた場合であっても時間軸情報の積分が可能である。なお、本実施形態に係る時間積分器１０Ｆを適宜変更して多入力化や出力の多ビット化に対応することは容易である。
　以上、時間積分器の実施形態をいくつか説明した。上記の各実施形態において、二つの信号の立ち上がりエッジどうしの時間差を二つの信号の位相差としているが、二つの信号の立ち下がりエッジどうしの時間差、あるいは立ち上がりエッジと立ち下がりエッジの時間差を二つの信号の位相差としてもよい。また、二つのパルス信号はいずれも正パルスであるとしたが、二つのパルス信号はいずれも負パルスでもよいし、いずれか一方が正パルスで他方が負パルスであってもよい。このような信号の極性変更は、パルス発生回路１１および可変容量回路１２，１２’の構成を適宜変更することで対応可能である。
　≪ΔΣ型時間デジタル変換器≫
　時間積分器があればΔΣ型時間デジタル変換器を構成することができる。図１１は、ΔΣ型時間デジタル変換器の代表的な構成を示す。概して、ΔΣ型時間デジタル変換器は、入力信号とフィードバック信号の差分を積分する時間積分器１０と、時間積分器１０の出力を量子化する時間量子化器２０と、時間量子化器２０の出力を時間軸情報に変換してフィードバック信号を生成するデジタル時間変換器３０とで構成することができる。ここで、ΔΣ型時間デジタル変換器が一般のΔΣ型Ａ／Ｄ変換器と異なる点は、取り扱うアナログ信号が二つの信号の位相差で表される時間軸情報であるということである。すなわち、時間積分器１０の入出力信号、時間量子化器２０の入力信号、およびデジタル時間変換器３０の出力信号は、二つの信号の位相差で表される時間軸情報である。以下、ΔΣ型時間デジタル変換器の実施形態をいくつか説明する。
　（第７の実施形態）
　図１２は、第７の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ａは、二つの信号ＩＮ１ａ，ＩＮ１ｂの位相差で表される時間軸情報をデジタル値に変換して１ビット信号Ｄｏｕｔを出力する。
　ΔΣ型時間デジタル変換器１００Ａは、第２の実施形態に係る時間積分器１０Ｂ、位相比較器２１、ワンショットパルス発生器２２、ラッチ回路２３、遅延回路３１、およびスワップ回路３２を備えている。
　位相比較器２１、ワンショットパルス発生器２２、およびラッチ回路２３を含む回路部分が図１１の時間量子化器２０に該当する。位相比較器２１は、時間積分器１０Ｂから出力されたＯＵＴａ，ＯＵＴｂの位相を比較し、位相差に応じた１ビット値を出力する。ワンショットパルス発生器２２は、位相比較器２１から位相比較がセトリングしたことを検出する位相比較終了信号を受けてワンショットパルスを発生する。ラッチ回路２３は、ワンショットパルスのタイミングで位相比較器２３の出力をラッチする。ラッチ回路２３の出力がＤｏｕｔに該当する。位相比較器２１は、ワンショットパルスでリセットされる。
　遅延回路３１およびスワップ回路３２を含む回路部分が図１１のデジタル時間変換器３０に該当する。遅延回路３１は、ワンショットパルスを遅延出力する。スワップ回路３２にはワンショットパルスと遅延回路３１から遅延出力されたワンショットパルスとが入力される。スワップ回路３２は、ラッチ回路２３の出力に応じて、これら入力されたパルスを相互に入れ替えてＩＮ２ａ，ＩＮ２ｂとして出力する。このとき、ＯＵＴａ，ＯＵＴｂの位相差が時間積分器１０Ｂに負帰還するようにパルスを入れ替える。
　図１３は、スワップ回路３２の構成例を示す。スワップ回路３２は、例えば、４つのスイッチ素子３２１，３２２，３２３，３２４で構成することができる。
　以上のように、本実施形態では取り扱うアナログ信号が時間軸情報になっている他は、信号ブロックレベルで見れば通常のΔΣ型Ａ／Ｄ変換器と同様の構成となっている。したがって、時間軸情報に対するΔΣ型Ａ／Ｄ変換器として動作する。
　（第８の実施形態）
　図１４は、第８の実施形態に係るΔΣ型時間デジタル変換器の構成を示す本実施形態に係るΔΣ型時間デジタル変換器１００Ｂは、第７の実施形態に係るΔΣ型時間デジタル変換器１００Ａにおける時間積分器１０Ｂを第４の実施形態に係る時間積分器１０Ｄに置き換えたものである。第７の実施形態との相違点は、位相比較器２１に、時間積分器１０Ｄから出力されるＯＵＴと、時間積分器１０Ｄにおけるリング発振器１３の定常周波数と等しい周波数のサンプリングクロック信号ＣＫとが入力される点である。本実施形態のように、時間積分結果としてシングルエンド信号を出力する時間積分器１０Ｄを用いてもΔΣ型時間デジタル変換器を構成することができる。
　（第９の実施形態）
　図１５は、第９の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ｃは、二つの信号ＩＮ１ａ，ＩＮ１ｂの位相差で表される時間軸情報をデジタル値に変換して多ビット信号Ｄｏｕｔを出力する。ΔΣ型時間デジタル変換器１００Ｃは、第７の実施形態に係るΔΣ型時間デジタル変換器１００Ａにおける時間積分器１０Ｂを第５の実施形態に係る時間積分器１０Ｅに置き換えたものである。以下、第７の実施形態と異なる点について重点的に説明する。
　ΔΣ型時間デジタル変換器１００Ｃは、第５の実施形態に係る時間積分器１０Ｅ、ワンショットパルス発生器２２、ラッチ回路２３、位相状態検出回路２４、デコード回路２５、遅延回路２６、遅延回路３１、およびスワップ回路３２を備えている。
　ワンショットパルス発生器２２、ラッチ回路２３、位相状態検出回路２４、デコード回路２５、および遅延回路２６を含む回路部分が図１１の時間量子化器２０に該当する。位相状態検出回路２４は、時間積分器１０Ｅから出力されるＯＵＴを、時間積分器１０Ｅにおけるリング発振器１３の定常周波数と等しい周波数のサンプリングクロック信号ＣＫのタイミングでラッチする。ＯＵＴは、時間積分器１０Ｅにおけるリング発振器１３を構成する各遅延素子１３１の出力からなる多ビット信号であり、位相状態検出回路２４によって、ＣＫのタイミングでリング発振器１３の位相状態が検出される。位相検出回路２４の多ビット出力がＤｏｕｔに該当する。デコード回路２５は、Ｄｏｕｔをデコードして、時間積分器１０Ｅを負帰還制御するための多ビット信号を生成する。遅延回路２６は、ＣＫを遅延出力する。ワンショットパルス発生器２２は、遅延回路２６の出力を受けてワンショットパルスを発生する。位相状態検出回路２４は、ワンショットパルスでリセットされる。
　ラッチ回路２３は、ワンショットパルスのタイミングでデコード回路２５の出力をラッチする。ラッチ回路２３から出力される多ビット信号は、ＩＮ２ａ，ＩＮ２ｂの位相差で表される時間軸情報に対する積分利得を切り替えるための制御信号として時間積分器１０Ｅに与えられる。また、ラッチ回路２３から出力される多ビット信号のＭＳＢが制御信号としてスワップ回路３２に与えられる。ＩＮ２ａ，ＩＮ２ｂの位相差は遅延回路３１の遅延量で固定されているが、ラッチ回路２３の出力でＩＮ２ａ，ＩＮ２ｂの位相差に対する積分利得を制御することにより、実質的に時間量子化器２０の多ビット出力を時間積分器１０Ｅに負帰還することができる。
　以上のように、本実施形態によると、ΔΣ型時間デジタル変換器の出力を多ビット化することができる。
　（第１０の実施形態）
　図１６は、第１０の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ｄは、第９の実施形態に係るΔΣ型時間デジタル変換器１００Ｃを、時間積分器１０ＥにおいてＩＮ２ａ，ＩＮ２ｂの位相差に対する積分利得を制御するのではなく、ＩＮ２ａ，ＩＮ２ｂの位相差そのものを時間量子化器２０の多ビット出力に応じて変更するようにしたものである。以下、第９の実施形態と異なる点について重点的に説明する。
　ΔΣ型時間デジタル変換器１００Ｄは、第５の実施形態に係る時間積分器１０Ｅ、ワンショットパルス発生器２２、ラッチ回路２３、位相状態検出回路２４、デコード回路２５、遅延回路２６、スワップ回路３２、および可変遅延回路３３を備えている。
　スワップ回路３２および可変遅延回路３３を含む回路部分が図１１のデジタル時間変換器３０に該当する。可変遅延回路３３は、入力されたワンショットパルスを、ラッチ回路２３の出力に応じた遅延量で遅延出力する。スワップ回路３２にはワンショットパルスと可変遅延回路３３から遅延出力されたワンショットパルスとが入力される。
　図１７は、可変遅延回路３３の構成例を示す。可変遅延回路３３は、例えば、縦続接続された複数の遅延素子３３１とセレクタ回路３３２とで構成することができる。セレクタ回路３３２には各遅延素子３３１の出力が接続されている。セレクタ回路３３２は、ラッチ回路２３の出力に応じて、これら複数の入力の中からいずれか一つを出力する。これにより、時間量子化器２０の多ビット出力に応じてＩＮ２ａ，ＩＮ２ｂの位相差を変更することができる。
　以上のように、本実施形態によると、ΔΣ型時間デジタル変換器の出力を多ビット化することができる。
　（第１１の実施形態）
　図１８は、第１１の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ｅは、第１０の実施形態に係るΔΣ型時間デジタル変換器１００Ｄに、第２の実施形態に係る時間積分器１０Ｂを追加したものである。具体的には、ΔΣ型時間デジタル変換器１００Ｅに入力されるＩＮ１ａ，ＩＮ１ｂが時間積分器１０Ｂに接続され、時間積分器１０Ｂから出力されるＯＵＴａ，ＯＵＴｂが時間積分器１０ＥのＩＮ１ａ，ＩＮ１ｂにそれぞれ接続されている。さらに、スワップ回路３２から出力される二つの信号がＩＮ２ａ，ＩＮ２ｂとして時間積分器１０Ｂ，１０Ｅに接続されている。このように、時間積分器１０Ｂ，１０Ｅを縦続接続することで、ΔΣ型時間デジタル変換器１００Ｅは２次の時間積分特性を達成することができる。これにより、時間デジタル変換精度を向上させることができる。なお、さらに多くの時間積分器を縦続接続することで、時間積分特性をさらに高次に拡張することができる。
　（第１２の実施形態）
　図１９は、第１２の実施形態に係るΔΣ型時間デジタル変換器の構成を示す本実施形態に係るΔΣ型時間デジタル変換器１００Ｆは、第２の実施形態に係る時間積分器１０Ｂのような二つの信号ＯＵＴａ，ＯＵＴｂを出力する時間積分器１０と、ＯＵＴａ，ＯＵＴｂの位相差を量子化する時間量子化器２０と、時間量子化器２０の出力を時間軸情報に変換して時間積分器１０に負帰還するデジタル時間変換器３０と、二つのカウンタ回路４０と、周波数制御回路５０とを備えている。
　二つのカウンタ回路４０にはＯＵＴａ，ＯＵＴｂがそれぞれ接続されている。各カウンタ回路４０は、入力された信号のエッジを所定期間カウントする。当該カウント値から、時間積分器１０における図示しない二つの発振器（例えば、図５に示したリング発振器１３）の発振周波数を知ることができる。
　二つの発振器を備えたタイプの時間積分器１０では、これら二つの発振器の発振周波数を一致させる必要がある。そこで、周波数制御回路５０は、二つのカウンタ回路４０からカウント値を受け、これらカウント値が互いに等しくなるように時間積分器１０における二つの発振器の発振周波数を制御する。周波数制御回路５０は、例えば、時間積分器１０における図示しない負荷回路の負荷特性を調整することで各発振器の発振周波数を制御する。具体的には、負荷回路として図９に示したような可変容量回路１２’を各発振器に接続し、周波数制御回路５０から制御信号ＣＴＬを出力することで各発振器の発振周波数を制御することができる。
　以上のように、本実施形態によると、時間積分器１０における発振回路の発振周波数が安定するため、ΔΣ型時間デジタル変換器の動作を安定させることができる。
　（第１３の実施形態）
　図２０は、第１３の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ｇは、第１２の実施形態に係るΔΣ型時間デジタル変換器１００Ｆにおける時間積分器１０を、第４の実施形態に係る時間積分器１０Ｄのようなシングルエンド信号ＯＵＴを出力する時間積分器１０に置き換えたものである。以下、第１２の実施形態と異なる点について重点的に説明する。
　カウンタ回路４０は、時間積分器１０から出力されるＯＵＴのエッジを所定期間カウントする。周波数制御回路５０は、カウンタ回路４０のカウント値と基準カウント値とを受け、カウンタ回路４０のカウント値が基準カウント値と等しくなるように時間積分器１０における図示しない発振器（例えば、図７に示したリング発振器１３）の発振周波数を制御する。基準カウント値とは、時間積分器１０における発振器の定常周波数に相当する値である。
　本実施形態のように、時間積分結果としてシングルエンド信号を出力する時間積分器１０を備えたΔΣ型時間デジタル変換器においても、時間積分器１０における発振回路の発振周波数が安定し、ΔΣ型時間デジタル変換器の動作を安定させることができる。
　（第１４の実施形態）
　図２１は、第１４の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ｈは、第２の実施形態に係る時間積分器１０Ｂのような二つの信号ＯＵＴａ，ＯＵＴｂを出力する時間積分器１０と、ＯＵＴａ，ＯＵＴｂの位相差を量子化する時間量子化器２０と、時間量子化器２０の出力を時間軸情報に変換して時間積分器１０に負帰還するデジタル時間変換器３０と、位相スリップ検出回路６０と、補正回路７０とを備えている。
　位相スリップ検出回路６０にはＯＵＴａ，ＯＵＴｂが接続されている。位相スリップ検出回路６０は、ＯＵＴａ，ＯＵＴｂから時間積分器１０における図示しない発振回路の位相スリップを検出する。時間積分器１０における図示しない二つの発振器（例えば、図５に示したリング発振器１３）の発振周波数が等しい場合、ＯＵＴａ，ＯＵＴｂの位相差は変化しないが、二つの発振器の発振周波数が互いにずれていると、ＯＵＴａ，ＯＵＴｂの位相差は徐々に大きくなり、ある時点で１周期差、すなわち、２π相当の位相差となる。位相スリップ検出回路６０は、このような２π相当の位相差を位相スリップとして検出する。
　図２２は、位相スリップ検出回路６０の構成例を示す。位相スリップ検出回路６０は、例えば、４つのＤＦＦ６１とＮＡＮＤゲート６２とで構成することができる。
前段の二つＤＦＦ６１のデータ入力には論理レベル“Ｈ”が接続され、ＩＮａ，ＩＮｂがそれぞれクロック入力される。後段の二つＤＦＦ６１のデータ入力には前段の二つのＤＦＦ６１のＱ出力がそれぞれ接続され、ＩＮａ，ＩＮｂがそれぞれクロック入力され、Ｑ出力がスリップ検出信号として出力される。前段の二つのＤＦＦ６１のＱ出力はＮＡＮＤゲート６２に入力され、ＮＡＮＤゲート６２の出力が各ＤＦＦ６２のリセット入力に接続されている。
　時間積分器１０における二つの発振器の発振周波数が等しい場合、例えば、ＯＵＴａの信号エッジが発生してから１周期以内にＯＵＴｂの信号エッジが必ず発生するため、ＯＵＴａの次の信号エッジが発生するよりも前に４つのＤＦＦ６１はリセットされる。このため、後段の二つのＤＦＦ６１のＱ出力がＨレベルになることはない。一方、時間積分器１０における二つの発振器の発振周波数が互いにずれていてＯＵＴａ，ＯＵＴｂの位相差が２π以上になると、例えば、ＯＵＴａの信号エッジが発生してからＯＵＴｂの信号エッジが発生するよりも先にＯＵＴａの次の信号エッジが発生するため、ＯＵＴａが接続された後段のＤＦＦ６１のＱ出力がＨレベルに変化する。このように、上記構成の位相スリップ検出回路６０によって、時間積分器１０における二つの発振器の位相スリップを検出することができる。
　図２１に戻り、補正回路７０は、位相スリップ検出回路６０の出力に基づいて、時間量子化器２０から出力されるデジタル値を補正する。図２３は、補正回路７０の構成例を示す。補正回路７０は、例えば、セレクタ回路７１と加算器７２とで構成することができる。セレクタ回路７１には数値“０”、“＋α”、“－α”が入力されている。αは、２π相当の位相ずれを表す値である。セレクタ回路７１は、位相スリップ検出回路６０から出力される２ビット信号で、これら入力値の中からいずれか一つを出力する。すなわち、位相スリップが検出されない場合には“０”が、位相スリップが検出された場合は“＋α”および“－α”のいずれか一方が、セレクタ回路７１から出力される。なお、“＋α”および“－α”のいずれが出力されるかは、時間積分器１０における二つの発振器の発振周波数の相対的な高低によって決まる。
　以上のように、本実施形態によると、時間積分器１０における二つの発振器の発振周波数のずれによって生じるオフセット誤差が補正され、ΔΣ型時間デジタル変換器の変換精度を向上させることができる。
　（第１５の実施形態）
　図２４は、第１５の実施形態に係るΔΣ型時間デジタル変換器の構成を示す。本実施形態に係るΔΣ型時間デジタル変換器１００Ｉは、第１４の実施形態に係るΔΣ型時間デジタル変換器１００Ｇにおける時間積分器１０を、第４の実施形態に係る時間積分器１０Ｄのようなシングルエンド信号ＯＵＴを出力する時間積分器１０に置き換えたものである。以下、第１４の実施形態と異なる点について重点的に説明する。
　位相スリップ検出回路６０にはＯＵＴとサンプリングクロック信号ＣＫとが接続されている。ＣＫは、時間積分器１０における図示しないリング発振器（例えば、図７に示したリング発振器１３）の定常周波数と等しい周波数のクロック信号ＣＫであり、時間積分器１０にも入力されている。位相スリップ検出回路６０は、ＯＵＴ，ＣＫから時間積分器１０における図示しない発振回路の位相スリップを検出する。補正回路７０は、位相スリップ検出回路６０の出力に基づいて、時間量子化器２０から出力されるデジタル値を補正する。
　本実施形態のように、時間積分結果としてシングルエンド信号を出力する時間積分器１０を備えたΔΣ型時間デジタル変換器においても、時間積分器１０における発振器の発振周波数のずれによって生じるオフセット誤差が補正され、ΔΣ型時間デジタル変換器の変換精度を向上させることができる。
　本発明に係る時間積分器は、二つの信号の位相差で表される時間軸情報を積分することができ、また、本発明に係るΔΣ型時間デジタル変換器は、時間軸情報をΔΣ変調して高精度な時間デジタル変換を達成することができるため、通信システムやデジタル製品の基本部品として有用である。
　１０Ａ～１０Ｆ　時間積分器
　１１　　パルス発生回路
　１２　　可変容量回路（負荷回路）
　１２１　トランジスタ
　１２２　トランジスタ
　１２’　可変容量回路（負荷回路）
　１３　　リング発振器（発振器、発振回路）
　１３１　遅延素子
　１４　　ＬＣ発振器（発振器、発振回路）
　１００Ａ～１００Ｉ　ΔΣ型時間デジタル変換器
　１０　　時間積分器
　２０　　時間量子化器
　２１　　位相比較器
　２２　　ワンショットパルス発生器
　２３　　ラッチ回路
　３０　　デジタル時間変換器
　３１　　遅延回路
　３２　　スワップ回路
　４０　　カウンタ回路
　５０　　周波数制御回路
　６０　　位相スリップ検出回路
　７０　　補正回路

Claims (19)

  1. 二つの信号の位相差で表される時間軸情報を積分する時間積分器であって、
    　入力された二つの信号のエッジの時間差を二つのパルス信号のパルス幅の差に変換して当該二つのパルス信号を出力するパルス発生回路と、
    　前記二つのパルス信号で負荷特性が切り替わる負荷回路と、
    　前記負荷回路が接続され、前記負荷回路の負荷特性に応じて発振周波数が切り替わる発振回路とを備え、
    　前記発振回路の出力を時間積分結果として出力する
    ことを特徴とする時間積分器。
  2. 請求項１に記載の時間積分器において、
    　前記パルス発生回路および前記負荷回路をもう一つずつ備え、
    　前記もう一つのパルス発生回路に別の二つの信号が入力される
    ことを特徴とする時間積分器。
  3. 請求項１および２のいずれか一つに記載の時間積分器において、
    　前記負荷回路は、前記二つのパルス信号の一方および他方がそれぞれ接続され、当該接続されたパルス信号の論理レベルに応じて容量値が切り替わる複数の可変容量回路を有し、
    　前記発振回路は、前記二つのパルス信号の一方が接続された前記可変容量回路が接続され、当該接続された可変容量回路の容量値に応じて発振周波数が切り替わる発振器と、前記二つのパルス信号の他方が接続された前記可変容量回路が接続され、当該接続された可変容量回路の容量値に応じて発振周波数が切り替わるもう一つの発振器とを有する
    ことを特徴とする時間積分器。
  4. 請求項１および２のいずれか一つに記載の時間積分器において、
    　前記負荷回路は、前記二つのパルス信号の一方および他方がそれぞれ接続され、当該接続されたパルス信号の論理レベルに応じて容量値が切り替わる複数の可変容量回路を有し、
    　前記発振回路は、前記複数の可変容量回路が接続され、これら接続された可変容量回路の合計容量値に応じて発振周波数が切り替わる発振器を有する
    ことを特徴とする時間積分器。
  5. 請求項３および４のいずれか一つに記載の時間積分器において、
    　前記発振器が、複数の遅延素子がリング状に接続されてなるリング発振器であり、
    　前記リング発振器を構成する各遅延素子の出力ノードに前記可変容量回路が接続されている
    ことを特徴とする時間積分器。
  6. 請求項３および４のいずれか一つに記載の時間積分器において、
    　前記発振器がＬＣ発振器であり、
    　前記ＬＣ発振器の出力ノードに前記可変容量回路が接続されている
    ことを特徴とする時間積分器。
  7. 請求項３から６のいずれか一つに記載の時間積分器において、
    　前記可変容量回路は、ソースおよびドレインのいずれか一方が電気的にフローティング状態にされ、他方が前記発振器に接続され、ゲートに前記パルス信号またはその論理反転が制御信号として接続されたトランジスタを有する
    ことを特徴とする時間積分器。
  8. 請求項７に記載の時間積分器において、
    　前記可変容量回路は、前記トランジスタとは異極性のトランジスタを有し、
    　前記異極性のトランジスタのソースおよびドレインのいずれか一方が電気的にフローティング状態にされ、他方が前記発振器に接続され、ゲートに前記制御信号の論理反転が接続されている
    ことを特徴とする時間積分器。
  9. 二つの信号の位相差で表される時間軸情報をデジタル値に変換するΔΣ型時間デジタル変換器であって、
    　請求項２に記載の時間積分器と、
    　前記時間積分器の出力を量子化する時間量子化器と、
    　前記時間量子化器の量子化出力を二つの信号のエッジの時間差に変換して当該二つの信号を出力するデジタル時間変換器とを備え、
    　前記デジタル時間変換器から出力された前記二つの信号が前記時間積分器における二つのパルス発生回路の一方に入力される
    ことを特徴とするΔΣ型時間デジタル変換器。
  10. 請求項９に記載のΔΣ型時間デジタル変換器において、
    　前記時間積分器は、時間積分結果に応じた位相差を有する二つの信号を出力するものであり、
    　前記時間量子化器は、前記時間積分器から出力された前記二つの信号の位相差を量子化する
    ことを特徴とするΔΣ型時間デジタル変換器。
  11. 請求項１０に記載のΔΣ型時間デジタル変換器において、
    　前記時間量子化器は、
    　　前記時間積分器から出力された前記二つの信号の位相を比較する位相比較器と、
    　　ワンショットパルスを発生するワンショットパルス発生器と、
    　　前記ワンショットパルスのタイミングで前記位相比較器の出力をラッチするラッチ回路とを有するものであり、
    　前記デジタル時間変換器は、
    　　前記ワンショットパルスが入力され、当該入力されたワンショットパルスを遅延出力する遅延回路と、
    　　前記ワンショットパルスおよび前記遅延回路から遅延出力されたワンショットパルスが入力され、前記ラッチ回路の出力に応じて、これら入力されたパルスを相互に入れ替えて出力するスワップ回路とを有する
    ことを特徴とするΔΣ型時間デジタル変換器。
  12. 請求項９に記載のΔΣ型時間デジタル変換器において、
    　前記時間積分器は、時間積分結果がサンプリングクロック信号に対する位相差として反映された信号を出力するものであり、
    　前記時間量子化器は、前記サンプリングクロック信号と前記時間積分器から出力された前記信号との位相差を量子化する
    ことを特徴とするΔΣ型時間デジタル変換器。
  13. 請求項１２に記載のΔΣ型時間デジタル変換器において、
    　前記時間量子化器は、
    　　前記サンプリングクロック信号と前記時間積分器から出力された前記信号との位相を比較する位相比較器と、
    　　ワンショットパルスを発生するワンショットパルス発生器と、
    　　前記ワンショットパルスのタイミングで前記位相比較器の出力をラッチするラッチ回路とを有するものであり、
    　前記デジタル時間変換器は、
    　　前記ワンショットパルスが入力され、当該入力されたワンショットパルスを遅延出力する遅延回路と、
    　　前記ワンショットパルスおよび前記遅延回路から遅延出力されたワンショットパルスが入力され、前記ラッチ回路の出力に応じて、これら入力されたパルスを相互に入れ替えて出力するスワップ回路とを有する
    ことを特徴とするΔΣ型時間デジタル変換器。
  14. 請求項９に記載のΔΣ型時間デジタル変換器において、
    　前記時間積分器における発振回路は、複数の遅延素子がリング状に接続されてなるリング発振器を有し、
    　前記時間積分器は、前記リング発振器を構成する各遅延素子の出力からなる多ビット信号を出力するものであり、
    　前記時間量子化器は、前記時間積分器から出力された前記多ビット信号をサンプリングクロック信号のタイミングでラッチして前記時間積分器の出力を多ビット値に変換する
    ことを特徴とするΔΣ型時間デジタル変換器。
  15. 請求項１４に記載のΔΣ型時間デジタル変換器において、
    　前記デジタル時間変換器から出力された前記二つの信号の位相差で表される時間軸情報を積分利得が前記時間量子化器の出力に応じて切り替わる
    ことを特徴とするΔΣ型時間デジタル変換器。
  16. 請求項１４に記載のΔΣ型時間デジタル変換器において、
    　前記デジタル時間変換器が出力する前記二つの信号のエッジの時間差が前記時間量子化器の出力に応じて切り替わる
    ことを特徴とするΔΣ型時間デジタル変換器。
  17. 請求項９から１６のいずれか一つに記載のΔΣ型時間デジタル変換器において、
    　請求項２に記載の時間積分器をもう一つ備え、
    　前記もう一つの時間積分器の出力が前記時間積分器の入力に接続されており、
    　前記デジタル時間変換器から出力された前記二つの信号が前記もう一つの時間積分器における二つのパルス発生回路の一方に入力される
    ことを特徴とするΔΣ型時間デジタル変換器。
  18. 請求項９から１６のいずれか一つに記載のΔΣ型時間デジタル変換器において、
    　前記時間積分器における発振回路の発振周波数を測定するカウンタ回路と、
    　前記カウンタ回路の出力に基づいて前記発振回路の発振周波数を制御する周波数制御回路とを備えている
    ことを特徴とするΔΣ型時間デジタル変換器。
  19. 請求項９から１６のいずれか一つに記載のΔΣ型時間デジタル変換器において、
    　前記時間積分器における発振回路の位相スリップを検出する位相スリップ検出回路と、
    　前記位相スリップ検出回路の出力に基づいて、前記時間量子化器から出力されるデジタル値を補正する補正回路とを備えている
    ことを特徴とするΔΣ型時間デジタル変換器。
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