KR20190075227A - 전하 펌프를 이용한 에러 피드백 3차 델타-시그마 시간-디지털 변환 회로 - Google Patents

Abstract

전하 펌프를 이용한 에러 피드백 3차 델타-시그마 시간-디지털 변환 회로가 개시된다. 시간-디지털 변환기는 뺄셈기(subtractor), 디지털-시간 변환기(digital to time converter), 및 양자화기(quantizer)를 이용한 에러 피드백 구조로 구성된 1차 시간-디지털 변환기(time to digital converter)가 3차 MASH(multi stage noise shaping) 구조로 구성된다.

Description

전하 펌프를 이용한 에러 피드백 3차 델타-시그마 시간-디지털 변환 회로{ERROR-FEEDBACK THIRD-ORDER DELTA-SIGMA TIME-TO-DIGITAL CONVERTER USING CHARGE PUMP}

아래의 설명은 시간-디지털 변환기(time-to-digital converter)에 관한 것이다.

시간-디지털 변환기(time-to-digital converter, TDC)는 두 상승 신호의 시간 차이를 디지털 값으로 변환하는 회로이다. 하지만 디지털 구조는 필연적으로 양자화 잡음을 동반하게 된다.

시간-디지털 변환기는 아날로그 위상 잠금 루프의 위상 검출기 역할을 하는데, 시간의 크기를 정확히 디지털 코드로 변환할수록 루프의 안정성이 확보되며, 지터의 크기가 줄어든다. 따라서 양자화 잡음을 줄이는 것이 중요하다. 양자화 잡음을 줄이는 방안 중 하나는 시간-디지털 변환기의 해상도를 높이는 방법이다.

간단한 구조로 설계하면서 안정성과 고해상도를 가지는 뺄셈기와 에러피드백 1차 델타-시그마 시간-디지털 변환기를 제안하고 이를 이용한 3차 MESH 델타-시그마 시간-디지털 변환기를 제안한다.

뺄셈기(subtractor), 디지털-시간 변환기(digital to time converter), 및 양자화기(quantizer)를 이용한 에러 피드백 구조로 구성된 1차 시간-디지털 변환기(time to digital converter)를 3차 MASH(multi stage noise shaping) 구조로 구성하는 것을 특징으로 하는 시간-디지털 변환기를 제공한다.

일 측면에 따르면, 상기 에러 피드백 구조는 잡음 이동(noise shaping) 특성을 가진 델타-시그마 모듈레이션(delta-sigma modulation) 구조로 이루어진다.

다른 측면에 따르면, 상기 3차 MASH 구조는 첫 번째 단의 양자화기 잡음을 두 번째 단에서 잡음 이동(noise shaping) 하고 두 번째 단의 양자화기 잡음을 세 번째 단에서 잡음 이동 하여 잡음 취소 회로(noise cancellation circuit)를 통해 첫 번째 단의 양자화기 잡음과 두 번째 단의 양자화기 잡음을 제거하고 세 번째 단의 양자화기 잡음을 최종 출력으로 한다.

또 다른 측면에 따르면, 상기 뺄셈기는 전하 펌프와 캐패시터 및 인버터를 이용하여 입력 시간 정보와 피드백 시간 정보의 차이를 출력한다.

또 다른 측면에 따르면, 상기 디지털-시간 변환기는 디지털 출력 값에 따라 디지털 값 1에 해당하는 시간을 상기 뺄셈기의 출력에 더하거나 빼준다.

또 다른 측면에 따르면, 상기 양자화기는 상기 뺄셈기의 출력에 따라 플립플랍(flip-flop)을 이용하여 디지털 값 0 또는 1을 출력한다.

본 발명의 실시예들에 따르면, 적분기 없이 뺄셈기 1개와 뺄셈이 포함된 디지털-시간 변환기 1개로 구성한 간단한 구조로 3차 MESH 델타-시그마 시간-디지털 변환기를 설계할 수 있다.

도 1은 지연 시간-디지털 변환기 구조를 도시한 것이다.
도 2는 버니어 지연 시간-디지털 변환기 구조를 도시한 것이다.
도 3은 연속 근사치 시간-디지털 변환기 구조를 도시한 것이다.
도 4는 델타-시그마 모듈레이션 구조를 도시한 것이다.
도 5는 델타-시그마 모듈레이션의 선형 모델을 도시한 것이다.
도 6은 시간 영역에서의 뺄셈기 구조를 도시한 것이다.
도 7은 시간 영역에서의 뺄셈기 동작을 도시한 것이다.
도 8은 전하 펌프 구조를 도시한 것이다.
도 9는 차수에 따른 잡음 스펙트럼 밀도를 도시한 것이다.
도 10은 오버샘플링과 차수에 따른 잡음 전력을 도시한 것이다.
도 11은 단일 단계 구조의 델타-시그마 모듈레이션을 도시한 것이다.
도 12는 피드포워드와 피드백 통로를 가진 단일 단계 구조의 델타-시그마 모듈레이션을 도시한 것이다.
도 13은 다중 단계 잡음 이동 델타-시그마 모듈레이션을 도시한 것이다.
도 14는 적분기를 이용한 구조를 가진 1차 시간-디지털 변환기를 도시한 것이다.
도 15는 에러 피드백 구조를 가진 1차 시간-디지털 변환기를 도시한 것이다.
도 16은 본 발명에 따른 시간-디지털 변환기 구조로 1-1-1 다중 단계 잡음 이동 델타-시그마 모듈레이션을 도시한 것이다.
도 17은 1차 델타-시그마 모듈레이션을 도시한 것이다.
도 18은 뺄셈기의 내부 블락도를 도시한 것이다.
도 19는 방전 전류 신호를 도시한 것이다.
도 20은 뺄셈기의 동작을 도시한 것이다.
도 21은 단일 차동 변환기의 구조와 동작을 도시한 것이다.
도 22는 뺄셈기에서 사용되는 TSPC 플립플랍 구조를 도시한 것이다.
도 23은 전하 펌프의 구조와 출력 전압에 따른 충전 및 방전 전류 값을 도시한 것이다.
도 24는 전하 펌프에 사용된 1단 차동 증폭기를 도시한 것이다.
도 25는 양자화기 내부 구조를 도시한 것이다.
도 26은 디지털-시간 변환기 내부 구조를 도시한 것이다.
도 27은 딜레이가 추가된 1차 델타-시그마 시간-디지털 변환기의 내부 구조를 도시한 것이다.
도 28은 1차 델타-시그마 시간-디지털 변환기의 동작을 도시한 것이다.
도 29는 잡음 취소 회로를 도시한 것이다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

시간-디지털 변환기는 시작 신호(Start Edge)와 정지 신호(Stop Edge)를 가지고 시간 정보를 얻어서 디지털 값으로 변환해주는 블록이다. 공정이 점점 낮아지고 전압에 끼치는 잡음(Noise)의 영향력이 커지면서 상대적으로 시간에 대한 잡음의 영향력이 적으므로 중요한 블록이 되어가고 있다.

시간-디지털 변환기는 시간-전압 변환기(Time to Voltage Converter)와 전압-시 디지털 변환기(Voltage to Digital Converter)로 구성되어 있다. 다시 말해, 시간-디지털 변환기는 시간 정보에 따라 변하는 전압으로 변환시켜 준 후 각각의 전압 값에 대응되는 디지털 값으로 변환 시켜준다.

도 1은 지연 시간-디지털 변환기(delay line TDC)의 구조를 도시한 것이다.

지연 시간-디지털 변환기는 인버터의 지연 시간과 플립플랍을 이용한다. 이 구조의 해상도는 인버터의 지연시간과 동일하다. 즉, resolution=t_d1가 된다. 지연 시간-디지털 변환기는 시작 신호를 인버터의 지연 시간만큼 지연 시킨 후 플립플랍의 입력으로 넣는다. 플립플랍의 클락은 정지 신호로 넣어서 각 단마다 출력을 뽑아낸다. 이 출력은 온도계 코드가 되어 인코더를 통해 이진 코드로 전환해준다. 이 구조는 정확성을 위해서는 각각의 인버터 간의 불일치가 매우 중요하다. 공정상에서 인버터의 지연 시간이 서로 다르게 되면 각 비트마다 갖는 시간정보가 다르다는 것이므로 부정확해진다. 또한 '1'에서 '0'이 되는 구간에서는 준 안정성문제도 고려해야 한다.

도 2는 버니어 지연 시간-디지털 변환기(vernier delay line TDC)의 구조를 도시한 것이다.

도 1의 지연 시간-디지털 변환기는 최대한의 해상도는 인버터의 최소 지연 시간까지라는 제한이 있기 때문에, 고해상도를 위해 도 2와 같이 정지 신호에도 시작 신호와는 다른 지연 시간을 갖는 인버터를 추가한다. 그렇게 되면 해상도는 두 인버터 지연 시간의 차이가 된다. 즉, resolution=t_d1-t_d2가 된다. 하지만 이 구조도 인버터 간의 불일치에 대한 문제는 여전히 존재한다.

도 3은 연속 근사치 시간-디지털 변환기(SAR TDC)의 구조를 도시한 것이다.

도 3에 도시한 바와 같이, 연속 근사치 시간-디지털 변환기는 한 순환에 한 비트씩 최상위 비트부터 출력한다. 처음에 끝 인버터에서 '0'이면 중간 인버터의 값을 확인하여 '1'이면 끝과 중간의 중간 인버터의 값을 확인하고 '0'이면 다시 이전 인버터 값을 확인하고 '1'이면 이후 인버터 값을 확인한다. 이런 식으로 하면 출력은 지연 시간-디지털 변환기와 달리 온도계 코드가 아닌 이진 코드로 출력하게 된다. 그래서 인코더도 필요 없고 인버터의 수도 확연히 줄어들게 된다. 하지만 인버터의 불일치 문제는 여전히 존재하게 된다. 또한 비트 수만큼 순환을 해야 하기 때문에 속도가 느리고 전력 소모가 큰 단점이 있다.

델타-시그마 시간-디지털 변환기(DSM TDC)의 기본적 동작은 입력 정보에서 디지털 값인 출력 정보를 시간 정보로 바꾼 정보를 뺀다. 이 뺀 값을 누적시키면서 양자화기를 통해 디지털 값으로 출력한다. 이 구조는 비교적 간단한 회로와 고해상도, 훌륭한 선형성을 가지고 있다. 대신 피드백 구조이기 때문에 대역폭에 제한이 있어 속도가 느리다는 단점이 있다.

도 4는 델타-시그마 모듈레이션(DSM)의 전체 블록도를 도시한 것이다.

델타-시그마 시간-디지털 변환기는 아날로그 입력 신호를 디지털 출력 신호로 변환해준다. 이때 디지털 출력 값을 다시 아날로그 값으로 바꾼 후 입력 신호와 뺄셈을 하고 뺄셈한 값을 적분하여 양자화기를 통해 디지털 값으로 변환해 준다.

이때 양자화기에서 입출력 간에 오차가 발생하는데 이 오차를 양자화기 오차라 한다. 이 오차는 선형적으로 변화하는 입력 신호에 대하여 일정한 패턴을 갖게 된다. 양자화기 오차와 신호 간의 관계를 보기 위해 전력 스펙트럼 밀도를 구해보면 오차 구간에서의 확률은 동일하므로 확률은 수학식 1과 같다.

[수학식 1]

오차의 제곱 평균 제곱근은 양자화 단계 크기로 적분해주면 수학식 2로 구할 수 있다.

[수학식 2]

전력 스펙트럼 밀도는 양자화기 오차를 백색 잡음으로 본다고 가정하면 수학식 3이 된다.

[수학식 3]

여기서 대역폭이

라면 전력 스펙트럼은 수학식 4와 같다.

[수학식 4]

여기서 오버샘플링(OSR)은 신호 대역폭과 샘플링 주파수의 비율을 의미한다.

양자화기 수준이 N비트라면 최대 전체 크기는 수학식 5와 같다.

[수학식 5]

신호가 사인파라면 신호의 전력은 수학식 6과 같다.

[수학식 6]

신호와 양자화기 오류의 비율을 보기 위해 신호대잡음비를 구해보면 수학식 7과 같고, 1 비트당 상승할수록 6dB정도 상승한다.

[수학식 7]

또한 오버샘플링을 통해서도 신호대잡음비가 변한다는 사실을 알 수 있다. 델타-시그마 모듈레이션의 가장 큰 특징은 잡음 이동이 된다는 것이다. 잡음 이동은 저주파에서의 잡음을 고주파로 이동시켜 줌으로써 저주파에서의 잡음이 적어지고 고주파에 잡음이 많아지게 된다. 이후에 필터를 통해 고주파에서의 잡음은 제거된다.

도 5는 델타-시그마 모듈레이션을 선형 모델로 바꾼 것이다. 도 5의 선형 모델을 가지고 수식적으로 살펴보면 수학식 8과 같다.

[수학식 8]

여기서 1-Z^-1은 양자화기 오차의 잡음 전달 함수이다. 이 함수는 제로 Z=1, 폴 Z=0인 고역통과필터이므로 양자화기 오차와 곱해지면서 오차를 고주파수 영역으로 이동시키게 된다.

수학식 9의 값의 크기를 구해보면 수학식 10과 같다.

[수학식 9]

[수학식 10]

상기한 바와 같이 저주파 영역에서부터 고주파 영역으로 갈수록 증가하고, 이는 잡음 이동을 시킬 수 있다는 것을 의미한다.

도 6은 시간 영역에서의 뺄셈기(subtractor)의 구조를 도시한 것이고, 도 7은 시간 영역에서의 뺄셈기의 동작을 도시한 것이다.

도 6에 도시한 바와 같이, 뺄셈기에서는 시작 신호와 정지 신호를 통해 입력 정보를 받게 된다. 두 신호에 의해 만들어진 출력은 신호가 하락하는 지점부터 전체 시간(T)에서 입력 정보만큼 빠진 지점에서 상승된다. 피드백 신호에 의한 출력도 이와 같이 동작하기 때문에 신호가 하락하는 지점부터 전체 시간에서 피드백 정보만큼 빠진 지점에서 상승이 일어난다. 이 두 출력 간의 차이를 계산해보면 수학식 11과 같다. 즉, 뺄셈기에서는 원하는 두 정보 간의 차이가 출력된다.

[수학식 11]

도 8은 기본적인 전하 펌프(charge pump)의 구조를 도시한 것이다.

도 8에 도시한 바와 같이, 전하 펌프는 전류를 충전시키는 소스(source) 부분과 방전시키는 싱크(sink) 부분으로 이루어져서 있다. 출력 부분 근처에 각각 스위치 역할을 하는 트랜지스터를 놓고 전류를 충전시킬지 방전시킬지를 조절한다. 소스와 싱크는 트랜지스터로 구성되어 있는데 전류 값이 작으면 외부 잡음에 민감하므로 너무 작게 할 수 없다. 그리고 소스는 PMOS, 싱크는 NMOS로 만들어지기 때문에 출력 전압에 따라 두 전류 값이 달라질 수 있다. 즉, 전류 값이 크면 출력의 전압이 크게 변한다. 따라서 전하 펌프의 전류량을 유의하며 설계해야 한다. 또한 충전 전류와 방전 전류가 일치해야 출력에 동일한 영향을 주기 때문에 소스와 싱크의 불일치에 대한 주의가 매우 중요하다.

디지털-시간 변환기의 뺄셈기에서는 시간 정보를 전압으로 변환 시켜주기 위해 필요한 블록이다. 시작 신호와 정지 신호 사이에 방전 전류를 흘려주어서 캐패시터에 있는 전압을 감소시켜준다. 이때 두 신호 차이에 일정한 비례관계로 감소할 수 있도록 충전 전류와 방전 전류가 일치하도록 하는 것이 중요하다.

디지털-시간 변환기는 디지털 값인 출력을 시간 정보인 입력 정보와 뺄셈기에서 뺄셈을 하기 위해서 시간 정보로 바꿔주는 블록이다. 출력이 '1'일 때는 시스템에 적절한 값으로 정한 '1'만큼의 시간 정보를 갖는 두 펄스 파를 만들어 주고 '0'일 때는 동일한 두 펄스 파를 만들어 준다.

델타-시그마 모듈레이션은 양자화기 잡음을 고주파 영역을 이동시키는 특징을 가지고 있는데 양자화기 잡음을 다시 한번 고주파 영역으로 이동시키기 위해 델타-시그마 모듈레이션 자체를 양자화기로 간주하여 델타-시그마 모듈레이션을 추가해준다. 이와 같은 방법으로 차수를 높일수록 더 높은 신호대잡음비를 얻을 수 있고 도 9는 차수 증가할수록 잡음 이동이 더 많이 된다는 것을 보여주고 있는 차수에 따른 잡음 스펙트럼 밀도이다. n차수 일 때 n×20dB/dec의 기울기를 가진다.

도 10은 오버샘플링비(OSR)과 차수에 따른 잡음 전력을 보여주고 있다. 오버샘플링이 클수록 잡음 제곱 평균 제곱근은 작아지고 차수가 클수록 더 급격히 작아진다는 것을 알 수 있다.

도 11은 단일 단계(single stage) 구조의 델타-시그마 모듈레이션 전체 블록도이다. 도 11의 구조는 한 비트 또는 다중 비트 출력이 가능하고 원하는 출력 양자화기 잡음 수준과 비트 수에 따라 선택한다. 하지만 단일 단계 구조는 안정성 확보가 어렵다는 문제 때문에 피드포워드 통로(feedforward paths) 또는 피드백 통로(feedback paths)를 추가하여 사용할 수 있다. 도 12는 피드포워드 통로와 피드백 통로가 추가된 3차 단일 단계 구조이다.

도 13은 3차 다중 단계 잡음 이동(multistage noise shaping) 델타-시그마 모듈레이션 전체 블록도이다. 1차 시간-디지털 변환기는 잡음 이동이 적어 효과가 없기 때문에 추가로 양자화기 오차를 입력으로 받아 다시 한 번 델타-시그마 모듈레이션을 해준다. 차수가 높을수록 잡음 이동 효과가 커지지만 해상도 한계 문제 때문에 보통 3차 시간-디지털 변환기를 사용한다. 출력에서 첫 번째, 두 번째 양자화기 오차를 제거하기 위해서 잡음 제거 회로를 추가해주어야 한다.

첫 번째 단의 양자화기 오차와 두 번째 단의 양자화기 오차가 제거되는 모습을 수식적으로 살펴보면 수학식 12와 같다.

[수학식 12]

양자화기 오차의 전달 함수를 보면 (1-Z^{- 1})³으로 1차 때와 비교하여 3제곱이 된다. 즉, 고주파 영역으로 이동하는 잡음이 더 많아진다.

잡음 취소 회로(noise cancellation circuit)는 한 클락 딜레이시키는 플립플랍 1개와 감산기 1개로 구성된다. 감산기는 가산기와 1의 보수, 2의 보수를 통해 구현할 수 있다.

두 번째 단의 1-Z^{- 1}와 세 번째 단의 첫 1-Z^-1에서는 1비트 감산기를 이용하고 세 번째 단의 두 번째 1-Z^-1에서는 2비트 감산기를 이용한다. 마지막에 각 단들의 출력을 더하는 가산기에서는 3비트 가산기를 이용한다. 가산기의 출력 값과 올림수의 논리 식은 수학식 13과 같다.

[수학식 13]

도 14는 적분기(integrator)를 이용한 1차 델타-시그마 모듈레이션 구조를 도시한 것이고, 도 15는 에러 피드백(error feedback) 구조를 가진 1차 델타-시그마 모듈레이션 구조를 도시한 것이다. 도 15의 에러 피드백 구조는 뺄셈기와 덧셈기, 양자화기로 구성되어 있다. 도 14의 적분기와 비교하여 적분기가 없이 덧셈기와 뺄셈기만으로 델타-시그마 모듈레이션을 구현할 수 있어 더 간단한 구조라 할 수 있다.

이하에서는 전하 펌프를 이용한 에러 피드백 3차 델타-시그마 시간-디지털 변환기에 대해 설명하기로 한다.

고성능 고해상도를 가지는 시간-디지털 변환기를 위해 잡음 이동 특성을 가지고 있는 델타-시그마 모듈레이션을 이용한다. 그리고 구조의 단순화를 위해 적분기 구조 대신 에러 피드백 모듈레이션으로 설계한다. 또한 높은 잡음 이동과 안정성 확보를 위해 1차 델타-시그마 시간-디지털 변환기 구조를 3단으로 만든 1-1-1 다중 단계 잡음 이동 델타-시그마 시간-디지털 변환기로 설계한다.

도 16은 본 발명에 따른 3차 MASH(multistage noise shaping) 시간-디지털 변환기의 전체 블록도이다.

도 16에 도시한 바와 같이, 본 발명에 따른 3차 MASH 시간-디지털 변환기는 1-1-1 다중 단계 잡음 이동 델타-시그마 구조를 가진다. 다시 말해, 1차 시간-디지털 변환기 3개를 캐시케이드하여 3차로 구성한다.

구체적으로, 시간-디지털 변환기는 뺄셈기와 디지털-시간 변환기(DTC), 양자화기, 동기화를 위한 플립플랍, 잡음 취소 회로로 구성된다. 이때, 뺄셈기는 전하 펌프와 캐패시터, 인버터, 플립플랍, 버퍼로 구성되고 양자화기는 플립플랍으로 설계한다. 디지털-시간 변환기는 일정한 지연 시간을 가지는 버퍼와 다중화기를 이용하여 출력이 '0'일 때와 '1'일 때 다른 값을 출력한다. 잡음 취소 회로는 디지털 블락으로 START_IN을 클락으로 가지고 동기화 시키는 플립플랍과 가산기, 1의 보수, 2의 보수를 이용하여 설계한다. 가산기는 1비트, 2비트, 3비트 가산기를 사용하고 올림수 예견 가산기를 이용하여 동시에 계산이 진행되어 회로는 복잡해지지만 빠르게 계산하도록 설계한다.

이렇게 구성하면 첫 단에서의 양자화기 잡음을 두 번째 단의 입력으로 넣으면서 첫 단의 양자화기 잡음을 두 번째 단에서 잡음 이동하게 된다. 추가로 세 번째 단도 두 번째 단의 양자화기 잡음을 이동하게 된다. 그리고 각 단마다 같은 클락으로 동기화 시키기 위해 플립플랍을 추가한다. 각 단마다 출력된 디지털 값을 잡음 취소 회로를 통해 첫 째, 두 번째 단의 양자화기 잡음은 제거해주고 세 번째 단의 양자화기 잡음만이 최종 출력에 나올 수 있도록 하여 양자화기 잡음을 줄일 수 있다.

도 17은 1차 델타-시그마 모듈레이션의 구조를 나타내고 있다. 이 구조는 적분기가 없는 에러 피드백 구조로 설계한다. 도 17을 참조하면, 뺄셈기 2개가 필요하지만 뺄셈기의 출력이 디지털-시간 변환기로 입력된 OUT_1은 피드백의 정지 신호로 넣고 OUT_2는 시작 신호로 넣어준다. 즉, 두 신호를 반대로 넣어 주면 자동적으로 '-'를 붙게 되면서 덧셈기 역할을 하게 된다. 그래서 뺄셈기 2개가 아닌 디지털-시간 변환기 1개와 뺄셈기 1개로 설계할 수 있다.

도 18은 뺄셈기의 내부 블락도이다. 전하 펌프를 구동하기 위해서는 원래 신호와 인버터 된 신호가 필요하기 때문에 두 신호의 상승과 하락이 동시에 되기 위해 단일 차동 변환기를 이용한다. 시작 신호의 인버터 된 신호는 전류를 방전시켜서 캐패시터의 전압을 낮춰준다. 정지 신호가 들어오면 시작 신호에 의해 충전 되던 신호를 끊어주면서 방전 전류에 의해 전압이 떨어지던 것을 중지시킨다. 또한 시작 신호가 하락 할 때부터 캐패시터의 전압이 낮아져서 인버터 출력이 상승 할 때까지 방전시킨다. 낮아진 캐패시터의 전압을 다시 충전시키기 위해서 인버터 출력을 클락으로 가지고 인버터 출력을 일정 지연시간(Charging_delay)된 신호를 초기화 신호로 이용하는 플립플랍을 추가한다. 그러면 충전 지연시간(Charging_delay) 동안 캐패시터의 전압 값을 충전하게 된다.

D F/F_1은 시작 신호와 정지 신호에 의해 방전 되는 신호를 생성하기 위한 플립플랍이고 D F/F_2는 정보가 입력된 전압에서 나머지 전압을 방전시키기 위한 플립플랍이다. 두 신호를 OR 게이트를 통해서 합친다. 도 19는 방전 전류를 흘려주는 신호를 생성하는 모습이다. 도 18은 첫 째 단의 델타-시그마 모듈레이션의 뺄셈기 모습으로 두 번째 단과 세 번째 단도 동일한 구조지만 D F/F_2의 클락은 첫 번째 단과 동일한 클락을 사용하여 3개의 델타-시그마 모듈레이션에서 정보가 입력된 전압에서 나머지 전압을 방전 시키는 것을 동시에 일어날 수 있도록 한다. 도 19는 언제 방전 신호가 생성되는지를 보여주고 있다.

도 20은 전체적인 뺄셈기의 동작으로 위에는 입력 신호의 동작을 나타내고 아래는 피드백 신호의 동작을 나타내고 있다. 각각의 출력 간의 간격이 각각의 입력 정보 간의 차이가 된다. 피드백 신호에 의한 동작에서 정보가 입력된 전압에서 나머지 전압을 방전시킬 때는 입력 신호와 피드백 신호가 동시에 방전될 수 있도록 입력의 시작 신호가 하락 할 때부터 방전이 되도록 설계한다. 이때 정보가 다를 때 선형적으로 전압이 변할 수 있도록 동일한 전하 펌프의 전류가 흐르도록 설계하는 것이 중요하다. 만약 전압이 선형적으로 변하지 않으면 일정 값 이상의 정보가 들어왔을 때 전압이 급격히 변하거나 덜 변하면 인버터 출력이 상승이 일어나야 할 곳보다 더 먼저 혹은 더 늦게 상승이 일어나면서 오차가 발생한다.

도 18과 도 20을 통해 설명한 바와 같이 전하 펌프를 이용하여 D F/F_1은 START 신호의 상승 엣지와 STOP 신호의 상승 엣지 사이의 방전 신호를 생성한다. 이때 방전되는 양은 입력 정보를 의미한다. D F/F_2는 START 신호의 하락 엣지에서부터 출력 상승 엣지가 뜰 때까지 방전 신호를 생성한다. 이때 방전되는 양은 최대 시간 정보에서 입력 정보를 뺀 나머지 값과 동일하다. 방전된 캐패시터의 전압 값을 다시 충전 시켜주기 위해 인버터 출력을 클락을 가지고 지연된 값을 RESET 신호로 가지게 되면 지연된 시간만큼 전하 펌프에서 충전 전류가 흘러서 캐패시터의 전압 값을 올려준다. 피드백 정보도 이와 같이 동작하면서 최대 시간 정보에서 피드백 정보를 뺀 나머지를 방전시켜줄 때 입력 정보와 동시에 일어나야 출력 값에 두 정보 간의 차이가 출력 되기 때문에 입력 정보의 START 신호의 하락 엣지에 일어나도록 한다. 충전 전류는 방전 전류보다 크게 하여 충전을 위한 지연 시간을 적게 할 수 있도록 설계한다.

도 21은 뺄셈기에서 사용되는 단일 차동 변환기의 구조(a)와 동작(b)을 나타내고 있다. 한 통로에는 인버터 2개로 원래 입력에서 지연 시간만 있는 출력 값이 나오고 반대 통로에는 인버터 1개와 인버터 1개와 동일한 지연시간을 가지는 전달 게이트를 통과하여 원래 신호에 인버터 된 출력 값이 나오게 된다.

도 22는 뺄셈기에서 사용되는 TSPC 플립플랍 구조이다. 초기화 하는 트랜지스터는 NMOS 1개, PMOS 1개 총 2개를 달아 더 빠르고 안정적으로 초기화 할 수 있도록 한다. 플립플랍은 클락이 상승할 때 입력 값이 출력으로 나오게 된다.

도 23은 전하 펌프의 구조(a)와 출력 전압에 따른 충전 및 방전 전류 값(b)을 보여주고 있다. 전하 펌프는 게이트에 전압 ‘0’과 ‘1’을 입력하여 항상 전류가 흐르도록 하는 PMOS, NMOS 각각 1개씩이 있다. 그리고 출력에 연결된 캐패시터를 방전시키는 신호인 시작 신호에 의해 ON이 되는 NMOS 1개, 충전시키는 신호인 정지 신호의 인버터된 신호에 의해 ON이 되는 PMOS 1개가 있다. 여기서 전하 펌프의 전류가 너무 작으면 외부 잡음 성분에 민감하고 캐패시터의 전압의 변화가 적다. 전하 펌프의 출력 전압에 따른 충전 및 방전 전류 값을 보면 알다시피 충전 전류를 방전 전류보다 크게하여 클락 주기의 반 주기 안에 입력 정보를 제외한 남은 전압을 방전시키는 동작과 다시 1.8V까지 충전시키는 동작이 완료될 수 있도록 하였다. 이 때 방전 전류가 일정한 전압 구간이 넓을수록 더 정확한 값을 출력할 수 있다. 그리고 방전 전류 값의 크기와 캐패시터 값에 따라서도 영향이 존재한다. 캐패시터 값이 작으면 전류가 작더라도 캐패시터 전압 값이 많이 변하고 값이 크면 전류가 크더라도 캐패시터 전압 값의 변화가 적다. 그렇기 때문에 전하 펌프의 충전 전류 및 방전 전류와 캐패시터 간의 관계를 유의하며 설계해야 한다. 전류 불일치 문제 때문에 부궤환을 가지는 차동 증폭기 1개와 PMOS 2개, 일정한 바이어스 전압 값을 받는 NMOS 2개로 구성되어 있다.

도 24는 전하 펌프에 사용된 1단 차동 증폭기를 도시한 것이다. 도 24의 차동 증폭기는 전하펌프에서 부궤환을 동작시켜 전류 불일치 문제를 완화하고 충전 전류와 방전 전류가 동일한 값을 유지할 수 있도록 도와준다. 부궤환을 위해서는 이득이 커야 한다. 본 발명에서는 48dB의 이득을 가지도록 설계한다.

도 25는 양자화기 내부 구조를 도시한 것이다. 도 25의 양자화기에서 1비트 출력이기 때문에 플립플랍 하나로 두 신호 중 OUT_1은 입력으로 들어가고 OUT_2는 클락으로 들어가서 OUT_1이 OUT_2보다 앞서 있다면 '1'을 출력하고 늦다면 '0'을 출력한다. 이 값에 따라 디지털-시간 변환기에서 OUT_1과 OUT_2 중 어느 것을 디지털 '1' 값만큼 지연시켜서 출력시킬지 정한다.

도 26은 디지털-시간 변환기 내부 구조이다. 출력이 '1'일 경우 뺄셈기 출력 중 OUT_1을 지연 시간(Delay_3)을 통과시킨 값을 출력시켜서 피드백 정지 신호로 넣어준다. 출력이 '0'일 경우 OUT_2을 지연 시간(Delay_3)을 통과시킨 값을 출력시켜서 피드백 시작 신호로 넣어준다. 이 지연 시간(Delay_3)은 디지털 '1'값에 해당되는 값으로 여기서는 16ns으로 설계하였다. 이렇게 하면 디지털-시간 변환기에서 뺄셈과 뺄셈기에서 뺄셈이 합쳐져서 결과적으로 뺄셈기는 덧셈이 된다. 즉, A-(-B)A+B가 된다.

도 27은 전체적인 1차 델타-시그마 시간-디지털 변환기의 양자화기와 디지털-시간 변환기 구조를 도시한 것이다.

양자화기는 플립플랍 하나로 구성되어 입력 정보에 의해 생성된 OUT_1을 입력으로 받고 피드백 정보에 의해 생성된 OUT_2를 clock으로 받아서 디지털 값 '1' 또는 '0'을 출력한다. 이 값에 따라 디지털-시간 변환기가 동작하게 된다. 디지털-시간 변환기는 '1'일 때는 OUT_1을 Delay_3만큼 지연 시켜주고 '0'일 때는 OUT_2를 Delay_3만큼 지연 시켜준다. 그 다음 OUT_1이 피드백의 STOP 신호가 되고 OUT_2가 피드백의 START 신호가 된다. 이 과정을 통해 디지털-시간 변환기에서 뺄셈이 되고 추가로 신호가 바뀌어 들어가는 동작은 '-' 값에 붙는 것과 동일한 것이므로 뺄셈기가 덧셈기 역할이 된다. 여기서 Delay_1은 STOP 신호가 START 신호를 앞서지 않도록 일정 지연 시간을 OFFSET으로 준 값이다. Delay_2는 양자화기의 출력이 디지털-시간 변환기에 전달 되기 전에 미리 OUT_1, OUT_2가 디지털-시간 변환기에 전달되지 않도록 지연 시켜주는 값이다. Delay_3은 디지털 값 '1'에 해당되는 지연 시간 값이다.

1차 델타-시그마 시간-디지털 변환기에서 전압을 충전시키는 신호는 입력 통로와 피드백 통로가 서로 동일한 신호를 사용한다. 뺄셈의 출력은 다음 피드백 신호가 되는데 양자화기 출력이 나와서 디지털 시간 변환기에 들어가기까지 OUT_1과 OUT_2가 디지털 시간 변환기의 입력으로 들어가면 안되므로 이를 막기 위해 임의로 뺄셈의 출력을 지연(Delay_2) 시켜준다. 지연 시간(Delay_2)은 Delay_1과 Delay_3, 입력 값을 고려해야하는데 여기서는 5ns으로 한다. 또한 항상 시작 신호가 정지 신호보다 앞설 수 있도록 정지 신호를 지연시킨다. 여기서 지연 시간(Delay_1)은 5ns이다.

도 28은 출력이 ‘1’일 때 동작을 나타내는 모습으로 ‘1’이므로 피드백 신호로 OUT_1가 OUT_2보다 디지털 값 ‘1’만큼(delay_3) 지연되고 OUT_2는 피드백의 시작 신호로 OUT_1는 정지 신호로 들어가게 된다. 양자화기 출력이 적용 될 때까지 기다려주기 위해 Charging_delay_1과 Charging_delay_2를 delay_2만큼 지연시켜준다. Feedback_start_2은 dalay_2와 delay_3이 적용 되고 Feedback_stop_2은 delay_2가 적용된 신호이다. 여기서 양자화기에 들어가는 입력과 클락은 미리 다중화기의 동작을 선택해놓기 위해 지연 시간(Delay_2)을 지나기 전인 Charging_delay_1과 Charging_delay_2신호를 넣어준다. 여기서 delay_3은 2ns로 설정한다.

잡음 취소 회로에서 가산기는 올림수 예견 가산기를 이용한다. 통과하는 게이트의 수를 비슷하게 하여 출력까지의 지연 시간을 비슷하게 만들어주기 위해 필요에 따라 3개 입력, 4개 입력을 받는 로직을 설계한다.

도 29는 잡음 취소 회로를 도시한 것이다.

각 단마다 출력된 디지털 값 D_OUT_1, D_OUT_2, D_OUT_3을 받는다. 처음에는 2비트 가산기를 가지고 감산기를 만든다. 뺄셈기는 피연산자를 한 클락 지연 시킨 후 인버터를 통해 '1'은 '0'으로 '0'은 '1'로 바꿔 주는 1의 보수를 해준다. 그 다음 Cin 값을 '1'로 넣어주면서 2의 보수를 해준다. D_OUT_2은 2비트 감산기를 통과한 후 D_OUT_1과 3비트 가산기를 통해 두 값을 더한다. D_OUT_3은 2비트 감산기 1개와 3비트 감산기 1개를 통과한 후 D_OUT_1과 D_OUT_2를 더한 값과 4비트 가산기를 통해 더한다.

따라서, 본 발명에서는 제한적인 해상도를 가지는 지연 시간을 이용한 구조나 연속 근사치 구조보다 고해상도를 구현할 수 있는 델타-시그마 모듈레이션을 이용한 시간-디지털 변환기를 제안한다. 이때, 적분기를 활용한 시간-디지털 변환기가 아닌 뺄셈기를 이용한 에러 피드백 구조를 활용하여 더 간단한 구조의 시간-디지털 변환기를 설계할 수 있다. 그리고 고차 잡음 이동 효과와 안정성을 고려하여 1-1-1 메쉬 구조를 가지는 3차 시간-디지털 변환기를 설계한다. 또한 시간 정보를 한 펄스파의 상승 엣지와 하락 엣지 사이에 담아서 처리하게 되면 변환할 때 상승 엣지와 하락 엣지의 slew rate의 차이로 발생하는 오차가 문제가 되기 때문에 양자화기를 통과하여 디지털 값으로 출력하기 전까지 지속적으로 시간 정보를 두 펄스 파 각각의 상승 엣지 사이에 담아서 전달하여 원래 값과 근사한 값으로 정보를 전달할 수 있도록 설계한다.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 이때, 매체는 컴퓨터로 실행 가능한 프로그램을 계속 저장하거나, 실행 또는 다운로드를 위해 임시 저장하는 것일 수도 있다. 또한, 매체는 단일 또는 수 개의 하드웨어가 결합된 형태의 다양한 기록수단 또는 저장수단일 수 있는데, 어떤 컴퓨터 시스템에 직접 접속되는 매체에 한정되지 않고, 네트워크 상에 분산 존재하는 것일 수도 있다. 매체의 예시로는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical medium), 및 ROM, RAM, 플래시 메모리 등을 포함하여 프로그램 명령어가 저장되도록 구성된 것이 있을 수 있다. 또한, 다른 매체의 예시로, 어플리케이션을 유통하는 앱 스토어나 기타 다양한 소프트웨어를 공급 내지 유통하는 사이트, 서버 등에서 관리하는 기록매체 내지 저장매체도 들 수 있다.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (6)

1. 뺄셈기(subtractor), 디지털-시간 변환기(digital to time converter), 및 양자화기(quantizer)를 이용한 에러 피드백 구조로 구성된 1차 시간-디지털 변환기(time to digital converter)를 3차 MASH(multi stage noise shaping) 구조로 구성하는 것
   을 특징으로 하는 시간-디지털 변환기.
2. 제1항에 있어서,
   상기 에러 피드백 구조는 잡음 이동(noise shaping) 특성을 가진 델타-시그마 모듈레이션(delta-sigma modulation) 구조로 이루어진 것
   을 특징으로 하는 시간-디지털 변환기.
3. 제1항에 있어서,
   상기 3차 MASH 구조는 첫 번째 단의 양자화기 잡음을 두 번째 단에서 잡음 이동(noise shaping) 하고 두 번째 단의 양자화기 잡음을 세 번째 단에서 잡음 이동 하여 잡음 취소 회로(noise cancellation circuit)를 통해 첫 번째 단의 양자화기 잡음과 두 번째 단의 양자화기 잡음을 제거하고 세 번째 단의 양자화기 잡음을 최종 출력으로 하는 것
   을 특징으로 하는 시간-디지털 변환기.
4. 제1항에 있어서,
   상기 뺄셈기는 전하 펌프와 캐패시터 및 인버터를 이용하여 입력 시간 정보와 피드백 시간 정보의 차이를 출력하는 것
   을 특징으로 하는 시간-디지털 변환기.
5. 제1항에 있어서,
   상기 디지털-시간 변환기는 디지털 출력 값에 따라 디지털 값 1에 해당하는 시간을 상기 뺄셈기의 출력에 더하거나 빼주는 것
   을 특징으로 하는 시간-디지털 변환기.
6. 제1항에 있어서,
   상기 양자화기는 상기 뺄셈기의 출력에 따라 플립플랍(flip-flop)을 이용하여 디지털 값 0 또는 1을 출력하는 것
   을 특징으로 하는 시간-디지털 변환기.

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