CN101888243B - 数字锁相环电路及其方法 - Google Patents

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Abstract

本发明提出了一种数字锁相环电路及其方法。本发明的实施例的锁相环电路以数字相位延迟量化器取代模拟锁相环电路内的模拟电荷泵和相位频率检测器。因此，该内置的滤波器也可为尺寸紧密、高阶、高频宽和高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术以达到高速、高分辨率、尺寸紧密和低功率消耗的优点。

Description

数字锁相环电路及其方法
技术领域
本发明涉及锁相环电路，特别涉及一种提供这种电路相位延迟的装置。
背景技术
锁相环电路经常用于各种应用中。图1显示传统的模拟锁相环电路100。该电压控制振荡器的输出频率fVCO经由分频器112分频以得到该经分频的电压控制振荡器频率fVCO/N。基于触发器的相位频率检测器104比较参考频率时钟fref和该分频的电压控制振荡器频率fVCO/N以传送充电信号及放电信号以调整该模拟电荷泵106。该电荷泵106根据该相位频率检测器104的比较结果调整该控制电压的上升及下降。该电荷泵106的输出电压经由模拟滤波器108滤波并传送至该电压控制振荡器110以调整该电压控制振荡器频率。
传统模拟锁相环电路的功能
在图1所示的传统模拟锁相环电路100中，基于触发器的相位频率检测器104比较该参考频率时钟fref和该分频的电压控制振荡器频率fVCO/N，以调整该模拟电荷泵106以调整该电压控制振荡器频率。
图2显示以该传统模拟锁相环电路100调整振荡频率稍低的电压控制振荡器。若该电压控制振荡器频率低于预期，该电压控制振荡器频率fVCO/N会较该参考频率时钟fref晚抵达。该相位频率检测器104即传送较长的充电信号和另一较短的放电信号至该模拟电荷泵106。据此，净正电荷会由该电荷泵106传递至该模拟滤波器108而造成该电压控制振荡器110的控制电压上升，而较高的控制电压则可提升该电压控制振荡器110的频率。
然而，随着进入深亚微米的时代，元件尺寸也越来越小，传统的模拟设计即存在许多问题。例如，相对较大的回路模拟滤波器及更低的供应电源余裕空间(headroom)。克服上述问题的手段通常会造成其他问题，如以下所述。
1.解决模拟锁相环电路的大尺寸回路滤波器。
a.提供大尺寸的内置被动式回路滤波器。然而这种滤波器占据了硬件绝大部分的面积，且在应用于深亚微米工艺技术时会因该锁相环电路100尺寸的考量而造成问题。
b.提供内置主动式回路滤波器。然而这种滤波器的耗电量大且会制造大量的噪声。
c.在晶片外提供大尺寸的内置被动式回路滤波器。然而这种滤波器的整合层级较低，且会在封装接口上产生干扰噪声。
2.低供应电源余裕空间。
a.当使用上述的拓朴结构在小尺寸的工艺技术，可调整的范围、噪声及线性化等表现皆会因该模拟电荷泵的低供应电源余裕空间而降低。
b.另一种解决手段是使用额外电路以更正该电荷泵的可调整的范围、噪声及线性化等问题。然而使用这种额外电路会增加电路面积、耗电量及设计的复杂度，且这种额外电路也会产生额外的噪声及非线性现象。
据此，可利用数字锁相环电路以解决上述问题。图3显示传统数字锁相环电路200企图解决上述关于模拟锁相环电路问题的实施例。
图3所示的传统数字锁相环电路200利用时间至数字转换器(time-to-digital converter)205取代该模拟电荷泵，以使其他元件得以数字方式实现。该数字锁相环电路200并不需要分频器。该数字控制振荡器的高频输出信号直接传送至该时间至数字转换器205以形成反馈路径。
该数字锁相环电路200包含下列所述的许多问题。
1.该时间至数字转换器的分辨率差(反向器的延迟时间)而限制了相位噪声及颤动的表现。
2.该时间至数字转换器有限的长度限制了该锁相环电路的锁定范围。
3.该过采样设计的耗电量大，且限制了该数字控制振荡器210的操作频率(锁相环电路的输出频率)。
据此，需要一种系统和方法以解决上述的问题。
该系统和方法应避免使用会占据大部分硬件面积的模拟元件。在新深亚微米的工艺技术中，模拟元件的尺寸不会如数字元件般缩小。所述无法缩小尺寸的模拟元件在新工艺中将增加晶片的成本。例如，该模拟电荷泵和回路滤波器即占据了传统锁相环电路的大部分面积。
深亚微米的工艺技术的低电源供应电压压缩了晶片的余裕空间。该低余裕空间降低了模拟元件的效能。传统模拟锁相环电路中的相位频率检测器和高压模拟电荷泵间的接口也存在电压转换的问题，其会造成线性化降低及噪声。据此，应避免模拟元件和数字元件间的接口转换造成的效能下降效应。
据此，需要一种系统和方法以解决上述的问题。本发明即可解决上述需求。
发明内容
本发明揭示一种数字锁相环电路。该数字锁相环电路包含参考时钟产生器及数字滤波器以分别提供参考时钟信号和过滤的数字码。该电路进一步包含数字控制振荡器及分频器。该数字控制振荡器耦合至该数字滤波器以接收该过滤的数字码及提供输出信号。该分频器耦合以接收该输出信号以提供分频信号。最后，该电路包含相位延迟量化器，其耦合至该分频器、该参考时钟产生器和该数字滤波器。该相位延迟量化器根据来自该分频器和该参考时钟产生器的信号以量化该参考时钟信号和该分频信号之间的相位延迟，并提供数字码至该数字滤波器。该相位延迟量化器并非以过采样的手段量化在该参考时钟信号和该分频信号之间的相位延迟。
数字相位延迟量化器取代锁相环电路内的模拟电荷泵和相位频率检测器。因此，该内置的回路滤波器也可为尺寸紧密、高阶、高频宽及高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术以达到高速、高分辨率、尺寸紧密和低功率消耗的优点。
附图说明
图1显示传统的模拟锁相环电路；
图2显示传统模拟锁相环电路调整振荡频率偏低的电压控制振荡器的过程；
图3显示传统数字锁相环电路的一实施例；
图4显示根据一实施例的数字锁相环电路的示意图；
图5显示图4的数字锁相环电路调整振荡频率偏低的数字控制振荡器的过程；
图6显示每次参考时钟fref初始化启动时，延迟信号仅会通过各延迟级一次；
图7显示具有环状延迟链的改进式延迟量化器；及
图8显示内插拓朴结构以使其延迟时间短于门延迟时间。
主要元件符号说明
100                模拟锁相环电路
102                晶体振荡器
104                相位频率检测器
106                模拟电荷泵
108                巨型低通回路滤波器
110                电压控制振荡器
112                分频器
200                数字锁相环电路
202                晶体振荡器
203                触发器
205                时间至数字转换器
206                锁存器
208                数字滤波器
210                数字控制振荡器
300                数字锁相环电路
302                晶体振荡器
304                相位延迟量化器
308                数字滤波器
310                数字控制振荡器
312                分频器
400                相位延迟量化器
404a~404n          延迟链
406                缓冲器或放大器
410                温度计码至二进制码转换器
412                锁存器
414                逻辑控制器
500                延迟量化器
504a~504f          环状延迟链
508                缓冲器或放大器
512a和512b         锁存器
514                减法器
516                加法器
518                结果锁存器
520                完整环级计数器
522                环计数器
600                内插延迟级
602a和602b         延迟单元
608                缓冲器或放大器
具体实施方式
本发明涉及锁相环电路，特别涉及一种提供这种电路相位延迟的装置。以下叙述的表示是为使本领域技术人员能了解其内容并可据以实施，且提供于专利申请书及其需求的内文中。优选实施例的不同修改和在此描述的一般性原则和特点对于本领域技术人员而言为明显的。因此，本发明不应受限于所示的实施例，而应基于上述原则和特点给予一致性的最宽广的范围。
根据一实施例的锁相环电路实现数字相位延迟量化器以取代锁相环电路中的该模拟电荷泵和相位频率检测器。因此，该内置的回路滤波器也可为尺寸紧密、高阶、高频宽、高衰减量的数字滤波器。该数字锁相环电路利用深亚微米工艺技术中的高速优点、高分辨率、尺寸紧密及低功率的优点。为揭示根据本发明的数字锁相环电路的特性，可参考以下的叙述及其相关图式。
图4显示根据一实施例的数字锁相环电路300的示意图。相比于图1所示的传统模拟锁相环电路100，该数字锁相环电路300使用了分频器312，且其以数字相位延迟量化器304替换该相位频率检测器和模拟电荷泵。该相位延迟量化器304用以量化在参考时钟和分频信号之间的相位延迟。因为滤波器的输入来自该相位延迟量化器304的多个位的输出数字码，该模拟回路滤波器(主动或是被动)是由紧密、高阶、高频宽且高衰减量的数字滤波器308所取代。由于该滤波器308的输出为数字码，图1的电压控制振荡器是由数字控制振荡器310所取代。
图5显示图4的该数字锁相环电路300调整振荡频率偏低的数字控制振荡器310。该相位延迟量化器304用以计算参考时钟和该经分频的数字控制振荡器310的信号频率边缘间的延迟时间。若该数字控制振荡器310的频率低于预期，该分频的数字控制振荡器310的频率fDCO/N会较该参考时钟fref晚抵达。所述边缘间的延迟越大，该相位延迟量化器所送至该数字滤波器的码越大，而该送至该数字控制振荡器310的较大的数字码则可增加该数字控制振荡器310的频率。
为实现图5所示的该数字锁相环电路的功能，图6显示具有简单拓朴结构的基于长延迟链的相位延迟量化器400。该参考时钟fref用以初始化该延迟链，而该分频的数字控制振荡器310的频率fDCO/N较晚抵达锁存器412已锁存代表两信号边缘的传输延迟时间的码。
虽然相比于传统锁相环电路，本系统具有许多优点，然而其需要非常长的延迟链以达到合理的锁定范围。该延迟链需占用相当大的硬件面积及耗费相当多的能量，所述设计拓朴结构的缺点在深亚微米工艺技术中将抵销数字电路的高紧密度及低功率的优点。
如图6所示，在每次参考时钟fref初始化启动时，延迟信号仅会通过各延迟级404a至404n一次。
图7显示根据第二实施例的具有环状延迟链504a至504f的延迟量化器500。图8显示内插拓朴结构以使其延迟时间短于门延迟时间。
为揭示图7及图8的特性，可参考以下的叙述。
环状延迟链504a至504f(图7)。为节省功率消耗及硬件面积，该长线型延迟链被调整以形成环状延迟链504a至504f。取代原本以相当长的延迟链以计数长延迟，本环状延迟链可大幅降低功率消耗及硬件面积。因此，可节省延迟级的数目，且可大幅节省功率消耗及硬件面积。该数字过程可计数边缘间的延迟。
内插延迟级600(图8)。为实现高分辨率，使用内插延迟级600以使延迟时间短于门延迟时间。例如，在90纳米工艺下，数字门延迟时间约等于15皮秒(ps)。对要求高效能的锁相环电路而言，若该数字延迟缓冲器可以内插结构分成四个次级，该延迟时间可小于4皮秒以达到想要的分辨率。所述内插的次级的数量并不限制于四个，而可为任何合理的数目(例如2、3、4、5、6、7、8…)。
码减法器514。该参考时钟及经分频的电压控制的振荡器频率信号启动其个别的锁存器512以记录其边缘的抵达。如图7所示，码减法器514针对此两码作减法运算以决定该两边缘间的延迟时间。该相减码R代表非完整环状的内插级延迟。
环计数器522。如图7所示，若该两边缘间的延迟时间长于M个延迟单元，使用环计数器522记录该两边缘间完整环520的数目。该完整环数目C代表共有4MxC个内插级延迟。
最终码加法器516。所述完整环520的数目及剩余部分环的数目以该最终码加法器516计算。
在图7的范例中，共有M个延迟单元(4M个内插级)。例如，参考时钟fref启动锁存器512a锁存码A(8)，而在70个完整环延迟后，fDCO/N启动锁存器512b锁存码A(15)。该码减法器514计算相减码R为15-8＝7。因此，该两边缘间的延迟时间为4MxC+R＝(4Mx70+15-8)xΔt＝(280M+7)xΔt＝(70M+7/4)xΔtcell＝(70M+1+3/4)xΔtcell，其中Δtcell为延迟单元的延迟时间，而Δt为内插级延迟时间(在本范例中Δt＝Δtcell/4)。
从上述范例可明显看出该相位延迟量化器500的拓朴结构的优点。
(1)由于该内插结构，可通过延迟单元的部分延迟时间实现高分辨率。
(a)无内插结构：若M等于16且Δtcell为16皮秒，则系统可得知边缘间的差距为(16x70+1)x16皮秒＝1121x16皮秒＝17.936纳秒及(16x70+2)x16皮秒＝1122x16皮秒＝17.952纳秒之间。分辨率为16皮秒。
(b)有内插结构：若M等于16且Δt为4皮秒，则系统可得知边缘间的差距为(4x16x70+7)x4皮秒＝4487x4皮秒＝17.948纳秒及(4x16x70+8)x4皮秒＝4488x4皮秒＝17.952纳秒之间。分辨率为4皮秒，较无内插结构设计的分辨率精准。
(2)由于该相位延迟量化器500的环状结构、紧密尺寸及低功率，相位延迟量化器500可以延迟环实现。
(a)在本实施例中，使用16个延迟单元取代在非环状结构中所需要的1122个延迟单元。若需要更大的锁定范围，链状结构需要数千甚至数万个延迟单元。然而，环状结构的延迟单元的数量为固定，不需增加。
其他实施例
在图5中假设KDCO和数字码的数值成正比(数字码越大则频率越高)。若KDCO和数字码的数值成反比(数字码越大则频率越低)，则以下任一手段皆可保持负反馈路径稳定：(a)调换相位延迟量化器的两个输入信号(b)调换相位延迟量化器的减法器的两个输入信号(c)调整数字回路滤波器(d)调整数字控制振荡器解码器。
图6的内插延迟链及图7的环状内插延迟链分别可为下列任一(a)单端设计(b)差动设计(c)互补设计。
图7以概念式的图示表现逻辑过程。某些概念式的方块可以电路实现。(a)该缓冲器或放大器及该锁存器_r/锁存器_d可加以整合(具有锁存功能的缓冲器或放大器)(b)该锁存器_r/锁存器_d和该减法器可加以整合(具有锁存功能的减法器)(c)该减法器和该加法器可加以整合(三输入端的加法器)(d)该加法器和该结果锁存器可加以整合(具有锁存功能的加法器)(e)该环计数器和该完整环级计数器可加以整合(f)该完整环级计数器和该加法器可加以整合(g)若该数字滤波器可接受温度计码，则可省略该温度计码至二进制码转换器。
该温度计码至二进制码转换器可置放于下列任一数字逻辑处理路径：(a)位于该缓冲器/放大器及该锁存器之间(b)位于该锁存器及该减法器之间(c)位于该减法器及该加法器之间(d)位于该加法器及该结果锁存器之间(e)位于该结果锁存器及该数字滤波器之间(f)位于该数字滤波器及该数字控制振荡器之间。
优点
1.对比于图1的传统模拟锁相环电路：以高阶数字回路滤波器接续于所提出的以数字实现的相位延迟量化器取代传统模拟电荷泵及相位频率检测器，并拥有许多优点，例如较紧密的尺寸、高整合度和敏锐的噪声衰减。其他优点如下所述。
(a)内插延迟级具有高分辨率。和时间至数字转换器不同，本发明所提出的相位延迟量化器利用内插设计以达到高分辨率，并使锁相环电路的表现具有低相位噪声、低颤动及高线性化等优点。
(b)由于环状概念而得的具有大锁定范围和小尺寸及低功率的量化器。和时间至数字转换器不同，该相位延迟量化器中的该内插延迟链形成环状结构使所述环状级可重复利用。该环状结构可大幅降低延迟链的尺寸及功率消耗。此外，理论上该环状结构可提高无限的锁定范围。
(c)低比较率的数字方块具有高操作频率、高性能及小尺寸且低功率的优点。和时间至数字转换器不同，本发明所提出的该相位延迟量化器并非过采样的设计。只有分频器的第一级执行于数字控制振荡器的输出频率，故可减缓数字方块对执行速度的需求。据此，数字方块(包含所提出的相位延迟量化器)对尺寸及功率消耗的需求也得以降低。该得以减缓需求的设计可使系统产生较低的非线性失真、较少的颤动现象以及较少的相位噪声以达到较高的效能。此外，该得以减缓需求的设计较传统基于时间至数字转换器的数字锁相环电路具有较高的潜能达到较高的操作频率。
本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明实质的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为权利要求书范围所涵盖。

Claims (12)

1.一种数字锁相环电路，包含：
参考时钟产生器，用以提供参考时钟信号；
数字滤波器，用以提供过滤的数字码；
数字控制振荡器，耦合至该数字滤波器以接收该过滤的数字码并提供输出信号；
分频器，耦合以接收该输出信号以提供分频信号；以及
相位延迟量化器，耦合至该分频器、该参考时钟产生器和该数字滤波器，并操作以量化在该参考时钟信号和该分频信号之间的相位延迟，及根据来自该分频器和该参考时钟产生器的信号以提供数字码至该数字滤波器，其中该相位延迟量化器并非以过采样的手段量化该参考时钟产生信号和该分频信号之间的相位延迟，其中，该相位延迟量化器由多个内插延迟级所组成，每个延迟级均有内插功能，直接在该每个延迟级上做内插，不需额外的相位插入器或者额外的校正电路或复制电路。
2.根据权利要求1所述的电路，其中该参考时钟产生器包含晶体振荡器。
3.根据权利要求1所述的电路，其中该相位延迟量化器包含的所述多个内插延迟级为包含内插功能的延迟单元，并以环状结构排列，以最小化功率消耗及物理面积。
4.根据权利要求1所述的电路，其中该相位延迟量化器包含的所述多个内插延迟级的延迟时间短于门延迟时间。
5.根据权利要求4所述的电路，其中该相位延迟量化器包含码减法器以减去该参考时钟信号及该分频信号所产生的码，以量化所述信号边缘间的延迟时间。
6.根据权利要求4所述的电路，其中该相位延迟量化器包含环计数器以记录执行在该数字锁相环电路内的缓冲级间的完整环的数目。
7.一种锁相环的方法，包含：
提供参考时钟信号；
通过数字滤波器提供过滤的数字码；
接收该过滤的数字码并提供输出信号；
接收该输出信号并提供分频信号；
以过采样以外的手段，通过提供多个内插延迟级量化该参考时钟信号和该分频信号之间的相位延迟；以及
提供数字码至该数字滤波器，其中，每个内插延迟级均有内插功能，直接在该每个内插延迟级上做内插，不需额外的相位插入器或者额外的校正电路或复制电路。
8.根据权利要求7所述的方法，其中该参考时钟信号是由晶体振荡器所提供。
9.根据权利要求7所述的方法，其中量化该参考时钟信号和该分频信号之间的相位延迟的步骤包括以相位延迟量化器量化该参考时钟信号和该分频信号之间的相位延迟，且该相位延迟量化器包含环状延迟结构，用以最小化功率消耗及物理面积。
10.根据权利要求7所述的方法，其中该量化的步骤包含该多个内插延迟级用以使延迟时间小于门延迟。
11.根据权利要求10所述的方法，其中该量化的步骤包含提供码减法器以减去该参考时钟信号及该分频信号所产生的码，用以量化所述信号边缘间的延迟时间。
12.根据权利要求10所述的方法，其中该量化的步骤包含提供环计数器以记录执行于数字锁相环电路内的缓冲级间的完整环的数目。
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