CN1398455A - 数字锁相环 - Google Patents

数字锁相环 Download PDF

Info

Publication number
CN1398455A
CN1398455A CN01804819A CN01804819A CN1398455A CN 1398455 A CN1398455 A CN 1398455A CN 01804819 A CN01804819 A CN 01804819A CN 01804819 A CN01804819 A CN 01804819A CN 1398455 A CN1398455 A CN 1398455A
Authority
CN
China
Prior art keywords
digital
phase
pulse
controlled oscillator
locked loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN01804819A
Other languages
English (en)
Inventor
尼古拉·达达尔特
克里斯托夫·桑德纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1398455A publication Critical patent/CN1398455A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提出一种具有数控振荡器(3)的数字锁相环，其中由鉴相装置(1)确定根据振荡器(3)的输出时钟(f)推导出的时钟与基准时钟(fref)之间的相位差并将其转换成一数字控制值。鉴相装置(1)的数字控制值通过数字滤波器(2)被输送给数控振荡器(3)，以便对其输出时钟(f)进行相应的调整。由于采用了本发明的这种结构设计，因而可以应用任意的数字环路滤波器(2)。

Description

数字锁相环
本发明涉及一种数字锁相环，所述数字锁相环用于利用数控振荡器产生时钟信号，其中时钟信号具有与基准时钟信号确定的相位-和频率关系。
在US-A-6,005,427中披露了一种数字锁相环，所述数字锁相环具有用于检测数控振荡器的输入和输出信号之间的模拟相位差的鉴相器，其中鉴相器的数字输出信号被输送给数字环路滤波器，数字环路滤波器的输出信号然后被输送给数控振荡器，以便对输出时钟进行调整。
在US-A-6,052,034以及US-A-6,028,488中披露了数字锁相环，其中采用了数字环路滤波器。
S.M.瓦尔特斯和T.特洛德特发表在“IEEE Transact.on Circuitsand Systems，Vol.36，No.7，July 1989，pages 980 to 986”的题为“具有有限抖动的数字锁相环”文章中披露了一种数字锁相环，其中为基准时钟和输出时钟分别备有一个分频器。
Y.R.谢安和T.勒恩戈克发表在“IEE Proceedings，Vol.136，No.1，1989，pages 53 to 56”的题为“全数字锁相环：方案、设计和应用”文章中披露了另一种已知的全数字锁相环。
本发明涉及一种数字锁相环，所述数字锁相环用于利用数控振荡器产生时钟信号，其中时钟信号具有与基准时钟信号的确定的相位-和频率关系。
为产生与特定的基准频率同步的频率，已知要采用模拟锁相环。例如在F.M.加德纳发表在“IEEE Trans.Comm.Vol.28，pp.1849-1858，November 1980”中的题为“电荷-泵锁相环”的文章中披露了这样一种模拟锁相环。这种模拟锁相环包括一个鉴相/鉴频器，该鉴相/鉴频器将压控振荡器的输出时钟与基准时钟进行比较并产生作为输出信号的电压脉冲，该电压脉冲包含压控振荡器的输出时钟与基准时钟之间的相位-和频率差的信息。电压脉冲被输送给电荷泵，电荷泵将电压脉冲转换成相应的电流脉冲，其中电流脉冲被一第一级或较高级跨阻抗-环路滤波器积分。压控振荡器最后被环路滤波器激励，以便对其输出时钟进行相应地调整。在压控振荡器与鉴相/鉴频器之间的反馈电路上设置有一个分频器，从而使压控振荡器被系数N分频的输出时钟被输送给鉴相/鉴频器，其中N可以是一个任意的正数。因此在锁相环调整的状态下压控振荡器的输出频率是N倍的基准频率。
在要求抖动很小频率分辨率很高时，应用数控振荡器是相宜的。因此提出了各种不同的锁相环设计，其中迄今始终用模拟元器件实现电荷泵和环路滤波器。
例如J.姜，、H.陈著的题为“一种3.3具有小型数控振荡器硬件的全数字锁相环和快速锁相”(Proceeding of the 1998 IEEEInternational Symposium on Circuits and Systems，ISCAS’98，Vol.1，)中披露了一种数字锁相环，其中替代模拟鉴相/鉴频器采用一种数字鉴相器和一个与前者分离的鉴频器。因此提高了整个系统的复杂程度。另外在应用数字鉴相-或鉴频器通常最低分辨率坏于应用模拟鉴相-或鉴频器时的最低分辨率。此外在文献中建议应用数控振荡器的控制逻辑，所述控制逻辑接在数字鉴相-和鉴频器与数控振荡器之间。该控制逻辑执行特殊的控制过程，并且不能普及推广或只有付出很大的代价才能普及推广，因而在该文献中所述的数字锁相环不适用于不同的应用。
在US 5,162,746 A中也披露了一种数字锁相环，其中数字鉴相器与上计数器/下计数器相结合加以应用并且上计数器和下计数器的输出信号通过一相应设计的译码器被输送给数控控制器，以便对其输出时钟进行相应的调整。
在M.泉川和M.山品著的题为“应用数字控制紧凑地实现锁相环”(IEICE Trans.Electron.，Vol.E80-C，No.4，April 1997)中披露了另一种数字锁相环，其中替代数控振荡器应用一个模拟压控振荡器，其输出时钟与一基准时钟进行比较。由一数字的鉴相器产生的数字控制信号通过一个数字环路滤波器被输送给数/模转换器，以便将数字控制值为压控振荡器转换成相应的模拟控制值。其中数字控制值的数字与锁相环的频率分辨率相符。
迄今提出的具有数控振荡器的锁相环的设计使对锁相环稳定性分析很困难或甚至进行该分析是不可能的，这是因为开发者不能改变所应用的环路滤波器的传递函数并随之改变锁相环的相位-和增益稳定性极限或只有付出很大的代价才能改变。所以并不能任意选择对相应所需应用最佳适用的环路滤波器的传递函数。
所以本发明的目的在于，提出一种具有数控振荡器的数字锁相环，所述数字锁相环可实现对任何环路滤波器的应用，从而使开发人员可以选择对某一应用最适用的传递函数。
尤其是鉴相装置将瞬时集中的相位差信息转换成数字的数字控制值形式的在时间轴上分布的相位信息，所述数字的控制值接着以相应的方式被环路滤波器积分。
本发明的目的通过采用具有权利要求1的特征的数字锁相环得以实现。从属权利要求分别对本发明的优选和有益的实施方式做了限定。
为实现本发明的目的，提出了一种具有数控振荡器的数字锁相环的通用结构。本发明的数字锁相环具有一个用于产生特定输出时钟的数控振荡器、一个鉴相装置，所述鉴项装置用于检测数控振荡器的输出时钟与基准时钟之间的模拟相位差并用于将检测出的模拟相位差为数控振荡器转换成相应的数字控制值，和一个数字环路滤波器，通过该数字环路滤波器鉴相装置的数字控制值被输送给数控振荡器，以便对输出时钟进行相应的调整。
本发明的数字锁相环的鉴相装置涉及的是一种相位/频率模/数转换器(PFDC)，该转换器通过对数控振荡器的输出时钟与基准时钟的比较对获得的相位和频率信息进行量化，使该相位和频率信息不再像通常的电荷泵-锁相环那样集中在短的电流-及电压脉冲中，而是转换成一个数字控制值并均匀地分布在数字轴上。该解决方案的优点是，去掉了电荷泵并且可以用每种任意形式的数字环路滤波器替代模拟环路滤波器。因此开发人员可以选出具有对某种所需的应用具有传递函数的数字环路滤波器。采用本发明可以将整个锁相环以典型的方式看成一完全模拟的系统并且尤其可针对其稳定性进行分析，其中可以以简单的方式计算并改变相位-和增益稳定极限。接着可以采用通常的技术研制数字环路滤波器，取代时间连续的滤波器。作为数字环路滤波器例如可以采用无限脉冲响应(IIR)-滤波器、有限脉冲响应(FIR)-滤波器、数字滤波器或双线性变换滤波器等。
从总体上讲，因此将明显地简化对锁相环的研制。由于在较小的芯片上或采用现代化的工艺可以明显地简化和加速电路设计并且尤其在在谐振频率非常小的情况下可以明显地减小所需的芯片范围，因此基本为数字的设计方案将显示出明显的优点。
原则上讲并不限于集成电路，而且也适用于任意的，例如分立元件构成的锁相环。
在本发明的锁相环的反馈电路上可以设置一个或多个分频器。同样在将分频器输送给本发明的鉴相装置之前，可以由一个或多个分频器对基准频率向下分频。
基于对数控振荡器的应用，本发明尤其适用于频率合成的所有应用情况，其中所需的频率分辨率很高并且抖动很小。
下面将对照实施例并结合附图对本发明做进一步的说明。图中示出：
图1为本发明的优选实施例的数字锁相环的方框图；
图2示出图1所示的鉴相装置的结构；
图3为说明图1和图2所示的鉴相装置的工作方法的图；
图4为图2所示的脉冲前缘检测器的结构图，和
图5为图2所示的量化器的结构图。
图1所示的数字锁相环包括作为主要元器件的一个相位/频率-模/数转换器构成的鉴相/鉴频装置1、一个配合的数字环路滤波器2和一个数控振荡器。另外在图1所示的实施例中在反馈电路中还有一个分频器4，该分频器用分频系数1/N对数控振荡器3的输出频率f进行分频，其中N是一个任意的正数。而且鉴相装置1的基准时钟或基准频率fref可以备有另外一个其分频比为1/M的分频器5。当鉴相装置1和数字环路滤波器2的工作时钟频率fs并不足够地高于基准时钟频率fref时，则具有两个分频器5和6是特别有益的。
在图1中所示的实施例中，分频器6用分频系数1/M对基准时钟fref进行下分频并接着作为输入信号I1输送给鉴相装置1。鉴相装置1接收作为另一输入信号I2的预先被分频器4和5以分频系数1/N或1/M下分频的数控振荡器3的输出时钟f。鉴相装置1对两个输入信号I1和I2之间的相位差进行检测、以相应的方式对该相位差进行量化并将该相位差转换成数字控制值，所述控制值通过具有相应带宽nSA的总线输送给数字环路滤波器2。数字环路滤波器2的设计结构与鉴相装置1的设计完全无关。数字环路滤波器2的数字输出值通过带宽为nDF的另一总线输送给数控振荡器3，以便可以相应地对其输出频率f直接进行调整或控制。
如上所述，原则上讲，任意所需级的任何一种所需形式的数字滤波器可以作为数字环路滤波器2加以应用。数字环路滤波器2例如可以是有限脉冲响应(FIR)滤波器、无限脉冲响应(IIR)滤波器或数字滤波器。数字环路滤波器2的具体设计完全由负责研制的人员根据稳定性要求、谐振频率等进行选择。而且对数控振荡器3原则上讲也可以任意设计。数控振荡器3的唯一的任务在于产生一个输出频率f，该输出频率与数字输入值成比例。如果需要抖动很小的高频率分辨率，则可以将数控振荡器3例如设计成石英晶体振荡器。
图2示出图1所示的鉴相装置1的详细的结构。其中鉴相装置1主要包括一个模拟鉴相/鉴频器、一个脉冲前缘(ED)检测器、一个量化器或取样器和一个算术加法器9，所述算术加法器将脉冲前缘检测器7和量化器8的输出值利用二元加法相加。其中加法器9具有防止溢出的限制。
鉴相/鉴频器24涉及一种通常的鉴相/鉴频器，鉴相/鉴频器对两个输入信号I1和I2相互进行比较并根据两个输入信号I1和I2之间的相位差产生一个脉冲输出信号UP和DOWN，所述输出信号取高电位(相当于二进制的1)或取低电位(相当于二进制的0)。在UP-和DOWN-脉冲的脉冲宽度内含有有关输入信号I1和I2的相位/频率差的信息。鉴相/鉴频器24的输出信号分别被输送给脉冲前缘检测器7和量化器8。
量化器8的任务在于将“瞬时集中的”鉴相/鉴频器24的相位差信息转换成数字控制值形式的在数字轴上“分布的”相位差信息，该相位差信息接着以相应的方式在数字环路滤波器2(参见图1)中被积分。
换句话说，这意味着，由鉴相/鉴频器24和量化器8构成的组合以数字方式模拟了“理想的”模拟鉴相器的性能。此点对照图3清楚地得以表述，图3中一方面对理想的鉴相器的输出信号并且另一方面对量化器8的输出信号以及鉴相/鉴频器24的输出信号与时间的关系做了描述。如图3所示，可以将量化器8的输出信号视作理想的鉴相器的输出信号的瞬时取样形式。由于可以把整个鉴相器以通常的方式看成一个完全模拟的系统并且利用通常的方法可以实现对数字环路滤波器2的选择，所以该方案可以明显地简化锁相环设计。由图3还可以看出，由鉴相/鉴频器24产生的脉冲的脉冲宽度如何随着相位误差ΔΦ的减少而减少。
量化器8的工作完全与数字时钟信号fs同步，从而使量化器8的最低相位分辨率是由由分频器6分频的基准频率fref与工作频率fs的比限定的。当用1/M标示分频器5和6的分频比和用N/1标示分频比4并且设定量化器8的工作频率fs等于两倍的数控振荡器3的输出频率f(采用简单的方式用小型数字电路可以实现此点)，则最低的相位分辨率的定义如下：
    ΔΦ＝1/2MN
因此可以利用分频系数M和N，改善量化器8的最低相位分辨率。当例如N＝64和M＝8时，则最低相位分辨率ΔΦ＝1/1024，此分辨率相当于一个10位-模/数转换器的分辨率。正如在下面还将更为详细的说明，量化器8的数值范围为[-2MN+1，2MN-1]，其中量化器8的包括符号位的输出位的最少数量的定义如下：
    nSA＝log2(2MN)+1
通过加入附加的分频器5和6使开路的锁相环的增益减少M倍。而且可以非常简单地通过对数字环路滤波器2的增益的相应的选择，对此进行补偿。
下面将对照附图5详细地对石英晶体振荡器8的工作加以说明，其中图5示出石英晶体振荡器8的结构。
如图5所示，利用寄存器12和13对鉴相/鉴频器24的两个输出信号UP和DOWN进行取样，其中由一减法器14将两个信号的相应的取样值进行相减，以便获得一个中间信号Ud，该中间信号可以取1.0和-1。信号Ud是一个脉冲信号，该信号的形状与信号UP和DOWN的形状类似。信号Ud的各个脉冲的脉冲长度是鉴相-鉴频器24的两个输入信号I1和I2的相位差的量度。
由一简单的数字电路15将每个Ud脉冲的第一个取样值移出，以便将由此产生的信号Ud1输送给上/下计数器16的输入端。计数器16根据信号Ud1的值改变其计数，其中当信号Ud1为正或负值时，计数被增大或减小，当信号为零时，计数保持不变。因此由上/下-计数器16在一个脉冲结束时输出的输出值可以简单地与Ud1-脉冲的加有符号的长度相符，其中上/下计数器16的输出值在-2MN+1和2MN-1的范围内。
图5还示出一个具有绝对值形成器18、逻辑非门19、寄存器20、逻辑与门21和逻辑或门22的电路部分，其中当Ud1-脉冲过去时，与门21产生一复位脉冲并将复位脉冲加在上/下-计数器16的复位输入端，以便将计数重新调零。另外通过或门22的输出端在Ud1-脉冲后将一释放脉冲加在输出寄存器17的释放端子上，从而作为输出值输出上/下计数器16的最后结果。该输出值一直保持到直至出现一个新的Ud1-脉冲。
另外在图5中示出一监视电路23，用于石英晶体振荡器8及上/下计数器16的最后输出值移出(在锁相环的调整状态下，信号Ud1持续地取零值，则只要石英晶体振荡器8的状态不变化，仅图2中所示的相位检测装置1的脉冲前缘检测器工作)。可以简单地以计数器的方式实现监视电路，所述计数器与上/下-计数器16一起被复位否则将持续地进行上计数。当该计数器23的计数超过值2MN时(意味着，信号Ud1不具有脉冲)，则产生一释放脉冲并且用零值取代寄存器17的最后输出值。
当锁相环几乎处于调整状态时，量化器8的相位分辨率是不够的。在此情况下由图2所示的鉴相/鉴频器24的脉冲很短，因而由量化器8几乎不能对其取样。所以如图2所示备有一个作为脉冲前缘检测器的的电路组件，以便改善相位分辨率以及随之的锁相环的工作性能。在图4中示出脉冲前缘检测器7的结构。
如图4所示，脉冲前缘检测器7包括两个电路组10和11。作为脉冲检测器的电路组10接收作为鉴相/鉴频器24的UP-和DOWN脉冲。每当在鉴相器10的一个输入端上出现一个脉冲时，则鉴相器10确定是否首先出现UP-脉冲，还是DOWN-脉冲。接着鉴相器10产生一个单独的脉冲，该脉冲的长度与数字时钟信号fs的时钟周期的长度相符，其中当首先出现UP-脉冲时，该单独的脉冲取值“1”，而当首先出现DOWN-脉冲时，则该单独的脉冲取值“-1”。如果经确定在脉冲检测器10的输入端上没有脉冲，则由鉴相器10产生的单独的脉冲具有的值为零。由脉冲检测器10产生的单独的脉冲因此包含有关两个脉冲信号UP和DOWN哪个在前的信息并可用于对输送给数字环路滤波器2的数字控制值进行微量的调整。
为此由鉴相器10产生的延长到数字时钟信号fs的时钟周期的长度L。可以采用例如一个第一级梳形滤波器实现电路组11。可对系数L进行编程并取1与MN之间的值。通过采取此措施，将把最低分辨率改善L/MN倍，因而最低相位分辨率的定义如下：
ΔΦ＝1/2MN×L/MN
当例如N＝64、M＝8和L＝8时，则对应于16位-模/数转换器的最低分辨率的典型值为ΔΦ＝1/655336。
如图2所示，采用此方式，由脉冲前缘检测器7产生的数字修正值通过加法器9与由石英晶体振荡器9产生的数字控制值相加，从而由此产生的数字和值作为最终的控制值被输送给图中所示的数字环路滤波器2和接着被输送给数控振荡器3，以便对其输出频率f进行相应的调整。

Claims (9)

1.一种数字锁相环，具有：
一个用于产生特定输出时钟(f)的数控振荡器(3)，
一个鉴相装置(1)，所述鉴项装置用于检测一个取决于数控振荡器(3)的输出时钟(f)的时钟与一个基准时钟(fref)之间的模拟相位差并用于将检测出的模拟相位差转换成数控振荡器(3)的相应的数字控制值，和
一个数字环路滤波器(2)，通过该数字环路滤波器鉴相装置(1)的数字控制值被输送给数控振荡器(3)，以便对输出时钟(f)进行设定，
鉴相器(24)，所述鉴相器根据相位差产生第一脉冲信号(UP)和第二脉冲信号(DOWN)，其中当取决于数控振荡器(3)的输出时钟(f)的时钟小于基准时钟(fref)时，则产生第一脉冲信号(UP)的脉冲，而当取决于数控振荡器(3)的输出时钟(f)的时钟大于基准时钟(fref)时，则产生第二脉冲信号(DOWN)的脉冲，和
量化装置(8)将把在第一脉冲信号(UP)和第二脉冲信号(DOWN)的脉冲内包含的有关相位差的信息转换成相应的数字控制值。
2.按照权利要求1所述的数字锁相环，其特征在于，数控振荡器(3)的输出时钟(f)通过至少一个分频器(4、5)被输送给鉴相装置(1)。
3.按照权利要求1或2所述的数字锁相环，其特征在于，基准时钟通过至少一个分频器(6)被输送给鉴相装置(1)。
4.按照上述权利要求中任一项所述的的数字锁相环，其特征在于，数控振荡器(3)是石英晶体振荡器。
5.按照权利要求1所述的数字锁相环，其特征在于，量化装置(8)具有一第一电路段(12-14)，所述第一电路段用于对第一和第二脉冲信号(UP、DOWN)进行取样并用于将获得的第一和第二脉冲信号(UP、DOWN)的取样值进行相减，以便产生一相应的数字差值(Ud)，并且量化装置(8)具有一个计数器(16)，其计数根据第一电路段(12-14)产生的数字差值(Ud)而变化，其中计数器(16)的计数作为控制值的基础。
6.按照权利要求5所述的数字锁相环，其特征在于，量化装置(8)具有一第二电路段(18-22)，该电路的连接应实现对由第一电路段(12-14)产生的数字差值信号的脉冲结束进行监视并在脉冲结束时产生一个将计数器计数调零的复位信号，和量化装置(8)具有一个输出寄存器(17)，通过此输出寄存器对计数器(16)的瞬时计数进行输出，其中在出现第二电路段(18-22)的复位信号时输出寄存器(17)被激活。
7.按照权利要求6所述的数字锁相环，其特征在于，量化装置(8)具有一第三电路段(23)，所述第三电路段的连接应确定是否由第一电路段(12-14)产生的数字差信号(Ud)不具有脉冲并且此时由输出寄存器(17)输出的最后的数字值被零值替代。
8.按照上述权利要求中任一项所述的数字锁相环，其特征在于，鉴相装置(1)包括一个脉冲检测装置(7)和一个加法装置(9)，其中脉冲检测装置的设计应使其对第一脉冲信号(UP)和第二脉冲信号(DOWN)的出现进行监视并并根据是否在第一脉冲信号(UP)中，还是在第二脉冲信号(DOWN)中出现一个脉冲，产生一个数字修正值，并且脉冲检测装置(7)的数字修正值和量化装置(8)的数字输出值被输送给加法装置(9)，进行相加，从而使加法装置(9)将由此产生的数字和值作为数字控制值输送给数字环路滤波器(2)。
9.按照权利要求8所述的数字锁相环，其特征在于，鉴相装置(1)的脉冲检测装置(7)的设计应使其以具有可编程的脉冲长度的脉冲信号的形式产生数字修正值。
CN01804819A 2000-05-09 2001-05-08 数字锁相环 Pending CN1398455A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10022486A DE10022486C1 (de) 2000-05-09 2000-05-09 Digitaler Phasenregelkreis
DE10022486.5 2000-05-09

Publications (1)

Publication Number Publication Date
CN1398455A true CN1398455A (zh) 2003-02-19

Family

ID=7641260

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01804819A Pending CN1398455A (zh) 2000-05-09 2001-05-08 数字锁相环

Country Status (5)

Country Link
US (1) US6970046B2 (zh)
EP (1) EP1290800B1 (zh)
CN (1) CN1398455A (zh)
DE (2) DE10022486C1 (zh)
WO (1) WO2001086816A1 (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100446422C (zh) * 2005-01-06 2008-12-24 华为技术有限公司 锁相环失效检测方法
CN1926766B (zh) * 2004-02-12 2010-11-03 英飞凌科技股份公司 用于低μ技术的数字锁相环
CN101594146B (zh) * 2008-05-29 2011-08-24 中芯国际集成电路制造(北京)有限公司 锁相环电路
CN101594147B (zh) * 2008-05-29 2011-08-24 中芯国际集成电路制造(北京)有限公司 锁相环电路
CN102195642A (zh) * 2010-03-08 2011-09-21 索尼公司 锁相环电路及其控制方法、半导体集成电路和电子设备
CN1815892B (zh) * 2005-01-31 2011-09-28 瑞昱半导体股份有限公司 一种检测相位误差并产生控制信号的电路
CN103297039A (zh) * 2012-02-27 2013-09-11 瑞昱半导体股份有限公司 数字锁相回路装置及其方法
CN1741389B (zh) * 2004-08-26 2014-06-11 瑞昱半导体股份有限公司 具有非线性相位误差反应特性的锁相环
CN101888243B (zh) * 2009-05-13 2015-09-30 联发科技股份有限公司 数字锁相环电路及其方法
CN106095706A (zh) * 2015-04-08 2016-11-09 美高森美半导体无限责任公司 具有主设备和从设备的pll系统
CN107342767A (zh) * 2017-07-07 2017-11-10 广东中星微电子有限公司 判断锁相环锁定状态的方法和装置
CN109302061A (zh) * 2017-07-25 2019-02-01 动力技术公司 提供智能恒定导通时间控制的系统和方法
CN111641402A (zh) * 2020-06-23 2020-09-08 湖南国科微电子股份有限公司 一种数字环路滤波电路的带宽调整方法
CN114499511A (zh) * 2022-01-14 2022-05-13 中星联华科技（北京）有限公司 适用于码型发生器的抖动信号注入装置、系统及方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE320110T1 (de) * 2001-11-30 2006-03-15 Koninkl Philips Electronics Nv Bitdetektionsanordnung und vorrichtung zur wiedergabe von informationen
DE10219857B4 (de) * 2002-05-03 2006-01-05 Infineon Technologies Ag PLL-Schaltung und Verfahren zur Eliminierung von Eigenjitter eines von einer Regelungsschaltung empfangenen Signals
US8306176B2 (en) * 2002-06-19 2012-11-06 Texas Instruments Incorporated Fine-grained gear-shifting of a digital phase-locked loop (PLL)
US6838912B1 (en) * 2003-07-01 2005-01-04 Realtek Semiconductor Corp. Digital fractional phase detector
US7463310B2 (en) * 2003-08-14 2008-12-09 Broadcom Corporation BTSC pilot signal lock
JP3803805B2 (ja) * 2003-09-05 2006-08-02 日本テキサス・インスツルメンツ株式会社 ディジタル位相同期ループ回路
DE102004037162A1 (de) 2004-07-30 2006-03-23 Infineon Technologies Ag Verfahren und Vorrichtung zur Erzeugung eines Taktsignals
FR2875972B1 (fr) * 2004-09-30 2006-12-15 St Microelectronics Sa Synthetiseur de frequence a pll
US7248122B2 (en) * 2005-09-14 2007-07-24 Fairchild Semiconductor Corporation Method and apparatus for generating a serial clock without a PLL
US7680227B2 (en) * 2006-03-02 2010-03-16 Broadcom Corporation Method and system for filter calibration using fractional-N frequency synthesized signals
US7355462B1 (en) * 2006-07-10 2008-04-08 Altera Corporation Phase lock loop and method for operating the same
DE502006004321D1 (de) 2006-09-21 2009-09-03 Siemens Ag Verfahren zur Taktsynchronisation eines elektrischen Geräts auf einen Referenztakt und elektrisches Gerät
US7859343B2 (en) 2006-11-13 2010-12-28 Industrial Technology Research Institute High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same
GB0622948D0 (en) * 2006-11-17 2006-12-27 Zarlink Semiconductor Inc A digital phase locked loop
US7656236B2 (en) * 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
US20080316081A1 (en) * 2007-06-21 2008-12-25 Favepc, Inc. Battery-free remote control device
US7786771B2 (en) * 2008-05-27 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Phase lock loop (PLL) with gain control
US7847646B2 (en) * 2008-05-27 2010-12-07 Favepc, Inc. Carrier generator with LC network
US8553827B2 (en) * 2009-10-20 2013-10-08 Qualcomm Incorporated ADC-based mixed-mode digital phase-locked loop
TWI478500B (zh) * 2009-09-23 2015-03-21 Richwave Technology Corp 數位鎖相迴路、頻率調整方法和整合式接收器
CN101694998B (zh) * 2009-10-23 2014-12-31 中兴通讯股份有限公司 一种锁定系统及方法
US8862648B2 (en) 2011-05-24 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fast filter calibration apparatus
US8890592B2 (en) * 2012-10-13 2014-11-18 Infineon Technologies Ag Multi-output phase detector
US9425808B1 (en) * 2015-06-05 2016-08-23 Texas Instruments Incorporated Frequency detector
US20190238144A1 (en) * 2018-01-31 2019-08-01 Integrated Device Technology, Inc. ADC Based PLL

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258724A (en) 1983-12-30 1993-11-02 Itt Corporation Frequency synthesizer
US4577163A (en) 1984-07-09 1986-03-18 Honeywell Inc. Digital phase locked loop
US5077529A (en) * 1989-07-19 1991-12-31 Level One Communications, Inc. Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter
EP0758171A3 (en) 1995-08-09 1997-11-26 Symbios Logic Inc. Data sampling and recovery
JP3141760B2 (ja) * 1995-12-06 2001-03-05 ヤマハ株式会社 デジタルｐｌｌ回路
US5739725A (en) * 1996-01-29 1998-04-14 International Business Machines Corporation Digitally controlled oscillator circuit
US5727038A (en) 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator
US6028488A (en) * 1996-11-08 2000-02-22 Texas Instruments Incorporated Digitally-controlled oscillator with switched-capacitor frequency selection
US6005425A (en) * 1998-02-04 1999-12-21 Via-Cyrix Inc. PLL using pulse width detection for frequency and phase error correction
US6052034A (en) * 1998-06-24 2000-04-18 Industrial Technology Research Institute Method and apparatus for all digital holdover circuit
US6664827B2 (en) * 2001-03-02 2003-12-16 Adc Telecommunications, Inc. Direct digital synthesizer phase locked loop

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1926766B (zh) * 2004-02-12 2010-11-03 英飞凌科技股份公司 用于低μ技术的数字锁相环
CN1741389B (zh) * 2004-08-26 2014-06-11 瑞昱半导体股份有限公司 具有非线性相位误差反应特性的锁相环
CN100446422C (zh) * 2005-01-06 2008-12-24 华为技术有限公司 锁相环失效检测方法
CN1815892B (zh) * 2005-01-31 2011-09-28 瑞昱半导体股份有限公司 一种检测相位误差并产生控制信号的电路
CN101594146B (zh) * 2008-05-29 2011-08-24 中芯国际集成电路制造(北京)有限公司 锁相环电路
CN101594147B (zh) * 2008-05-29 2011-08-24 中芯国际集成电路制造(北京)有限公司 锁相环电路
CN101888243B (zh) * 2009-05-13 2015-09-30 联发科技股份有限公司 数字锁相环电路及其方法
CN105119598A (zh) * 2009-05-13 2015-12-02 联发科技股份有限公司 数字锁相环电路及其方法
CN102195642B (zh) * 2010-03-08 2015-04-08 索尼公司 锁相环电路及其控制方法、半导体集成电路和电子设备
CN102195642A (zh) * 2010-03-08 2011-09-21 索尼公司 锁相环电路及其控制方法、半导体集成电路和电子设备
CN103297039A (zh) * 2012-02-27 2013-09-11 瑞昱半导体股份有限公司 数字锁相回路装置及其方法
CN103297039B (zh) * 2012-02-27 2016-11-23 瑞昱半导体股份有限公司 数字锁相回路装置及其方法
US9214945B2 (en) 2012-02-27 2015-12-15 Realtek Semiconductor Corp. Digital phase lock loop and method thereof
CN106095706A (zh) * 2015-04-08 2016-11-09 美高森美半导体无限责任公司 具有主设备和从设备的pll系统
CN106095706B (zh) * 2015-04-08 2019-01-15 美高森美半导体无限责任公司 具有主设备和从设备的pll系统
CN107342767A (zh) * 2017-07-07 2017-11-10 广东中星微电子有限公司 判断锁相环锁定状态的方法和装置
CN107342767B (zh) * 2017-07-07 2020-07-28 广东中星微电子有限公司 判断锁相环锁定状态的方法和装置
CN109302061A (zh) * 2017-07-25 2019-02-01 动力技术公司 提供智能恒定导通时间控制的系统和方法
US10985656B2 (en) 2017-07-25 2021-04-20 Kinetic Technologies Systems and methods for providing intelligent constant on-time control
CN109302061B (zh) * 2017-07-25 2021-07-06 动力技术公司 提供智能恒定导通时间控制的系统和方法
US11482930B2 (en) 2017-07-25 2022-10-25 Kinetic Technologies International Holdings Lp Systems and methods for providing intelligent constant on-time control
CN111641402A (zh) * 2020-06-23 2020-09-08 湖南国科微电子股份有限公司 一种数字环路滤波电路的带宽调整方法
CN111641402B (zh) * 2020-06-23 2023-07-14 湖南国科微电子股份有限公司 一种数字环路滤波电路及其带宽调整方法
CN114499511A (zh) * 2022-01-14 2022-05-13 中星联华科技（北京）有限公司 适用于码型发生器的抖动信号注入装置、系统及方法

Also Published As

Publication number Publication date
US6970046B2 (en) 2005-11-29
EP1290800B1 (de) 2005-02-16
WO2001086816A1 (de) 2001-11-15
US20050077969A1 (en) 2005-04-14
DE10022486C1 (de) 2002-01-17
DE50105372D1 (de) 2005-03-24
EP1290800A1 (de) 2003-03-12

Similar Documents

Publication Publication Date Title
CN1398455A (zh) 数字锁相环
US8618967B2 (en) Systems, circuits, and methods for a sigma-delta based time to digital converter
US6380811B1 (en) Signal generator, and method
US8686771B2 (en) Digital phase-locked loop with wide capture range, low phase noise, and reduced spurs
US8552767B1 (en) Systems, circuits, and methods for a digital frequency synthesizer
US8400341B2 (en) Non-uniform sampling technique using a voltage controlled oscillator
US20050281367A1 (en) Clock synchroniser
US9467153B2 (en) Low power and compact area digital integrator for a digital phase detector
CN1956336A (zh) 延迟锁定回路系统与相关方法
EP1368896A1 (en) Sigma delta fractional-n frequency divider with improved noise and spur performance
CN1207847C (zh) 锁相环电路
US20090147901A1 (en) Auto Frequency Acquisition Maintenance in a Clock and Data Recovery Device
CN1447935A (zh) 噪声整形数字频率合成
US5444420A (en) Numerically controlled phase lock loop synthesizer/modulator and method
US20120155589A1 (en) Frequency acquisition utilizing a training pattern with fixed edge density
US8598929B1 (en) Bitwidth reduction in loop filters used for digital PLLS
JPH0744449B2 (ja) デイジタル・フエ−ズロツクル−プ回路
EP1434350B1 (en) System and method for correcting the gain error of a phase detector due to transition density variation in clock recovery systems
US9379879B1 (en) Noise-shaping time-to-digital converter
AU693216B2 (en) Digital phase comparator
EP3758233A1 (en) Clock synchronization in an adpll
WO2004002052A1 (en) Digital signal processing of multi-sampled phase
KR101722860B1 (ko) 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프
CN109391267B (zh) 使用带adcs和dac的数字plls时的抖动减少技术
KR20010099604A (ko) 디지털 신호를 샘플링하는 동안에 클럭을 복구하는 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication