JP3141760B2 - デジタルｐｌｌ回路 - Google Patents

デジタルｐｌｌ回路

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JP3141760B2
JP3141760B2 JP07318241A JP31824195A JP3141760B2 JP 3141760 B2 JP3141760 B2 JP 3141760B2 JP 07318241 A JP07318241 A JP 07318241A JP 31824195 A JP31824195 A JP 31824195A JP 3141760 B2 JP3141760 B2 JP 3141760B2
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力デジタル信
号に位相同期したデジタル信号を発生するデジタルＰＬ
Ｌ回路に関する。
【０００２】
【従来の技術】図７は従来のデジタルＰＬＬ回路の構成
を示すブロック図である。この図に示すように、従来の
デジタルＰＬＬ回路は、ＤＰＣ（Digital Phase Compar
ator；デジタル位相比較器）１と、ループフィルタ２
と、カウンタ等により構成されたＤＣＯ（Digital Cont
rol Oscilator；デジタル制御発振器）３とを閉ループ
状に接続した構成を有している。
【０００３】この構成において、ＤＰＣ１は、例えばラ
ッチによって構成されており、外部から入力デジタル信
号φinが供給される毎に、ＤＣＯ３内のカウンタのカウ
ント値ＣＮＴ（後述）を取込んで保持し、位相差信号Ｐ
Ｃとして出力する。ループフィルタ２は、例えばデジタ
ルローパスフィルタによって構成されており、このよう
にしてＤＰＣ１から順次出力される位相差信号の不要な
周波数帯域の成分を除去し、周波数制御データＮとして
出力する。ＤＣＯ３では、内蔵のカウンタによって一定
周波数ｆのマスタクロックのカウントが行われ、カウン
ト値ＣＮＴが周波数制御データＮに達する毎にカウンタ
がリセットされるという動作が繰り返される。この結
果、カウント値ＣＮＴは周波数制御データＮに対応した
繰り返し周期で増減を繰り返すこととなる。図８は、こ
のカウント値ＣＮＴの変化の様子を例示したものであ
り、図８（ａ）は値の小さな周波数制御データＮ1が与
えられた場合、図８（ｂ）は値の大きな周波数制御デー
タＮ2が与えられた場合を各々示している。いずれの場
合も、カウント値ＣＮＴはマスタクロックの周波数ｆに
対応した一定のレートで増加を繰り返すが、その繰り返
し周期は周波数制御データＮに比例した長さとなる。Ｄ
ＣＯ３では、このようにして増減されるカウント値ＣＮ
Ｔに基づいてデジタル信号φoが出力される。
【０００４】そして、ＤＣＯ３から出力されたカウント
値ＣＮＴが入力デジタル信号φinによりＤＰＣ１に取り
込まれ、位相差信号ＰＣとして出力される。ここで、デ
ジタル信号φ0の位相が遅れ気味であるときには、入力
デジタル信号φinの供給によりＤＰＣ１にラッチされる
カウント値ＣＮＴ（すなわち、ＤＰＣ１から出力される
位相差信号ＰＣ）が小さくなる。この結果、周波数制御
データＮが低下し、デジタル信号φ0の位相が進められ
ることとなる。一方、デジタル信号φ0の位相が進み気
味であるときには、入力デジタル信号φinの供給により
ＤＰＣ１にラッチされるカウント値ＣＮＴが大きくな
る。この結果、周波数制御データＮが上昇し、デジタル
信号φ0の位相が遅らされることとなる。このような帰
還制御が行われる結果、ＤＣＯ３内のカウンタは入力デ
ジタル信号φinと位相同期してカウント動作することと
なり、このカウンタのカウント値ＣＮＴに基づき、入力
デジタル信号φinと位相が同期したデジタル信号φ0が
発生される。なお、この種のデジタルＰＬＬ回路は例え
ば特開平４−６８８１７号公報に開示されている。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のデジタルＰＬＬ回路は、動作範囲を拡大することが
困難であるという問題があった。以下、この問題につい
て詳述する。
【０００６】まず、デジタルＰＬＬ回路の周波数分解能
を高くするためには、ＤＣＯ３内のカウンタに供給する
マスタクロックの周波数ｆを高くする必要がある。
【０００７】そして、周波数分解能を犠牲にすることな
く、デジタルＰＬＬ回路が位相同期し得る入力デジタル
信号φinの許容周波数の範囲を広くするためには、ＤＣ
Ｏ３内のカウンタに供給するマスタクロックの周波数ｆ
を可能な限り高くし、かつ、カウンタのビット数を増や
してカウント値ＣＮＴの上限値、すなわち、周波数制御
データＮの上限値を大きくする必要がある。
【０００８】しかしながら、カウンタが正常動作し得る
クロック周波数の範囲には上限（以下、最高動作周波数
という。）があり、クロック周波数ｆを高めるにして
も、この最高動作周波数を越えた値とすることはできな
い。
【０００９】また、一般的にカウンタはビット数を大き
くすると最高動作周波数が低下してしまうため、クロッ
ク周波数ｆを高めるという要求とカウンタのビット数を
大きくするという要求の両方を満たすことはできない。
【００１０】この場合に、クロック周波数ｆを低くして
カウンタのビット数を大きくするものとすると、位相同
期可能な入力デジタル信号φinの許容周波数範囲を広く
することができるが、デジタルＰＬＬ回路の周波数の分
解能が悪化することとなる。
【００１１】一方、クロック周波数ｆを高くしてカウン
タのビット数を小さくするものとすると、デジタルＰＬ
Ｌ回路の周波数の分解能は十分なものが得られるが、入
力デジタル信号φinの許容周波数範囲の下限値を低くす
ることができない。
【００１２】このように、入力デジタル信号の許容周波
数範囲を拡張するためには周波数分解能を犠牲にするこ
ととなり、周波数分解能を満足なものとするためには入
力デジタル信号の許容周波数範囲を犠牲にすることとな
ってしまうため、動作範囲を拡大することが困難なので
ある。
【００１３】さらに従来のデジタルＰＬＬ回路には、周
波数制御データＮによりＤＰＣ１の位相−デジタル変換
ゲインが変動し、これによりＰＬＬのループゲインが変
動するため、広い周波数範囲で安定した動作を得るのが
困難になるという問題がある。以下、この問題について
説明する。
【００１４】まず、図８（ａ）において、周波数制御デ
ータＮ1が与えられることによりＤＣＯ３内のカウンタ
のカウント値ＣＮＴが周波数ｆ1で増減を繰り返してお
り、入力デジタル信号φinの供給によりその時点におけ
るカウント値ＣＮＴ＝ＭがＤＰＣ１にラッチされ、位相
差信号ＰＣとして出力されたとする。
【００１５】この場合、入力デジタル信号φinが入力さ
れるまでの間に周波数ｆのマスタクロックがＭ個カウン
トされているのであるから、カウント値ＣＮＴの増加開
始タイミングから入力デジタル信号φinの入力タイミン
グまでの経過時間はＭ／ｆとなる。一方、カウント値Ｃ
ＮＴの増減の周期は１／ｆ1であり、これが位相角２π
に相当する。従って、入力デジタル信号φinとカウント
値ＣＮＴとの間の真の位相差は、２π｛（Ｍ／ｆ）／
（１／ｆ1）｝＝２πＭｆ1／ｆとなる。
【００１６】次に、図８（ｂ）において、周波数データ
Ｎ2（Ｎ2＞Ｎ1）が与えられることによりＤＣＯ３内の
カウンタのカウント値ＣＮＴが周波数ｆ2（ｆ2＜ｆ1）
で増減を繰り返しており、入力デジタル信号φinの供給
により上記の場合と同じカウント値ＭがＤＰＣ１にラッ
チされ、位相差信号ＰＣとして出力されたとする。
【００１７】この場合、カウント値ＣＮＴの増加開始タ
イミングから入力デジタル信号φinの入力タイミングま
での経過時間は上記と同様にＭ／ｆとなる。しかし、カ
ウント値ＣＮＴの増減の周期は１／ｆ2であり、これが
位相角２πに相当する。従って、この場合における入力
デジタル信号φinとカウント値ＣＮＴとの間の位相差
は、２π（Ｍｆ2）／ｆとなり、上記２πＭｆ1／ｆより
も値が小さくなる。
【００１８】このように入力デジタル信号φinとカウン
ト値ＣＮＴとの間の位相差は、ＤＰＣ１にラッチされる
カウント値ＣＮＴだけで定まるものではなく、同じカウ
ント値ＣＮＴがラッチされたとしても、そのカウント値
ＣＮＴは周波数制御データＮにより異なった位相差を表
している。すなわち、位相差をデジタル信号に変換する
際のゲインが周波数制御データＮによって変動している
のである。
【００１９】そして、このようにＤＰＣ１の位相−デジ
タル変換ゲインが変動すると、これに伴ってＰＬＬのル
ープゲインが変動することになり、上述の問題が生じる
のである。
【００２０】この発明は、以上説明した事情に鑑みてな
されたものであり、周波数分解能を犠牲にすることな
く、広い周波数範囲に亙って安定した位相同期をとるこ
とができるデジタルＰＬＬ回路を提供することを目的と
している。
【００２１】
【課題を解決するための手段】この発明は、周波数制御
データを繰り返し累算する累算手段と、前記累算手段の
桁上げに応じてカウントを行うカウンタとを有し、前記
累算手段の累算結果を小数部とし、前記カウンタのカウ
ント値を整数部とするデジタル位相データを発生するデ
ジタル制御発振手段と、 入力デジタル信号が与えられる
毎にその時点における前記デジタル位相データを保持
し、デジタル位相差信号として出力するラッチと、 前記
デジタル位相差信号から小数部のデータを選択してフィ
ルタ処理を施し、「０」以上「１」未満の前記周波数制
御データとして前記累算手段に供給するループフィルタ
と、 を具備し、前記デジタル制御発振手段は、前記デジ
タル位相データに基づいて前記入力デジタル信号に位相
同期したデジタル信号を出力することを特徴とするデジ
タルＰＬＬ回路を要旨とする。
【００２２】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施の
形態は、本発明の一態様を示すものであり、この発明を
限定するものではなく、本発明の範囲で任意に変更可能
である。
【００２３】図１はこの発明の一実施形態であるデジタ
ルＰＬＬ回路の基本構成を示すブロック図である。この
デジタルＰＬＬ回路では、前掲図７に示したもののＤＣ
Ｏ３が全く別の構成のＤＣＯ３ａに置き換えられてい
る。
【００２４】ＤＣＯ３ａは、加算器３１と位相折り返し
部３２を図示のようにループ状に接続してなるものであ
る。上記従来技術と同様に前段のループフィルタ２から
周波数制御データＮがＤＣＯ３ａに供給されるが、ＤＣ
Ｏ３ａではマスタクロック（周波数ｆ）が与えられる毎
に加算器３１によって周波数制御データＮの累算が行わ
れ、その累算値がデジタル位相データＡＣＣとして出力
される。位相折り返し部３２は、デジタル位相データＡ
ＣＣを０から２πの範囲内で周期的に変化させるために
設けられた回路であり、加算器３１から得られたデジタ
ル位相データＡＣＣが２πを越えた場合に２πを差引い
て加算器３１に戻す役割を果す。
【００２５】図２は、このデジタルＰＬＬ回路の具体的
な回路例を示したものである。この例では、ＤＰＣ１は
ラッチ１１により構成されている。また、ＤＣＯ３ａ
は、全加算器３３および遅延回路３４をループ状に接続
してなるものである。全加算器３３は、ループフィルタ
２が出力する周波数制御データＮが一方の入力端に供給
される。遅延回路３４には周波数ｆのマスタクロックが
供給される。全加算器３３の出力データは、この遅延回
路３４によって１／ｆだけ遅延され、全加算器３３の他
方の入力端に戻される。
【００２６】このような構成において、全加算器３３お
よび遅延回路３４は累算器として機能する。すなわち、
マスタクロックが入力される毎にこれらにより周波数制
御データＮの累算が行われ、その累算値たるデジタル位
相データＡＣＣが遅延回路３４から得られる。図３
（ａ）（ｂ）は、このようにして得られるデジタル位相
データＡＣＣの波形を例示したものであり、図３（ａ）
は値の小さな周波数制御データＮが与えられた場合、図
３（ｂ）は値の大きな周波数制御データＮが与えられた
場合を各々示している。これらの図に示すようにデジタ
ル位相データＡＣＣは、周波数制御データＮに応じたレ
ートで増加することとなる。また、デジタル位相データ
ＡＣＣの構成ビット数により表現可能な最大値を２Ｍと
すると、デジタル位相データＡＣＣは図示のように０か
ら２Ｍまでの間を周期的に変化することとなる。
【００２７】このようにして生成されるデジタル位相デ
ータＡＣＣは、位相角そのものを表しており、ＡＣＣ＝
０が位相角−πに対応し、ＡＣＣ＝２Ｍが位相角πに対
応している。本実施形態では、このデジタル位相データ
ＡＣＣによって直接表された位相を入力デジタル信号φ
inの位相に同期させる制御が行われる。
【００２８】すなわち、上記デジタル位相データＡＣＣ
は入力デジタル信号φinによりラッチ１１にラッチさ
れ、位相差信号ＰＣとして出力される。ここで、デジタ
ル位相データＡＣＣの位相が遅れ気味であるときには、
ラッチ１１にラッチされるデジタル位相データＡＣＣの
値（すなわち、ＤＰＣ１から出力される位相差信号Ｐ
Ｃ）が小さくなる。この場合にはループフィルタ２を介
して出力される周波数制御データＮが上昇し、デジタル
位相信号ＡＣＣの位相が進められることとなる。なお、
本実施形態では、このように位相差信号ＰＣの減少によ
り周波数制御データＮを増加させる必要があるため、ル
ープフィルタ２内に位相差信号ＰＣを補数に変換する回
路を挿入する等の変更が必要である。
【００２９】一方、上記デジタル位相データＡＣＣの位
相が進み気味であるときには、ラッチ１１にラッチされ
るデジタル位相データＡＣＣの値が大きくなる。この場
合にはループフィルタ２を介して出力される周波数制御
データＮが低下し、デジタル位相信号ＡＣＣの位相が遅
らされることとなる。
【００３０】このような帰還制御が行われる結果、デジ
タル位相データＡＣＣが入力デジタル信号φinに同期し
て周期的変化をすることとなる。そして、デジタル位相
データＡＣＣのＭＳＢ（最上位ビット）が出力デジタル
信号φ0として出力される。このようにして入力デジタ
ル信号φinに位相同期したデューティ比が５０％の出力
デジタル信号φ0が得られる訳である。
【００３１】このように本実施形態においては、入力デ
ジタル信号φinによってラッチされるデジタル位相デー
タＡＣＣが位相角そのものを直接表現したデータである
ため、周波数制御データＮの大きさ如何に拘わらず、常
に一定の位相−デジタル変換ゲインが得られる。従っ
て、広い周波数範囲に亙って安定した動作が得られる。
また、ループフィルタの設計も容易である。
【００３２】また、従来技術のようにマスタクロックを
分周して出力デジタル信号φoを得る方式ではなく、デ
ジタル位相データＡＣＣそのものの周期的変化を入力デ
ジタル信号φinに位相同期させる方式であるため、マス
タクロックの周波数をそれ程高くしなくても、十分な周
波数分解能が得られる。従って、周波数分解能を犠牲に
することなく、広い周波数範囲で入力デジタル信号φin
との同期をとることが可能である。
【００３３】なお、本実施形態においては、出力デジタ
ル信号φoとしてデューティ比が５０％の方形波を生成
するようにしたが、他の波形のものを生成することも可
能である。例えば正弦波のサンプルデータを記憶した波
形ＲＯＭを設け、デジタル位相データＡＣＣに対応した
サンプルデータをこの波形ＲＯＭから読み出すようにし
てもよい。この場合、デジタル位相データは位相角その
ものを表しているため、入力デジタル信号φinに位相同
期した歪みのない正弦波が波形ＲＯＭから再生されるこ
ととなる。
【００３４】また、本実施形態には従来のアナログＰＬ
Ｌ回路において得られた設計情報をそのまま流用するこ
とができるという利点がある。図４は従来の一般的なア
ナログＰＬＬ回路の信号伝達図であり、図５は図２に示
すデジタルＰＬＬの信号伝達図である。これらの図から
も明らかなように、本実施形態によるデジタルＰＬＬ回
路においては、アナログＰＬＬ回路と等価な信号処理が
行われる。従って、例えばループフィルタ２として、ア
ナログＰＬＬ回路におけるループフィルタをそっくりそ
のままデジタル化したループフィルタを使用する等、ア
ナログＰＬＬ回路の開発時に得られた設計情報を流用す
ることができる。
【００３５】周波数分解能をさらに高める場合には、図
２に示す構成を図６に示すように改良する。すなわち、
デジタル位相データを発生する手段を全加算器３３、遅
延回路３４およびカウンタ３５により構成する。ラッチ
１１は、遅延回路３４の出力データ（小数部）とカウン
タ３５の出力データ（整数部）とからなるデジタル位相
データＡＣＣを入力デジタル信号φinが与えられる毎に
保持し、位相差データＰＣとして出力する。ループフィ
ルタ２は、このデジタル位相差データＰＣのうち小数部
に相当するもののみを選択してフィルタ処理を施し、０
以上であり、かつ、１未満である周波数制御データＮを
出力する。全加算器３３および遅延回路３４からなる累
算器では、この周波数制御データＮを累算し、カウンタ
３５では全加算器３３からの桁上げによりアップカウン
トを行う。そして、カウンタ３５のカウント値を表すデ
ジタルデータのＭＳＢを入力デジタル信号φinに位相同
期した出力デジタル信号φoとして出力する。マスタク
ロックの周波数は、カウンタ３５の最高動作周波数に合
わせる。なお、全加算器３３および遅延回路３４の動作
は、多少の遅延があっても問題ないのでパイプライン構
造にて設計可能である。すなわち、動作周波数を向上さ
せることができる。この構成によれば、デジタル位相デ
ータＡＣＣが整数部および小数部からなり、その全体と
しての桁数を大きくすることができるため、周波数分解
能を高めることができる。
【００３６】
【発明の効果】以上説明したように、この発明によれ
ば、周波数制御データを繰り返し累算する累算手段と、
前記累算手段の桁上げに応じてカウントを行うカウンタ
とを有し、前記累算手段の累算結果を小数部とし、前記
カウンタのカウント値を整数部とするデジタル位相デー
タを発生するデジタル制御発振手段と、入力デジタル信
号が与えられる毎にその時点における前記デジタル位相
データを保持し、デジタル位相差信号として出力するラ
ッチと、前記デジタル位相差信号から小数部のデータを
選択してフィルタ処理を施し、「０」以上「１」未満の
前記周波数制御データとして前記累算手段に供給するル
ープフィルタと、を具備し、前記デジタル制御発振手段
は、前記デジタル位相データに基づいて前記入力デジタ
ル信号に位相同期したデジタル信号を出力するようにし
たので、周波数分解能を犠牲にすることなく、広い周波
数範囲に亙って安定した位相同期をとることができると
いう効果がある。
【図面の簡単な説明】
【図１】 この発明の一実施形態によるデジタルＰＬＬ
回路の基本構成を示す図である。
【図２】 同実施形態の具体的な回路構成を示す図であ
る。
【図３】 同実施形態の動作を示す図である。
【図４】 一般的なアナログＰＬＬ回路の信号伝達図で
ある。
【図５】 本実施形態に係るデジタルＰＬＬ回路の信号
伝達図である。
【図６】 この発明の他の実施形態を示す図である。
【図７】 従来のデジタルＰＬＬ回路の構成を示す図で
ある。
【図８】 同回路の動作を示す図である。
【符号の説明】
１……ＤＰＣ、２……ループフィルタ、３ａ……ＤＣ
Ｏ。
フロントページの続き (56)参考文献 特開 平４−368020（ＪＰ，Ａ) 特開 昭63−203009（ＪＰ，Ａ) 特開 昭62−27864（ＪＰ，Ａ) 特開 平２−14618（ＪＰ，Ａ) 特開 平４−68813（ＪＰ，Ａ) 特開 平４−248715（ＪＰ，Ａ) 米国特許4930142（ＵＳ，Ａ) 米国特許5442315（ＵＳ，Ａ) 欧州特許出願公開492588（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 周波数制御データを繰り返し累算する累
    算手段と、前記累算手段の桁上げに応じてカウントを行
    うカウンタとを有し、前記累算手段の累算結果を小数部
    とし、前記カウンタのカウント値を整数部とするデジタ
    ル位相データを発生するデジタル制御発振手段と、 入力デジタル信号が与えられる毎にその時点における前
    記デジタル位相データを保持し、デジタル位相差信号と
    して出力するラッチと、 前記デジタル位相差信号から小数部のデータを選択して
    フィルタ処理を施し、「０」以上「１」未満の前記周波
    数制御データとして前記累算手段に供給するループフィ
    ルタと、 を具備し、前記デジタル制御発振手段は、前記デジタル
    位相データに基づいて前記入力デジタル信号に位相同期
    したデジタル信号を出力することを特徴とするデジタル
    ＰＬＬ回路。
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