JP3356059B2 - クロック信号生成装置 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
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- G11B20/10—Digital recording or reproducing
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ビデオテープレコ
ーダなどで使用するクロック信号生成装置に関する。
ーダなどで使用するクロック信号生成装置に関する。
【０００２】
【従来の技術】図４は従来のクロック信号発生装置の構
成例を示すブロック図であり、この装置は、位相比較器
１０１と、ループフィルタ１０２と、電圧制御発振器
（以下「ＶＣＯ」という）１０３と、１／４分周器１０
４とからなる。出力クロック信号ＳＣＬは、１／４分周
器１０４により１／４分周され、位相比較器１０１にお
いて基準信号ＳＲＥＦを位相比較される。位相比較器１
０１の出力信号（位相誤差信号）は、ループフィルタ
（ローパスフィルタ）１０２により高域成分が除去さ
れ、ループフィルタ１０２の出力信号がＶＣＯの制御端
子に供給される。これにより、ＶＣＯは、制御端子に供
給されるループフィルタ出力に応じた周波数のクロック
信号ＳＣＬを出力する。この構成により、基準信号ＳＲ
ＥＦの周波数の４倍の周波数を有し、基準信号ＳＲＥＦ
に位相ロックしたクロック信号ＳＣＬが得られる。例え
ばＶＴＲ（ビデオテープレコーダ）では、基準信号ＳＲ
ＥＦとしてカラーサブキャリアの周波数ｆＳＣを有する
信号を採用し、４×ｆＳＣの周波数のクロック信号ＳＣ
Ｌを得るようにしたものが知られている。
成例を示すブロック図であり、この装置は、位相比較器
１０１と、ループフィルタ１０２と、電圧制御発振器
（以下「ＶＣＯ」という）１０３と、１／４分周器１０
４とからなる。出力クロック信号ＳＣＬは、１／４分周
器１０４により１／４分周され、位相比較器１０１にお
いて基準信号ＳＲＥＦを位相比較される。位相比較器１
０１の出力信号（位相誤差信号）は、ループフィルタ
（ローパスフィルタ）１０２により高域成分が除去さ
れ、ループフィルタ１０２の出力信号がＶＣＯの制御端
子に供給される。これにより、ＶＣＯは、制御端子に供
給されるループフィルタ出力に応じた周波数のクロック
信号ＳＣＬを出力する。この構成により、基準信号ＳＲ
ＥＦの周波数の４倍の周波数を有し、基準信号ＳＲＥＦ
に位相ロックしたクロック信号ＳＣＬが得られる。例え
ばＶＴＲ（ビデオテープレコーダ）では、基準信号ＳＲ
ＥＦとしてカラーサブキャリアの周波数ｆＳＣを有する
信号を採用し、４×ｆＳＣの周波数のクロック信号ＳＣ
Ｌを得るようにしたものが知られている。
【０００３】
【発明が解決しようとする課題】ところでＶＴＲなどの
ビデオ信号処理において、垂直方向の処理を行う場合、
１Ｈ（１水平走査期間）の遅延器が必要となる。このと
き、ＮＴＳＣ，ＰＡＬなどの種々の放送方式に対応した
回路を設計する場合には、遅延器のクロック周波数ｆＣ
Ｌをカラーサブキャリアの周波数ｆＳＣの整数倍に設定
すると、遅延器の遅延の段数（１Ｈ／クロック周期）が
放送方式に対応させて異なるものを用意する必要があ
り、構成が複雑化するという問題があった。例えば、ク
ロック周波数をカラーサブキャリア周波数ｆＳＣの４倍
に設定した場合、１Ｈの遅延器の遅延の段数は、ＮＴＳ
Ｃでは９１０であるのに対し、ＰＡＬでは１１３５とな
る。
ビデオ信号処理において、垂直方向の処理を行う場合、
１Ｈ（１水平走査期間）の遅延器が必要となる。このと
き、ＮＴＳＣ，ＰＡＬなどの種々の放送方式に対応した
回路を設計する場合には、遅延器のクロック周波数ｆＣ
Ｌをカラーサブキャリアの周波数ｆＳＣの整数倍に設定
すると、遅延器の遅延の段数（１Ｈ／クロック周期）が
放送方式に対応させて異なるものを用意する必要があ
り、構成が複雑化するという問題があった。例えば、ク
ロック周波数をカラーサブキャリア周波数ｆＳＣの４倍
に設定した場合、１Ｈの遅延器の遅延の段数は、ＮＴＳ
Ｃでは９１０であるのに対し、ＰＡＬでは１１３５とな
る。
【０００４】また、ＤＶ規格（またはＤＶＣ規格）に準
拠したディジタルＶＴＲでは、ディジタル信号処理回路
のクロックの基準信号の周波数として、例えば１３．５
ＭＨｚなど、いずれの放送方式においてもカラーサブキ
ャリアの周波数ｆＳＣの整数倍でない周波数が採用され
ており、図４に示す従来の装置では、入力される周波数
ｆＳＣの基準信号からカラーサブキャリアの周波数ｆＳ
Ｃの整数倍でない周波数を有するクロック信号を生成す
ることが困難であった。
拠したディジタルＶＴＲでは、ディジタル信号処理回路
のクロックの基準信号の周波数として、例えば１３．５
ＭＨｚなど、いずれの放送方式においてもカラーサブキ
ャリアの周波数ｆＳＣの整数倍でない周波数が採用され
ており、図４に示す従来の装置では、入力される周波数
ｆＳＣの基準信号からカラーサブキャリアの周波数ｆＳ
Ｃの整数倍でない周波数を有するクロック信号を生成す
ることが困難であった。
【０００５】本発明はこの点に着目してなされたもので
あり、入力される基準信号と同期し、しかも基準信号の
周波数の整数倍（または１／整数）の周波数以外の周波
数を有するクロック信号を生成することができるクロッ
ク信号生成装置を提供することを目的とする。
あり、入力される基準信号と同期し、しかも基準信号の
周波数の整数倍（または１／整数）の周波数以外の周波
数を有するクロック信号を生成することができるクロッ
ク信号生成装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、入力される固定周波数の基準
信号に同期したクロック信号を生成するクロック信号生
成装置において、前記基準信号の周波数と、生成するク
ロック信号の周波数との比に応じた非整数値を発生する
と共に、発生した前記非整数値を前記クロック信号に同
期して累積加算し、累積加算値における整数部分のみを
前記クロック信号のタイミングでディジタル値として出
力する演算手段と、該演算手段から出力されるディジタ
ル値を正弦波信号の振幅値に変換する正弦波変換手段
と、該正弦波変換手段の出力信号をアナログ信号に変換
するＤ／Ａ変換手段と、該Ｄ／Ａ変換手段の出力信号
と、前記基準信号との位相比較を行い、前記出力信号と
前記基準信号とが同一の周波数となるよう位相誤差信号
を出力する位相比較手段と、該位相比較手段の出力によ
って駆動される電圧制御発振器とを備え、該電圧制御発
振器の出力を前記クロック信号として出力し、前記演算
手段は、前記非整数値における整数部分と小数部分とを
別個に累積加算すると共に、前記小数部分における累積
加算の結果得られた整数部分を、累積加算した整数に加
算することで、前記ディジタル値を得るようにしたこと
を特徴とする。
請求項１に記載の発明は、入力される固定周波数の基準
信号に同期したクロック信号を生成するクロック信号生
成装置において、前記基準信号の周波数と、生成するク
ロック信号の周波数との比に応じた非整数値を発生する
と共に、発生した前記非整数値を前記クロック信号に同
期して累積加算し、累積加算値における整数部分のみを
前記クロック信号のタイミングでディジタル値として出
力する演算手段と、該演算手段から出力されるディジタ
ル値を正弦波信号の振幅値に変換する正弦波変換手段
と、該正弦波変換手段の出力信号をアナログ信号に変換
するＤ／Ａ変換手段と、該Ｄ／Ａ変換手段の出力信号
と、前記基準信号との位相比較を行い、前記出力信号と
前記基準信号とが同一の周波数となるよう位相誤差信号
を出力する位相比較手段と、該位相比較手段の出力によ
って駆動される電圧制御発振器とを備え、該電圧制御発
振器の出力を前記クロック信号として出力し、前記演算
手段は、前記非整数値における整数部分と小数部分とを
別個に累積加算すると共に、前記小数部分における累積
加算の結果得られた整数部分を、累積加算した整数に加
算することで、前記ディジタル値を得るようにしたこと
を特徴とする。
【０００７】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。
参照して説明する。
【０００８】図１は本発明の一実施形態にかかるクロッ
ク信号生成装置の構成を示すブロック図である。同図に
おいて、位相比較器５、ループフィルタ６及びＶＣＯ７
は、図４に示す従来の装置と同様の機能を有するもので
ある。本実施形態では、位相計算部１と、正弦計算部２
と、Ｄ／Ａ変換部３とからなる分周部１０と、ローパス
フィルタ（ＬＰＦ）４が設けられており、ＬＰＦ４の出
力信号が位相比較器５に供給される。位相計算部１は、
例えばクロック信号ＳＣＬの立ち上りのタイミング（立
ち下がりのタイミングでもよいし、ゼロクロスタイミン
グでもよい）ｔ＝ｎＴ（ｎは整数、Ｔはクロック信号Ｓ
ＣＬの周期）における基準信号ＳＲＥＦの位相θ（ｎ
Ｔ）を以下のようにして計算する。ここで、クロック信
号ＳＣＬの周波数ｆＣＬは、基準信号ＳＲＥＦの周波数
ｆＲＥＦの整数倍でない値（例えば倍率ａ＝７．５倍、
ｆＣＬ＝ａ×ｆＲＥＦ）とすると、基準信号ＳＲＥＦを
クロック信号ＳＣＬの周期Ｔでサンプリングすると、そ
のサンプリング位相は、１クロック毎に少しずつずれい
ていく。そこで、１クロック当たりの位相増加量をΔθ
とすると、 θ（（ｎ＋１）Ｔ）＝θ（ｎＴ）＋Δθ （１） と表すことができる。
ク信号生成装置の構成を示すブロック図である。同図に
おいて、位相比較器５、ループフィルタ６及びＶＣＯ７
は、図４に示す従来の装置と同様の機能を有するもので
ある。本実施形態では、位相計算部１と、正弦計算部２
と、Ｄ／Ａ変換部３とからなる分周部１０と、ローパス
フィルタ（ＬＰＦ）４が設けられており、ＬＰＦ４の出
力信号が位相比較器５に供給される。位相計算部１は、
例えばクロック信号ＳＣＬの立ち上りのタイミング（立
ち下がりのタイミングでもよいし、ゼロクロスタイミン
グでもよい）ｔ＝ｎＴ（ｎは整数、Ｔはクロック信号Ｓ
ＣＬの周期）における基準信号ＳＲＥＦの位相θ（ｎ
Ｔ）を以下のようにして計算する。ここで、クロック信
号ＳＣＬの周波数ｆＣＬは、基準信号ＳＲＥＦの周波数
ｆＲＥＦの整数倍でない値（例えば倍率ａ＝７．５倍、
ｆＣＬ＝ａ×ｆＲＥＦ）とすると、基準信号ＳＲＥＦを
クロック信号ＳＣＬの周期Ｔでサンプリングすると、そ
のサンプリング位相は、１クロック毎に少しずつずれい
ていく。そこで、１クロック当たりの位相増加量をΔθ
とすると、 θ（（ｎ＋１）Ｔ）＝θ（ｎＴ）＋Δθ （１） と表すことができる。
【０００９】また基準信号ＳＲＥＦの位相０〜２π［ｒ
ａｄ］を、例えば１０２４等分した１０ビットのディジ
タル位相値で表すこととすると、１クロック当たりの位
相増加量Δθは、 Δθ＝１０２４／ａ （２） となり、Δθを下記式（３）のように、整数部ＩＮＴと
小数部（分数部）ｒ／ｘに分けて表すと、式（１）よ
り、下記式（４）が得られる。
ａｄ］を、例えば１０２４等分した１０ビットのディジ
タル位相値で表すこととすると、１クロック当たりの位
相増加量Δθは、 Δθ＝１０２４／ａ （２） となり、Δθを下記式（３）のように、整数部ＩＮＴと
小数部（分数部）ｒ／ｘに分けて表すと、式（１）よ
り、下記式（４）が得られる。
【００１０】 Δθ＝ＩＮＴ＋ｒ／ｘ（ＩＮＴ，ｒ，ｘはいずれも整数） （３） θ（（ｎ＋１）Ｔ）＝θ（ｎＴ）＋ＩＮＴ＋ｒ／ｘ （４） 例えばａ＝７．５とすると、ＩＮＴ＝１３６，ｒ＝８，
ｘ＝１５となる。
ｘ＝１５となる。
【００１１】ここで、位相θ（ｎＴ）も下記式（５）の
ように、整数部Ｉ（ｎＴ）と小数部Ｒ（ｎＴ）／ｘとに
分けて表すと、１クロック後の位相θ（（ｎ＋１）Ｔ）
は、下記式（６），（７）で与えられる。 θ（ｎＴ）＝Ｉ（ｎＴ）＋Ｒ（ｎＴ）／ｘ （５） （Ｉ（ｎＴ），Ｒ（ｎＴ）は整数） θ（（ｎ＋１）Ｔ）＝Ｉ（ｎＴ）＋ＩＮＴ＋（Ｒ（ｎＴ）＋ｒ）／ｘ （Ｒ（ｎＴ）＋ｒ＜ｘであるとき） （６） θ（（ｎ＋１）Ｔ）＝Ｉ（ｎＴ）＋ＩＮＴ＋１ ＋（Ｒ（ｎＴ）＋ｒ−ｘ）／ｘ （Ｒ（ｎＴ）＋ｒ≧ｘであるとき） （７）
ように、整数部Ｉ（ｎＴ）と小数部Ｒ（ｎＴ）／ｘとに
分けて表すと、１クロック後の位相θ（（ｎ＋１）Ｔ）
は、下記式（６），（７）で与えられる。 θ（ｎＴ）＝Ｉ（ｎＴ）＋Ｒ（ｎＴ）／ｘ （５） （Ｉ（ｎＴ），Ｒ（ｎＴ）は整数） θ（（ｎ＋１）Ｔ）＝Ｉ（ｎＴ）＋ＩＮＴ＋（Ｒ（ｎＴ）＋ｒ）／ｘ （Ｒ（ｎＴ）＋ｒ＜ｘであるとき） （６） θ（（ｎ＋１）Ｔ）＝Ｉ（ｎＴ）＋ＩＮＴ＋１ ＋（Ｒ（ｎＴ）＋ｒ−ｘ）／ｘ （Ｒ（ｎＴ）＋ｒ≧ｘであるとき） （７）
【００１２】すなわち、式（６）は、小数部（Ｒ（ｎ
Ｔ）＋ｒ）／ｘに桁上げが発生しない場合に対応し、式
（７）は、小数部（Ｒ（ｎＴ）＋ｒ）／ｘに桁上げが発
生した場合に対応する。
Ｔ）＋ｒ）／ｘに桁上げが発生しない場合に対応し、式
（７）は、小数部（Ｒ（ｎＴ）＋ｒ）／ｘに桁上げが発
生した場合に対応する。
【００１３】位相θ（ｎＴ）そのものは整数でないの
で、有限のビット長で表現できないが、位相計算部１
は、θ（（ｎ＋１）Ｔ），θ（（ｎ＋２）Ｔ），…を計
算する際に、式（６），（７）により、（整数部＋小数
部）の形のまま位相増加量Δθを積算し、小数部で発生
した桁上げを整数部に加算することにより算出された位
相θ（ｎＴ）の整数部を、ディジタル位相値として出力
するように構成されている。これにより、有限のビット
長でかつ誤差の少ないディジタル位相値を得ることがで
きる。
で、有限のビット長で表現できないが、位相計算部１
は、θ（（ｎ＋１）Ｔ），θ（（ｎ＋２）Ｔ），…を計
算する際に、式（６），（７）により、（整数部＋小数
部）の形のまま位相増加量Δθを積算し、小数部で発生
した桁上げを整数部に加算することにより算出された位
相θ（ｎＴ）の整数部を、ディジタル位相値として出力
するように構成されている。これにより、有限のビット
長でかつ誤差の少ないディジタル位相値を得ることがで
きる。
【００１４】位相計算部１は例えば図２に示すように構
成される。すなわち、位相計算部１は、小数部（分数
部）の計算に使用する２つの累算器１１，１４と、整数
部の計算に使用する１つの累算器１５と、スイッチ１２
と、１クロック遅延回路１３，１６とからなる。
成される。すなわち、位相計算部１は、小数部（分数
部）の計算に使用する２つの累算器１１，１４と、整数
部の計算に使用する１つの累算器１５と、スイッチ１２
と、１クロック遅延回路１３，１６とからなる。
【００１５】累算器１１は、Ｒ（（ｎ＋１）Ｔ）＝Ｒ
（ｎＴ）＋ｒに相当する累算を行うものであり、累算器
１４は、Ｒ（（ｎ＋１）Ｔ）＝Ｒ（ｎＴ）＋ｒ−ｘに相
当する累算を行うものであり、累算器１５は、Ｉ（（ｎ
＋１）Ｔ）＝Ｉ（ｎＴ）＋ＩＮＴ＋ｃｏに相当する累算
を行うものである。ここで、ｃｏは、累算器１４で桁上
げが発生したとき、すなわちＲ（ｎＴ）＋ｒ≧ｘである
とき「１」、それ以外のとき「０」である桁上げ変数で
ある。そして、スイッチ１２は、桁上げ変数ｃｏが
「０」であるときは、端子ａ側に接続され、桁上げ変数
ｃｏが「１」であるときは、端子ｂ側に接続されるよう
に構成されている。したがって、桁上げ変数ｃｏ＝０で
あるときは、累算器１１の出力が選択されてＲ（（ｎ＋
１）Ｔ）＝Ｒ（ｎＴ）＋ｒが採用され、ｃｏ＝１である
ときは、累算器１４の出力が選択されてＲ（（ｎ＋１）
Ｔ）＝Ｒ（ｎＴ）＋ｒ−ｘが採用される。
（ｎＴ）＋ｒに相当する累算を行うものであり、累算器
１４は、Ｒ（（ｎ＋１）Ｔ）＝Ｒ（ｎＴ）＋ｒ−ｘに相
当する累算を行うものであり、累算器１５は、Ｉ（（ｎ
＋１）Ｔ）＝Ｉ（ｎＴ）＋ＩＮＴ＋ｃｏに相当する累算
を行うものである。ここで、ｃｏは、累算器１４で桁上
げが発生したとき、すなわちＲ（ｎＴ）＋ｒ≧ｘである
とき「１」、それ以外のとき「０」である桁上げ変数で
ある。そして、スイッチ１２は、桁上げ変数ｃｏが
「０」であるときは、端子ａ側に接続され、桁上げ変数
ｃｏが「１」であるときは、端子ｂ側に接続されるよう
に構成されている。したがって、桁上げ変数ｃｏ＝０で
あるときは、累算器１１の出力が選択されてＲ（（ｎ＋
１）Ｔ）＝Ｒ（ｎＴ）＋ｒが採用され、ｃｏ＝１である
ときは、累算器１４の出力が選択されてＲ（（ｎ＋１）
Ｔ）＝Ｒ（ｎＴ）＋ｒ−ｘが採用される。
【００１６】このようにして、位相計算部１は、位相θ
（ｎＴ）の整数部Ｉ（ｎＴ）を算出し、正弦計算部２に
入力する。
（ｎＴ）の整数部Ｉ（ｎＴ）を算出し、正弦計算部２に
入力する。
【００１７】正弦計算部２は、位相θ（ｎＴ）の整数部
Ｉ（ｎＴ）に応じて、予めＲＯＭ（READ ONLY MEMORY）
に格納されているテーブルを参照して、位相Ｉ（ｎＴ）
に対応する正弦値（正弦波信号の振幅＝ｓｉｎ｛Ｉ（ｎ
Ｔ）×２π／１０２４｝）を算出する。この場合ＲＯＭ
には、基準信号ＳＲＥＦの１周期分の正弦値をすべて記
憶しておいてもよいし、あるいは１／４周期分（０〜π
／２）のみを記憶しておき、位相Ｉ（ｎＴ）の値に応じ
て適宜変換演算を行って、対応する正弦値を求めるよう
にしてもよい。
Ｉ（ｎＴ）に応じて、予めＲＯＭ（READ ONLY MEMORY）
に格納されているテーブルを参照して、位相Ｉ（ｎＴ）
に対応する正弦値（正弦波信号の振幅＝ｓｉｎ｛Ｉ（ｎ
Ｔ）×２π／１０２４｝）を算出する。この場合ＲＯＭ
には、基準信号ＳＲＥＦの１周期分の正弦値をすべて記
憶しておいてもよいし、あるいは１／４周期分（０〜π
／２）のみを記憶しておき、位相Ｉ（ｎＴ）の値に応じ
て適宜変換演算を行って、対応する正弦値を求めるよう
にしてもよい。
【００１８】Ｄ／Ａ変換部３は、正弦計算部２から出力
される正弦値をＤ／Ａ（ディジタル−アナログ）変換
し、その出力信号はＬＰＦ４を介して位相比較器５に供
給される。したがって、図１の位相ロックループは、基
準信号ＳＲＥＦと同一周波数の比較信号であるＬＰＦ４
の出力信号と、基準信号ＳＲＥＦとが一定の位相関係と
なるように動作する。これにより、基準信号ＳＲＥＦに
同期し、しかも基準信号ＳＲＥＦの周波数の整数倍でな
い周波数のクロック信号ＳＣＬを得ることができる。
される正弦値をＤ／Ａ（ディジタル−アナログ）変換
し、その出力信号はＬＰＦ４を介して位相比較器５に供
給される。したがって、図１の位相ロックループは、基
準信号ＳＲＥＦと同一周波数の比較信号であるＬＰＦ４
の出力信号と、基準信号ＳＲＥＦとが一定の位相関係と
なるように動作する。これにより、基準信号ＳＲＥＦに
同期し、しかも基準信号ＳＲＥＦの周波数の整数倍でな
い周波数のクロック信号ＳＣＬを得ることができる。
【００１９】なお、クロック信号ＳＣＬの周波数ｆＣＬ
が、基準信号ＳＲＥＦの周波数ｆＲＥＦの整数倍である
ときは、位相計算部１における計算は、整数部のみにつ
いて行うようにすればよい。
が、基準信号ＳＲＥＦの周波数ｆＲＥＦの整数倍である
ときは、位相計算部１における計算は、整数部のみにつ
いて行うようにすればよい。
【００２０】本実施形態のクロック信号生成装置を用い
ることにより、例えば１Ｈ遅延器の段数を一定として、
ＮＴＣＳ，ＰＡＬなどの異なる放送方式に対応した遅延
時間を容易に得ることができる。すなわち、クロック信
号ＳＣＬの周波数ｆＣＬを基準信号周波数ｆＲＥＦのａ
倍（ａは任意の正の数値）とする場合、上記式（６）
（７）の変数ｒ，ｘ，ＩＮＴを倍率ａに応じて設定する
ことにより、基準信号ＳＲＥＦと同期し、しかも異なる
周波数のクロック信号ＳＣＬを容易に生成することがで
きる。
ることにより、例えば１Ｈ遅延器の段数を一定として、
ＮＴＣＳ，ＰＡＬなどの異なる放送方式に対応した遅延
時間を容易に得ることができる。すなわち、クロック信
号ＳＣＬの周波数ｆＣＬを基準信号周波数ｆＲＥＦのａ
倍（ａは任意の正の数値）とする場合、上記式（６）
（７）の変数ｒ，ｘ，ＩＮＴを倍率ａに応じて設定する
ことにより、基準信号ＳＲＥＦと同期し、しかも異なる
周波数のクロック信号ＳＣＬを容易に生成することがで
きる。
【００２１】なお本発明は上述した実施形態に限るもの
ではなく、種々の変形が可能である。例えば、図３に示
すように、１／２分周器２１を設け、クロック信号ＳＣ
Ｌ１と、このクロック信号ＳＣＬ１の周波数の１／２の
周波数を有するクロック信号ＳＣＬ２を生成するように
してよい。
ではなく、種々の変形が可能である。例えば、図３に示
すように、１／２分周器２１を設け、クロック信号ＳＣ
Ｌ１と、このクロック信号ＳＣＬ１の周波数の１／２の
周波数を有するクロック信号ＳＣＬ２を生成するように
してよい。
【００２２】また、位相計算部１のおける演算は、上述
した１０ビットで行うと、分解能は０．３５ｄｅｇであ
るが、必要な精度に応じてこのビット数は適宜増減して
もよい。同様に、正弦計算部２における正弦値の量子化
ビット数も、増減可能である。
した１０ビットで行うと、分解能は０．３５ｄｅｇであ
るが、必要な精度に応じてこのビット数は適宜増減して
もよい。同様に、正弦計算部２における正弦値の量子化
ビット数も、増減可能である。
【００２３】
【発明の効果】以上詳述したように本発明によれば、基
準信号の周波数と、生成するクロック信号の周波数との
比に応じた非整数値が生成され、該生成した非整数値が
前記クロック信号に同期して累積加算され、その累積加
算値における整数部分のみが前記クロック信号のタイミ
ングでディジタル値として出力され、該ディジタル値が
正弦波信号の振幅値に変換されてアナログ正弦波信号に
変換され、基準信号と位相比較される。そして、前記非
整数値における整数部分と小数部分とが別個に累積加算
されると共に、前記小数部分における累積加算の結果得
られた整数部分を、累積加算した整数に加算すること
で、前記ディジタル値が算出される。したがって、固定
周波数の基準信号に同期し、しかも基準信号周波数の整
数倍でない周波数を有するクロック信号を生成すること
ができる。
準信号の周波数と、生成するクロック信号の周波数との
比に応じた非整数値が生成され、該生成した非整数値が
前記クロック信号に同期して累積加算され、その累積加
算値における整数部分のみが前記クロック信号のタイミ
ングでディジタル値として出力され、該ディジタル値が
正弦波信号の振幅値に変換されてアナログ正弦波信号に
変換され、基準信号と位相比較される。そして、前記非
整数値における整数部分と小数部分とが別個に累積加算
されると共に、前記小数部分における累積加算の結果得
られた整数部分を、累積加算した整数に加算すること
で、前記ディジタル値が算出される。したがって、固定
周波数の基準信号に同期し、しかも基準信号周波数の整
数倍でない周波数を有するクロック信号を生成すること
ができる。
【図１】本発明の一実施形態にかかるクロック信号生成
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】図１の装置の位相計算部の構成例を示すブロッ
ク図である。
ク図である。
【図３】他の実施形態にかかるクロック信号生成装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】従来のクロック信号生成装置の構成を示すブロ
ック図である。
ック図である。
１ 位相計算部（位相計算手段） ２ 正弦計算部（正弦波変換手段） ３ Ｄ／Ａ変換部（Ｄ／Ａ変換手段） ４ ローパスフィルタ ５ 位相比較器（比較手段） ６ ループフィルタ ７ 電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23 H03B 28/00
Claims (1)
- 【請求項１】 入力される固定周波数の基準信号に同期
したクロック信号を生成するクロック信号生成装置にお
いて、 前記基準信号の周波数と、生成するクロック信号の周波
数との比に応じた非整数値を発生すると共に、発生した
前記非整数値を前記クロック信号に同期して累積加算
し、累積加算値における整数部分のみを前記クロック信
号のタイミングでディジタル値として出力する演算手段
と、 該演算手段から出力されるディジタル値を正弦波信号の
振幅値に変換する正弦波変換手段と、 該正弦波変換手段の出力信号をアナログ信号に変換する
Ｄ／Ａ変換手段と、 該Ｄ／Ａ変換手段の出力信号と、前記基準信号との位相
比較を行い、前記出力信号と前記基準信号とが同一の周
波数となるよう位相誤差信号を出力する位相比較手段
と、 該位相比較手段の出力によって駆動される電圧制御発振
器とを備え、 該電圧制御発振器の出力を前記クロック信号として出力
し、 前記演算手段は、前記非整数値における整数部分と小数
部分とを別個に累積加算すると共に、前記小数部分にお
ける累積加算の結果得られた整数部分を、累積加算した
整数に加算することで、前記ディジタル値を得るように
したことを特徴とするクロック信号生成装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15261998A JP3356059B2 (ja) | 1998-06-02 | 1998-06-02 | クロック信号生成装置 |
| EP99303423A EP0963075A3 (en) | 1998-06-02 | 1999-04-30 | Clock signal producing device |
| US09/323,780 US6137326A (en) | 1998-06-02 | 1999-06-01 | Clock signal producing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15261998A JP3356059B2 (ja) | 1998-06-02 | 1998-06-02 | クロック信号生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346152A JPH11346152A (ja) | 1999-12-14 |
| JP3356059B2 true JP3356059B2 (ja) | 2002-12-09 |
Family
ID=15544347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15261998A Expired - Fee Related JP3356059B2 (ja) | 1998-06-02 | 1998-06-02 | クロック信号生成装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6137326A (ja) |
| EP (1) | EP0963075A3 (ja) |
| JP (1) | JP3356059B2 (ja) |
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|---|---|---|---|---|
| US7869554B2 (en) * | 2007-06-06 | 2011-01-11 | Honeywell International Inc. | Phase/frequency estimator-based phase locked loop |
| JPWO2010047005A1 (ja) * | 2008-10-23 | 2012-03-15 | パナソニック株式会社 | デジタルｐｌｌ回路及び通信装置 |
| JP5544863B2 (ja) * | 2009-12-17 | 2014-07-09 | 富士通株式会社 | 受信装置、受信方法及び受信プログラム |
| CN101783676B (zh) * | 2009-12-29 | 2012-09-05 | 中兴通讯股份有限公司 | 一种时钟分频方法及装置 |
| CN105932966B (zh) * | 2016-04-21 | 2018-08-21 | 电子科技大学 | 一种产生数字正弦信号的方法及装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3913028A (en) * | 1974-04-22 | 1975-10-14 | Rca Corp | Phase locked loop including an arithmetic unit |
| GB1560233A (en) * | 1977-02-02 | 1980-01-30 | Marconi Co Ltd | Frequency synthesisers |
| US5133064A (en) * | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
| US5382921A (en) * | 1992-11-23 | 1995-01-17 | National Semiconductor Corporation | Automatic selection of an operating frequency in a low-gain broadband phase lock loop system |
| JPH06164388A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 周波数シンセサイザー |
| DE4320087C1 (de) * | 1993-06-17 | 1994-08-18 | Katek Kabel Kommunikations Anl | Steuergenerator mit Phasenregelschleife |
| JPH07245603A (ja) * | 1994-01-11 | 1995-09-19 | Fujitsu Ltd | ジッタ抑圧制御方法およびその回路 |
| JP3022729B2 (ja) * | 1994-06-09 | 2000-03-21 | 日本ビクター株式会社 | バーストロックｐｌｌ回路 |
| JPH1028052A (ja) * | 1996-07-10 | 1998-01-27 | Matsushita Graphic Commun Syst Inc | クロック生成装置 |
| IT1296866B1 (it) * | 1997-12-16 | 1999-08-02 | Alsthom Cge Alcatel | Metodo e dispositivo per il controllo numerico di un anello ad aggancio di fase e relativo anello ad aggancio di fase ottenuto |
| KR100271236B1 (ko) * | 1998-02-02 | 2000-11-01 | 김춘호 | 노멀라이징기법을이용한피시알클럭복원용디지탈위상록루프회로 |
-
1998
- 1998-06-02 JP JP15261998A patent/JP3356059B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-30 EP EP99303423A patent/EP0963075A3/en not_active Withdrawn
- 1999-06-01 US US09/323,780 patent/US6137326A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0963075A3 (en) | 2004-01-07 |
| EP0963075A2 (en) | 1999-12-08 |
| US6137326A (en) | 2000-10-24 |
| JPH11346152A (ja) | 1999-12-14 |
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