CN101783676B - 一种时钟分频方法及装置 - Google Patents

Abstract

本发明公开了一种时钟分频方法，通过输入时钟信号和输出时钟信息实时确定当前的分频系数，再由分频系数的整数部分、小数部分及小数部分的小数进位阈值，对输入时钟信号进行计数，并根据计数结果开始对以小数部分为累加值的累加计算，最后根据计数结果以及累加计算结果，控制输出时钟。本发明还公开了一种时钟分频装置，通过本发明的方法及装置可以根据输入信号动态调整输出信号，并可以根据需要增加分频系数整数部分、小数部分及小数部分的小数进位阈值的位宽来调节分频系数的精度。

Description

一种时钟分频方法及装置

技术领域

本发明涉及时钟分频技术，尤其涉及一种时钟分频方法及装置。

背景技术

在通信领域中实现时钟分频需要使用分频器，其中，分频器的原理是这样：在每次累加到int(∑b)为整数时，分频器根据公式(1)将输出时钟周期To的分频时间，多增加一个输入时钟周期Ti，会使输出时钟周期To的时钟周期变小。

∑To＝(∑a+int(∑b))*Ti+mod(∑b)*Ti    (1)

其中，mod为取余函数，int为取整函数，Ti表示输入时钟周期，To表示输出时钟周期，a为分频处理后的整数部分，b为分频处理后的小数部分。

在实际应用中，一般将分频器分频的小数部分b独立出来作为整数来处理，这种小数分频方法可以应用于网络通信，例如分组交换网络的电路仿真中，以便在终端将源端的时钟恢复出来。

目前，小数分频的具体方法是：

先根据公式(2)中的当前分频系数Ki确定当前分频的整数部分ai、小数部分bi，并由所确定的小数部分bi来确定对应的小数进位阈值ci。根据精度需要，小数部分bi可以用8位，12位，16位，32位等的数值表示，例如小数部分bi为一个16进制的数值，对应的小数进位阈值ci为3B9ACA00。

$\mathrm{Ki}=\frac{\mathrm{Fi}}{\mathrm{Fo}}=\frac{\mathrm{To}}{\mathrm{Ti}}=\mathrm{ai}+\mathrm{bi}---\left(2\right)$

再根据所确定的当前分频的整数部分ai、当前分频小数部分bi以及当前分频的小数进位阈值ci的当前值，依据公式(2)由输入时钟频率Fi得到输出时钟频率Fo，在终端恢复源端的时钟频率。

上述的时钟分频方法，是在假设分频系数Ki固定的基础上完成的，只能用于分频系数固定的场合，且一般小数部分bi只支持1-2位的数值精度，分频精度低，难以满足通信领域如分组网络的时钟恢复应用中分频精度要求高、小数部分位数多、以及需要动态调整分频系数的要求。

发明内容

有鉴于此，本发明的主要目的在于提供一种时钟分频方法及装置，能提高分频精度，满足需要动态调整分频系数的要求。

为达到上述目的，本发明的技术方案是这样实现的：

本发明提供了一种时钟分频方法，包括：

根据当前输入时钟频率和输出时钟频率，确定当前的分频系数，输出该分频系数整数部分、小数部分以及得到该小数部分的小数进位阈值的数值；

对输入的时钟信号进行计数，并根据计数结果以及所述分频系数的整数部分数值，输出计数的标识；

根据所述计数的标识，以所述分频系数的小数部分数值为累加值进行累加计算，并根据累加计算结果以及所述小数进位阈值，输出累加的标识；

根据所述计数的标识以及所述累加的标识，控制输出时钟的电平；

所述方法具体为：对输入时钟信号进行计数，在计数结果与所述分频系数的整数部分数值相等时，输出本次计数结束标识；在所述计数的标识是计数结束标识时，以所述分频系数的小数部分数值为累加值进行累加计算，在累加计算结果等于所述小数进位阈值时，输出累加结束标识；在所述累加的标识是累加结束标识，则延迟一个时钟周期后再驱动输出时钟的电平为高。

所述方法还包括：在计数结果等于所述分频系数的整数部分数值一半的整数位时，输出计数一半标识；在所述计数的标识是计数一半标识时，驱动输出时钟的电平为低。

上述方案中，所述根据所述计数的标识以及所述累加的标识，控制输出时钟的电平，包括：在所述计数的标识是计数结束标识且未输出累加结束标识时，直接驱动输出时钟的电平为高。

本发明还提供了一种时钟分频装置，包括：

确定单元，用于根据当前输入时钟频率和输出时钟频率，确定当前的分频系数，并分别输出当前分频系数的整数部分、小数部分以及该小数部分的小数进位阈值的数值；计数单元，用于对输入时钟信号进行计数，并根据计数结果以及所述确定单元输出的当前分频系数的整数部分数值，输出计数的标识；累加单元，用于根据所述计数单元所输出计数的标识，以所述确定单元所输出的小数部分数值为累加值进行累加计算，并根据累加计算结果以及所述确定单元输出的小数进位阈值，输出累加的标识；输出时钟控制单元，用于根据所述计数单元所输出计数的标识以及所述累加单元所输出累加的标识，控制输出时钟的电平；所述计数单元具体用于：对输入时钟信号进行计数，在计数结果与所述确定单元输出的当前分频系数的整数部分数值相等时，输出本次计数结束标识；所述累加单元具体用于：在所述计数单元输出本次计数结束标识时，以所述确定单元所输出的小数部分数值为累加值进行累加计算；并，在累加计算结果不小于所述确定单元所输出的小数进位阈值时，输出累加结束标识；所述输出时钟控制单元具体用于：在接收到所述累加单元所输出累加结束标识时，延迟一个时钟周期后再驱动输出时钟的电平为高。

所述计数单元还用于：在输出本次计数结束标识之后，将所述计数结果清零。

所述计数单元还用于：在所述计数结果等于接收到的所述确定单元所输出当前分频系数的整数部分数值一半的整数位时，输出计数一半标识。

上述方案中，所述输出时钟控制单元具体用于：在接收到所述累加单元所输出累加结束标识时，延迟一个时钟周期后再驱动输出时钟的电平为高；在接收到所述计数单元所输出计数结束标识且所述累加单元未输出累加结束标识时，直接驱动输出时钟的电平为高；在接收到所述计数单元所输出计数一半标识时，驱动输出时钟的电平为低。

本发明通过输入时钟信号和输出时钟信息，实时确定当前的分频系数；再由分频系数的整数部分、小数部分及小数部分的小数进位阈值，对输入时钟信号进行计数，并根据计数结果进行以小数部分为累加值的累加计算；最后根据计数结果以及累加计算结果，控制输出时钟，如此，便可以根据输入信号动态调整输出信号；在本发明中，还可以根据需要增加分频系数整数部分、小数部分及小数部分的小数进位阈值的位宽，以调节分频系数的精度。

附图说明

图1为本发明时钟分频方法的实现流程示意图；

图2为本发明中实现计数过程的具体流程示意图；

图3为本发明中实现累加计算过程的具体流程示意图；

图4为本发明中实现输出时钟控制过程的具体流程示意图；

图5为本发明时钟分频装置的组成结构示意图。

具体实施方式

本发明的时钟分频方法，参照图1所示，主要包括以下步骤：

步骤101：根据当前输入时钟频率和输出时钟频率，确定当前的分频系数，输出该分频系数整数部分、小数部分以及得到该小数部分的小数进位阈值的数值；

本步骤中，可以根据实际应用需要，根据实际的输入时钟频率和输出时钟频率，来实时确定当前的分频系数。

其中，小数进位阈值可以根据分频系数的小数部分的位数及其进制来得到。例如，如果分频系数的小数部分采用十进制，其小数部分位数为两位，则其小数进位阈值则为100。

在实际应用中，可以根据需要，增加所述分频系数的整数部分、小数部分以及小数进位阈值的位宽，来实现分频系数的精度可调。

步骤102：对输入的时钟信号进行计数，并根据计数结果以及分频系数的整数部分数值，输出计数的标识；

本步骤中，根据计数结果以及所述分频系数的整数部分数值输出计数的标识，具体可以为：对输入时钟信号进行计数，在计数结果与所述分频系数的整数部分数值相等时，输出本次计数结束标识；在计数结果等于所述分频系数的整数部分数值一半的整数位时，输出计数一半标识。

这里，本次计数结束标识可以为在计数结果与所述分频系数的整数部分数据相等时，所生成的一个高电位的脉冲信号，或者该本次计数结束标识可以为取值为1的数字标识；而计数一半标识则可以为在计数结果等于所述分频系数的整数部分数值一半的整数位时，所生成的一个高电位的脉冲信号，或该计数一半标识可以为取值为1的数字标识。

步骤103：根据计数的标识，以分频系数的小数部分数值为累加值进行累加计算，并根据累加计算结果以及小数进位阈值，输出累加的标识；

本步骤中，根据所述计数的标识，以所述分频系数的小数部分数值为累加值进行累加计算，具体为：在所述计数的标识是计数结束标识时，以所述分频系数的小数部分数值为累加值进行累加计算。

本步骤根据累加计算结果以及小数进位阈值，输出累加的标识，具体为：累加计算结果等于所述小数进位阈值时，输出累加结束标识。

这里，累加结束标识具体可以为在累加计算结果与小数进位阈值相等时，所生成的一个高电位的脉冲信号，或者该累加结束标识可以为取值为1的数字标识。

步骤104：根据计数的标识以及累加的标识，控制输出时钟的电平。

本步骤中根据所述计数的标识以及所述累加的标识，控制输出时钟的电平，具体为：在所述累加的标识是累加结束标识，则延迟一个时钟周期后再驱动输出时钟的电平为高；在所述计数的标识是计数结束标识且未输出累加结束标识时，直接驱动输出时钟的电平为高；在所述计数的标识是计数一半标识时，驱动输出时钟的电平为低。

具体地，参照图2所示，实现步骤102中的计数过程具体包括如下步骤：

步骤201：将计数结果cnt1清零，计数的目标值a更新为当前分频系数的整数部分数值ai，将变量cnt1_div2的数值更新为当前分频系数的整数部分数值ai除以2后得到的整数位；

或者，可以在当前分频系数的整数部分数值ai的二分之一不为整数时，将cnt1_div2的数值确定为ai二分之一值的整数位加1所得到的整数，以尽量确保整个分频处理过程中输出时钟在一个时钟周期内的高低电平占空比保持为50％。

步骤202：对输入时钟信号clki进行计数，每检测到一个输入时钟信号clki，则计数一次，将cnt1加1；

步骤203：判断cnt1的值是否等于cnt1_div2，如果是，则继续步骤206，否则继续步骤204；

步骤204：判断cnt1的值是否等于a，如果是，则继续步骤205，否则返回步骤202；

步骤205：输出为高电平脉冲信号的本次计数结束标识cnt1_end，返回步骤201；

步骤206：输出为高电平脉冲信号的计数一半标识cnt1_half，返回步骤202。

具体地，参照图3所示，实现步骤103中的累加计算过程具体包括如下步骤：

步骤301：判断所输入的当前分频系数的小数部分数值bi与当前的累加值b是否相等、所输入的小数进位阈值与当前的累加值的阈值c是否相等，如果是，继续步骤303；否则继续步骤302；

步骤302：将累加值b更新为当前分频系数的小数部分数值bi，累加值的阈值c更新为当前的小数进位阈值ci，累加结果cnt2清零；

步骤303：判断输入的cnt1_end是否为高电平，如果是，则继续步骤304，否则结束当前流程；

步骤304：将累加结果cnt2累加b；

步骤305：判断cnt2是不小于c，如果是则继续步骤306，否则返回步骤303；

步骤306：将cnt2更新为cnt2减去c得到的差值，并输出为高电平脉冲信号的本次计数结束标识cnt2_end，返回步骤301。

具体地，参照图4所示，实现步骤104中的控制输出时钟电平过程具体包括如下步骤：

步骤401：判断cnt1_half是否为高电平，如果是，继续步骤402，否则继续步骤403。

步骤402：驱动输出时钟clko的电平为低，返回步骤401；

步骤403：判断cnt1_end是否为高电平，如果是，继续步骤404，否则返回步骤401；

步骤404：判断cnt2_end是否为高电平，如果是，继续步骤405，否则继续步骤406；

步骤405：延迟1个输入时钟clki的时钟周期后，驱动输出时钟clko的电平为高，返回到步骤401；

步骤406：直接驱动输出时钟clko的电平为高，返回步骤401。

实际应用中，在当前输入时钟频率和输出时钟频率发生改变，且需要将当前的分频系数重新确定时，则重复上述时钟分频处理流程。

为实现上述方法，本发明还提供了一种时钟分频装置，如图5所示，主要包括：确定单元51、计数单元52、累加单元53和输出时钟控制单元54；其中，

确定单元51，用于根据当前输入时钟频率和输出时钟频率，确定当前的分频系数，并分别输出当前分频系数的整数部分ai、小数部分bi以及该小数部分的小数进位阈值ci；

计数单元52，用于对输入时钟clki信号进行计数，并根据计数结果以及所述确定单元输出的当前分频系数的整数部分ai，输出计数的标识；这里，所述计数的标识包括：计数结束标识cnt1_end、计数一半标识cnt1_half；

累加单元53，用于根据所述计数单元所输出计数的标识，以所述确定单元所输出的小数部分数值bi为累加值进行累加计算，并根据累加计算结果以及所述确定单元51输出的小数进位阈值ci，输出累加的标识；这里，所述累加的标识包括累加结束标识cnt2_end；

输出时钟控制单元54，用于根据所述计数单元52所输出计数的标识以及所述累加单元所输出累加的标识，控制输出时钟clko的电平。

其中，所述计数单元52具体用于：对输入时钟信号进行计数，在计数结果与所述确定单元51输出的当前分频系数的整数部分数值相等时，输出本次计数结束标识cnt1_end。

这里，所述计数单元52还用于：在输出本次计数结束标识cnt1_end之后，将所述计数结果清零。

其中，所述计数单元52还用于：在所述计数结果等于所述确定单元51输出的当前分频系数的整数部分数值一半的整数位时，输出计数一半标识cnt1_half。

其中，所述累加单元53具体用于：在所述计数单元52输出本次计数结束标识cnt1_end时，以所述确定单元51所输出的小数部分数值为累加值进行累加计算；并，在累加计算结果不小于所述确定单元51所输出的小数进位阈值时，输出累加结束标识cnt2_end。

其中，所述输出时钟控制单元54具体用于：在接收到所述累加单元53所输出累加结束标识cnt2_end时，延迟一个时钟周期后再驱动输出时钟clko的电平为高；

在接收到所述计数单元52所输出计数结束标识cnt1_end且所述累加单元53未输出累加结束标识时，直接驱动输出时钟clko的电平为高；

在接收到所述计数单元52所输出计数一半标识cnt1_half时，驱动输出时钟clko的电平为低。

具体地，本发明的时钟分频装置实现时钟分频处理的具体过程已在上文详述，在此不再赘述。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保、护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种时钟分频方法，其特征在于，所述方法包括：

根据当前输入时钟频率和输出时钟频率，确定当前的分频系数，输出该分频系数整数部分、小数部分以及得到该小数部分的小数进位阈值的数值；

对输入的时钟信号进行计数，并根据计数结果以及所述分频系数的整数部分数值，输出计数的标识；

根据所述计数的标识，以所述分频系数的小数部分数值为累加值进行累加计算，并根据累加计算结果以及所述小数进位阈值，输出累加的标识；

根据所述计数的标识以及所述累加的标识，控制输出时钟的电平；

所述方法具体为：对输入时钟信号进行计数，在计数结果与所述分频系数的整数部分数值相等时，输出本次计数结束标识；在所述计数的标识是计数结束标识时，以所述分频系数的小数部分数值为累加值进行累加计算，在累加计算结果等于所述小数进位阈值时，输出累加结束标识；在所述累加的标识是累加结束标识，则延迟一个时钟周期后再驱动输出时钟的电平为高。

2.根据权利要求1所述的时钟分频方法，其特征在于，所述方法还包括：

在计数结果等于所述分频系数的整数部分数值一半的整数位时，输出计数一半标识；

在所述计数的标识是计数一半标识时，驱动输出时钟的电平为低。

3.根据权利要求1或2所述的时钟分频方法，其特征在于，所述根据所述计数的标识以及所述累加的标识，控制输出时钟的电平，包括：

在所述计数的标识是计数结束标识且未输出累加结束标识时，直接驱动输出时钟的电平为高。

4.一种时钟分频装置，其特征在于，所述装置包括：

确定单元，用于根据当前输入时钟频率和输出时钟频率，确定当前的分频系数，并分别输出当前分频系数的整数部分、小数部分以及该小数部分的小数进位阈值的数值；

计数单元，用于对输入时钟信号进行计数，并根据计数结果以及所述确定单元输出的当前分频系数的整数部分数值，输出计数的标识；

累加单元，用于根据所述计数单元所输出计数的标识，以所述确定单元所输出的小数部分数值为累加值进行累加计算，并根据累加计算结果以及所述确定单元输出的小数进位阈值，输出累加的标识；

输出时钟控制单元，用于根据所述计数单元所输出计数的标识以及所述累加单元所输出累加的标识，控制输出时钟的电平；

所述计数单元具体用于：对输入时钟信号进行计数，在计数结果与所述确定单元输出的当前分频系数的整数部分数值相等时，输出本次计数结束标识；

所述累加单元具体用于：在所述计数单元输出本次计数结束标识时，以所述确定单元所输出的小数部分数值为累加值进行累加计算；并在累加计算结果不小于所述确定单元所输出的小数进位阈值时，输出累加结束标识；

所述输出时钟控制单元用于：在接收到所述累加单元所输出累加结束标识时，延迟一个时钟周期后再驱动输出时钟的电平为高。

5.根据权利要求4所述的时钟分频装置，其特征在于，所述计数单元还用于：在输出本次计数结束标识之后，将所述计数结果清零。

6.根据权利要求4所述的时钟分频装置，其特征在于，所述计数单元还用于：在所述计数结果等于接收到的所述确定单元所输出当前分频系数的整数部分数值一半的整数位时，输出计数一半标识。

7.根据权利要求4至6任一所述的时钟分频装置，其特征在于，所述输出时钟控制单元具体用于：

在接收到所述累加单元所输出累加结束标识时，延迟一个时钟周期后再驱动输出时钟的电平为高；

在接收到所述计数单元所输出计数结束标识且所述累加单元未输出累加结束标识时，直接驱动输出时钟的电平为高；

在接收到所述计数单元所输出计数一半标识时，驱动输出时钟的电平为低。

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