CN111446960B - 一种时钟输出电路 - Google Patents

Abstract

本申请公开了一种时钟输出电路，该时钟输出电路包括：分频时钟输出单元，分频时钟输出单元包括：参数同步电路、计数器、比较器、输出寄存器以及输出缓存器，其中：参数同步电路，用于获取外部输入的配置参数，经同步后得到分频使能同步信号和分频系数；计数器，用于根据分频使能同步信号进行计数，并在接收到计数清零信号时进行计数清零；比较器，用于比较连接的计数器的计数数值与分频系数或相位选择参数得到比较结果，并根据比较结果输出对应的电平信号；输出寄存器，用于寄存所述电平信号；输出缓存器，用于输出分频时钟或分频且调相时钟。通过本申请提供的电路，满足了各子系统的任意分频时钟的需求，并且可实现多时钟的输出。

Description

一种时钟输出电路

技术领域

本申请涉及集成电路技术领域，尤其涉及一种时钟输出电路。

背景技术

在大规模集成电路系统中时钟是各个子系统协同工作的基本保障，分频器是处理时钟的基本电路之一，几乎所有的数字集成电路系统都会使用分频器对频率较高的时钟进行分频，以满足各子系统的时钟需求。

发明人发现，相关技术中的分频技术方案中不支持奇数分频，不能极大满足各子系统的任意分频的时钟需求。

发明内容

本申请提供一种时钟输出电路，用以实现输出任意分频时钟，来满足各子系统对于分频时钟的需求。

第一方面，本申请提供一种时钟输出电路，该电路包括分频时钟输出单元，所述分频时钟输出单元包括：参数同步电路、第一计数器、第一比较器、第一输出寄存器以及第一输出缓存器，其中：

所述参数同步电路，用于获取外部输入的配置参数，并将所述配置参数同步到参考时钟域下，得到分频使能同步信号和分频系数；其中，所述配置参数中包括所述分频系数的配置值；

所述第一计数器，用于根据所述分频使能同步信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第一比较器发送的第一计数清零信号时进行计数清零；

所述第一比较器，用于比较所述第一计数器的计数数值与所述分频系数得到第一比较结果，并根据所述第一比较结果输出与所述第一比较结果相匹配的第一电平信号；若获取到所述计数数值大于或等于所述分频系数值的比较结果时，向所述第一计数器发送所述第一计数清零信号；

所述第一输出寄存器，用于寄存所述第一电平信号，并将所述第一电平信号输出给所述第一输出缓存器；

所述第一输出缓存器，用于根据所述第一电平信号，输出分频时钟。

本申请实施例所提供的方案中，通过计数器对参考时钟进行计数，比较器将计数器的计数数值与配置的分频系数进行比较，并根据两者之间的比较结果输出电平信号，从而获取分频的时钟。此外，通过将比较器输出的电平信号输出给寄存器，保证了输出的分频时钟信号的质量，并且，通过输出缓存器完成对于分频时钟的定义，从而得到最后的分频时钟。通过本申请提供的电路，可满足各子系统的多种分频方式的要求，解决了相关技术中无法对时钟进行奇数分频的技术问题。

可选的，所述配置参数中还包括至少一个相位选择参数的配置值；所述参数同步电路在将所述配置参数同步到参考时钟域下之后，还得到相位选择参数；

所述分频时钟输出单元还包括：至少一个分频且调相时钟输出单元；

每个分频且调相时钟输出单元包括：第三比较器、使能发生电路、第二计数器、第二比较器、第二输出寄存器以及第二输出缓存器，其中：

所述第三比较器，用于比较所述第一计数器的计数数值与所述相位选择参数，并根据第三比较结果输出相匹配的第三电平信号；

所述使能发生电路，用于在所述第三电平信号为高电平时，产生有效的调相使能信号并保持；其中，所述有效的调相使能信号用以触发所述第二计数器开始计数；

所述第二计数器，用于根据所述调相使能信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第二比较器发送的第二计数清零信号时进行计数清零；

所述第二比较器，用于比较所述第二计数器的计数数值与所述分频系数得到第二比较结果，并根据所述第二比较结果输出相匹配的第二电平信号；若获取到所述计数数值大于所述分频系数值的比较结果时，向所述第二计数器发送所述第二计数清零信号；

所述第二输出寄存器，用于寄存所述第二电平信号，并将所述第二电平信号输出给所述第二输出缓存器；

所述第二输出缓存器，用于根据所述第二电平信号，输出分频且调相时钟。

可选的，所述电路还包括：复位同步电路，其中：

所述复位同步电路，用于接收复位信号，并将所述复位信号同步到所述参考时钟域下，以使所述分频时钟输出单元进行复位。

可选的，所述第一比较器在确定所述第一比较结果为所述第一计数器的计数数值小于所述分频系数的二分之一时，输出的所述第一电平信号为第一电平；其中，所述第一电平为低电平或高电平；

所述第一比较器在确定所述第一比较结果为所述计数数值大于或等于所述分频系数的二分之一且小于所述分频系数时，输出的所述第一电平信号为第二电平；其中，所述第二电平为所述第一电平的相反电平。

可选的，所述第二比较器在确定所述第二比较结果为所述第二计数器的计数数值小于所述分频系数的二分之一时，输出的所述第二电平信号为所述第一电平；

所述第二比较器在确定所述第二比较结果为所述计数数值大于或等于所述分频系数的二分之一且小于所述分频系数时，输出的所述第二电平信号为所述第二电平。

可选的，所述第三比较器在确定所述第三比较结果为所述第三计数器的计数数值小于所述相位选择参数时，输出的所述第三电平信号为低电平；

所述第三比较器在确定所述第三比较结果为所述计数数值大于或等于所述相位选择参数时，输出的所述第三电平信号为高电平。

可选的，所述使能发生电路用于在接收到所述第三比较器输出的低电平时，则产生无效的调相使能信号以使所述第二计数器不进行计数。

可选的，所述分频输出电路包括功能模式和测试模式；其中，

所述分频输出电路根据用户的配置进入所述功能模式或所述测试模式；

若所述分频输出电路处于所述功能模式，则所述配置参数中各参数均处于可配置状态；

若所述分频输出电路处于所述测试模式，则所述配置参数中的分频系数处于可配置状态，所述配置参数中的相位选择参数为指定值。

可选的，在所述功能模式下、所述分频系数和所述相位选择参数的位宽为符合标准委员会IEEE标准的参数化常量；且所述相位选择参数小于所述分频系数。

可选的，所述参数同步电路，用于获取外部输入的分频使能信号，并在分频使能信号为有效时将所述配置参数同步到参考时钟域下。

附图说明

图1为本申请一种实施例所提供的一种时钟输出电路示意图；

图2为本申请实施例所提供的一种芯片间的交互场景示意图；

图3为本申请另一种实施例所提供的一种时钟输出电路示意图；

图4为本申请又一种实施例所提供的一种时钟输出电路示意图；

图5为本申请实施例所提供的一种时钟输出电路的流程示意图；

图6为本申请实施例所提供的一种时钟输出电路的时序图；

图7为本申请实施例所提供的一种时钟输出电路的四分频时钟的时序图；

图8为本申请实施例所提供的一种时钟输出电路的五分频时钟的时序图。

具体实施方式

本申请实施例提供的方案中，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

为了更好的理解上述技术方案，下面通过附图以及具体实施例对本申请技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

在大规模集成电路系统中时钟是各个子系统协同工作的基本保障，分频器是处理时钟的基本电路之一，几乎所有的数字集成电路系统都会使用分频器对频率较高的时钟进行分频，以满足各子系统的时钟需求。发明人发现，相关技术中的分频技术方案中存在不支持奇数分频的确定，故此不能极大满足各子系统的任意时钟分频的需求。

有鉴于此，本申请一种实施例提供了一种时钟输出电路，该时钟输出电路包括分频时钟输出单元，所述分频时钟输出单元包括：用于配置参数同步的参数同步电路、一个用于计数的第一计数器、一个用于比较计数数值与配置参数的第一比较器、一个用于寄存第一比较器输出的电平信号的第一输出寄存器以及用于定义并输出分频时钟的第一输出缓存器。以下结合说明书附图对本申请实施例所提供的一种时钟输出电路做进一步详细的说明。

为更好的理解本申请，首先通过以下表1对本申请提供的一种时钟输出电路所可能用到的端口信号名称以及其对应的相关信息进行列表说明，如以下表1所示：

表1

其中，分频系数和相位选择参数的位宽(DIV_NUM_WD)为parameter(Veriog HDL语言的一种常量类型关键字)类型的参数化常量，并且所述相位选择参数小于所述分频系数。因此，如表1中所示的DIV_NUM_WD表示端口信号的位宽，其值可配置为parameter类型的常量，其默认值为5。通过配置该DIV_NUM_WD的值，可决定分频系数的最大值，并且确定时钟分频的取值范围为：1＜i_div_num≤((2^DIV_NUM_WD)-1)；例如，当DIV_NUM_WD的bit值为5时，则分频系数i_div_num的最大值确定的实施方式可选的为2^5-1＝31，则可确定分频系数i_div_num的取值范围为：1＜i_div_num≤31。在本申请提供的时钟输出电路中表示分频系数和相位选择参数可进行配置，通过该参数化设计可以提高时钟输出电路的复用性。

参阅图1，为本申请实施例所提供的一种时钟输出电路示意图，该电路包括分频时钟输出单元100，该分频时钟输出单元100包括：参数同步电路11、计数器12(即第一计数器)、比较器13(即第一比较器)、输出寄存器14(即第一输出寄存器)以及输出缓存器15(即第一输出缓存器)。以下将按照分频时钟输出单元100包含的各模块分别进行阐述说明。

所述参数同步电路11，用于获取外部输入的配置参数，并将所述配置参数同步到参考时钟域下，得到分频使能同步信号和分频系数；其中，所述配置参数中包括所述分频系数的配置值。需要说明的是，本申请中的参数同步电路11有多种实施方式，本申请并不限定采用的同步电路。由于配置参数是支持用户配置的，而且参数同步电路根据用户的配置参数得到相应的输出结果，并采用计数器和比较器来产生任意分频的时钟，故此本申请中分频时钟输出单元100支持奇数分频，关于该点将在后文中结合时序图进行详细说明，这里暂不赘述。

实施时，所述参数同步电路11，用于将所述配置参数同步到参考时钟域下。例如，参数同步电路11将外部输入的配置参数在分频使能(i_div_en)信号的上升沿时刻同步到参考时钟(i_ref_clk)域下，并分别得到分频使能同步信号(div_en_sync)和分频系数同步信号(div_num_sync)。

所述计数器12，用于根据所述分频使能同步信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第一比较器13发送的第一计数清零信号(clr_counter_1)时进行计数清零。此外，本申请不限定计数器的类型，可实现计数器功能的都属于本申请的限定。

实施时，计数器12在分频使能同步信号为高电平时开启计数功能，并且在参考时钟的每个上升沿时刻进行一次计数；然后，将计数后的数值输出给后面的比较器13。此外，计数器12还受到比较器13发送的第一计数清零信号(clr_counter_1)控制，当clr_counter_1为1时，计数器12的计数值将会进行计数清零，即计数器12将会重新开始计数。

所述比较器13，用于比较所述计数器12的计数数值与所述分频系数得到第一比较结果，并根据所述第一比较结果输出与所述第一比较结果相匹配的第一电平信号；若获取到所述计数数值大于或等于所述分频系数值的比较结果时，向所述计数器12发送所述第一计数清零信号。此外，本申请不限定比较器的类型，可实现比较器功能的都属于本申请的限定。

实施时，比较器13在确定所述第一比较结果为计数器12的计数数值小于分频系数的二分之一时，例如假设分频系数为T，即计数数值小于T/2的值时，输出的第一电平信号为第一电平；其中，所述第一电平为低电平或高电平。所述比较器13在确定所述第一比较结果为所述计数数值大于或等于所述分频系数的二分之一且小于所述分频系数时，输出的所述第一电平信号为第二电平；其中，所述第二电平为所述第一电平的相反电平。为更清楚地理解本申请，参阅表2，为本申请实施例中的第一电平信号的一种输出方式，其中，假设分频系数i_div_num为T，如下表2所示：

表2

第一比较结果	第一电平信号(实施例1)	第一电平信号(实施例2)
			0≤计数数值<T/2	高电平信号	低电平信号
T/2≤计数数值<T	低电平信号	高电平信号

需要说明的是，表2中是本申请提供的一种比较器13的两种可能的实施方式，其中，实施例1中，当输出的第一电平信号的第一电平为高电平信号时，则对应的第二电平为第一电频的相反电平，即为低电平信号；实施2中则是第一电平为低电平信号，而第二电平为高电平信号的实施方式；可根据电路中的工作情况确定对应的实施方式，在此本申请不做限定。

所述输出寄存器14，用于寄存所述第一电平信号，并将所述第一电平信号输出给所述输出缓存器15。通过输出寄存器14可保证最后输出的分频时钟信号的质量，避免输出的分频时钟出现占空比和频率抖动的问题。此外，本申请不限定输出寄存器的类型，可实现输出寄存器功能的都属于本申请的限定。

所述输出缓存器15，用于根据所述第一电平信号，输出分频时钟。实施时，输出缓存器15在时钟约束的时候将输出的分频时钟定义在该输出缓存器15的输出端口上，故此在输出信号端口上输出的为定义后的分频时钟(o_basic_cl k)。此外，本申请不限定输出缓存器的类型，可实现输出缓存器功能的都属于本申请的限定。

此外，复杂的SoC(System on Chip，系统级芯片)不仅在其数字集成电路系统内部的子系统间存在数据交互，还存在为外部芯片提供时钟并与之进行数据交互的场景，如图2所示的交互场景。在图2中设计芯片为对接芯片提供时钟(CLK)和基于该时钟输的出数据Tx_data，对接芯片通过CLK对Tx_data进行采样，在对接芯片内部经过处理后返回数据Rx_data输入给设计芯片，若在PCB走线上消耗的时间为T1，对接芯片内部延时为T2，则数据Rx_data到达设计芯片内部寄存器时经过了T1+T2时间的延迟，若直接使用输出的时钟CLK可能无法正确采样输入的数据Rx_data，这样的情况下就需要先对时钟进行相位调整，再使用相位调整后的时钟对输入数据进行采样。

故此，在另一个实施例中，本申请提供的时钟输出电路中，所述配置参数中还可包括至少一个相位选择参数的配置值；实施时，通过参数同步电路在将所述配置参数同步到参考时钟域下之后，得到相位选择参数。在该实施例中，该分频时钟输出单元100还包括：至少一个分频且调相时钟输出单元100x；相位选择参数配置值的数量与分频且调相时钟输出单元的数量对应。其中，每个分频且调相时钟输出单元100x包括：一个用于比较计数数值与相位选择参数的第三比较器、使能发生电路、一个用于计数的第二计数器、一个用于比较计数数值与分频系数的第二比较器、用于第二比较器输出的电平信号的第二输出寄存器以及用于定义并输出调相且分频时钟的第二输出缓存器。需要说明的是，本申请实施例电路中各模块中所提到的“第一”、“第二”以及“第三”等是为了对各模块进行区分，并不作为对各模块顺序的限定；例如，第一计数器和第二计数器表明存在两个计数器。

参阅图3，为本申请另一实施例所提供的一种时钟输出电路示意图，该电路包括如图1中所述的分频时钟输出单元100，此外，该电路还包括：至少一个分频且调相时钟输出单元100x。其中，如图3中的分频且调相时钟输出单元1001包括：比较器20(即第三比较器)、使能发生电路21、计数器22(即第二计数器)、比较器23(即第二比较器)、输出寄存器24(即第二输出寄存器)以及输出缓存器25(即第二输出缓存器)。以下将按照分频且调相时钟输出单元1001包含的各模块分别进行阐述说明。

所述比较器20，用于比较所述计数器12的计数数值与所述相位选择参数，并根据第三比较结果输出相匹配的第三电平信号。

实施时，所述第三比较器20在确定所述第三比较结果为所述第一计数器12的计数数值小于所述相位选择参数时，输出的所述第三电平信号为低电平；所述第三比较器20在确定所述第三比较结果为所述计数数值大于或等于所述相位选择参数时，输出的所述第三电平信号为高电平。例如，参阅表3，为本申请实施例中的第三电平信号的一种输出方式，其中，假设相位选择参数为N，如以下表3所示：

表3

第三比较结果	第三电平信号
		0≤计数数值<N	低电平信号
N≤计数数值	高电平信号

需要说明的是，表3中仅是本申请提供的一种第三比较器20的一种可能的实施方式，并不用来限定本申请。

所述使能发生电路21，用于在所述第三电平信号为高电平时，产生有效的调相使能信号并保持。此外，本申请不限定使能发生电路的类型，可实现本申请使能发生电路功能的都属于本申请的限定。其中，所述有效的调相使能信号用以触发所述计数器22开始计数；例如，有效的调相使能信号实施为，当调相使能信号为高电平“1”时，则为有效的调相使能信号，并且，当调相使能信号变为高电平之后，则保持输出高电平信号而不再随着第三比较器20的第三比较结果变化。此外，所述使能发生电路用于在接收到所述比较器20输出的低电平时，则产生无效的调相使能信号以使所述计数器22不进行计数；例如，无效的调相使能信号则对应实施为，当调相使能信号为低电平“0”时，则为无效的调相使能信号。例如，调相使能信号的值参考如下真值表，其中的x表示不关注该值，参阅表4：

表4

i_div_en	上一周期调相使能信号的值	第三比较结果	调相使能信号
				0	x	x	0
1	0	0≤计数数值<N	0
				1	0	N≤计数数值	1
1	1	x	1

通过表4中的内容可确定，首先，若时钟输出电路的分频使能信号为无效，即低电平“0”时，则调相使能信号不受上一周期调相使能信号的值和第三比较器20输出的第三比较结果的影响，固定输出为低电平“0”信号；若时钟输出电路的分频使能信号为有效，并且上一周期调相使能信号的值为低电平“0”时，则调相使能信号的输出根据第三比较结果确定，确定方式根据前边的实施方式，此处不再赘述；若时钟输出电路的分频使能信号为有效，并且上一周期调相使能信号的值为高电平“1”，则调相使能信号继续保持输出为高电平“1”信号，而不再根据第三比较器20的第三比较结果确定。

需要说明的是，本申请实施例中的比较器20和使能发生电路21为了实现使得计数器22在满足相位选择参数的相位延迟后开始进行计数，从而实现在调相的基础上再实现对于时钟的分频。本申请实施例中将比较器20和使能发生电路21作为两个单独的部分分开来描述，此外，将比较器20作为使能发生电路21中的一部分来描述，用来实现本功能，也属于本申请限定的保护范围。

所述计数器22，用于根据所述调相使能信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述比较器23发送的第二计数清零信号(clr_counter_2)时进行计数清零。

实施时，与计数器12的执行过程类似，在接收到使能发生电路21的调相使能信号后开始计数功能，并且在参考时钟的每个上升沿时刻进行一次计数；然后，将计数后的数值输出给后面的比较器23。此外，计数器22还受到比较器23发送的第二计数清零信号(clr_counter_2)控制，当clr_counter_2为1时，计数器22的计数值将会进行计数清零，即计数器22将会重新开始计数。

所述比较器23，用于比较所述计数器22的计数数值与所述分频系数得到第二比较结果，并根据所述第二比较结果输出相匹配的第二电平信号；若获取到所述计数数值大于或等于所述分频系数值的比较结果时，向所述计数器22发送所述第二计数清零信号。

实施时，比较器23在确定所述第二比较结果为所述计数器22的计数数值小于所述分频系数的二分之一时，例如假设分频系数为T，即计数数值小于T/2的值时，输出的所述第二电平信号为所述第一比较器13输出的第一电平；所述比较器23在确定所述第二比较结果为所述计数数值大于或等于所述分频系数的二分之一且小于所述分频系数时，输出的所述第二电平信号为所述第一比较器13输出的第二电平。比较器23的执行过程与比较器13的执行类似，在此不再赘述。

所述输出寄存器24，用于寄存所述第二电平信号，并将所述第二电平信号输出给所述输出缓存器25。通过输出寄存器24可保证最后输出的分频且调相时钟信号的质量，避免输出的分频且调相时钟出现占空比和频率抖动的问题。

所述输出缓存器25，用于根据所述第二电平信号，输出分频且调相时钟。

此外，图3为本申请实施例提供的分频时钟输出单元100中包括一个分频且调相时钟输出单元1001的电路结构示意图，若实施时需要输出不同调相要求的分频且调相时钟时，则参照前述分频且调相时钟输出单元1001添加即可。参阅图4，为本申请实施例所提供的另一种时钟输出电路的电路示意图，其中，该分频时钟输出单元100包括：分频且调相时钟输出单元1001和分频且调相时钟输出单元1002，用来输出一个分频时钟和两个不同的分频且调相时钟。

此外，需要说明的是，所述分频输出电路包括功能模式和测试模式；其中，所述分频输出电路根据用户的配置进入功能模式或进入测试模式，例如根据表1中内容可知，当端口信号“i_dft_mode”的输入为“0”时，可确定该分频输出电路配置为功能模式；同理，当端口信号“i_dft_mode”的输入为“1”时，可确定该分频输出电路配置为功能模式。并且，若所述分频输出电路处于功能模式时，则所述配置参数中各参数均处于可配置状态；但，若分频输出电路处于测试模式，则所述配置参数中的分频系数处于可配置状态，所述配置参数中的相位选择参数为指定值，例如，该指定值可选的为0或者其他固定值，则输出的为分频但不调相时钟。需要补充的是，测试模式是在无业务的条件下，用来测试应用本申请电路的芯片在制造过程中是否存在缺陷，因此在测试模式下只需关注是否可输出正确的分频时钟即可，对于调相没有要求。

此外，实施时，分频系数T与相位选择参数N之间的关系如以下公式所示：

其中，P为调相时钟的相位延迟大小，在配置分频系数T和相位选择参数N之前；分频系数T和相位延迟P是直接确定的，为将相位延迟转换为可作为时钟输出电路输入值，则根据以上公式确定相位选择参数N，通过该相位选择参数可实现输出调相时钟信号。

为了通过本申请提供的一种时钟输出电路，可输出基于不同参考时钟的不同分频的分频时钟，本申请还可在该电路中增加复位同步电路10，其中：所述复位同步电路10，用于接收复位信号，并将所述复位信号同步到所述参考时钟域下，以使所述分频时钟输出单元100进行复位。如图3中的复位同步电路10，通过该复位同步电路10可避免异步复位在释放时产生亚稳态，从而导致电路功能异常或失效。

参阅图5，为本申请实施例所提供的一种时钟输出电路的实现流程示意图，用来进一步解释本申请提供的电路的实现过程，包括：

S501：通过复位同步电路10对分频时钟输出单元进行复位。

S502：配置相位系数和相位选择参数。

S503：配置分频使能信号。

S504：参数同步电路11将分频系数和相位选择参数同步至参考时钟域。

S505：计数器12在参考时钟的每个上升沿计数数值加1。

S506：比较器13比较计数器12的计数数值是否小于分频系数的二分之一。

若小于，则执行S507a；否则，执行S507b。

S507a：比较器13输出高电平给输出寄存器14。

S507b：比较器13输出低电平给输出寄存器14。

S508：比较器13比较计数数值是否小于分频系数。

若小于，则返回执行S507b；否则，执行S509。

S509：比较器13输出第一清零信号给计数器12，以使计数器12清零，重新开始计数。

其中，S509之后返回重新执行步骤505，计数器12重新开始计数。

在S507a和507b之后，执行S510以输出分频时钟。

S510：输出寄存器14输出电平信号给输出缓存器25。

此外，对于包括分频且调相时钟输出单元的分频时钟输出单元，其中分频且调相时钟输出单元的实施过程，包括：

S56：比较器20比较计数数值是否大于相位选择参数。

S57：使能发生电路21产生有效的调相使能信号并保持。

S58：计数器22在参考时钟的每个上升沿计数数值加1。

S59：比较器23比较计数数值是否小于分频系数的二分之一。

若小于，则继续执行S510a；否则，执行步骤510b。

S510a：比较器23输出高电平给输出寄存器24。

S510b：比较器23输出低电平给输出寄存器24

S511：比较器23比较计数数值是否小于分频系数。

若小于，则返回执行S507b；否则，执行S512。

S512：比较器23输出第二清零信号给计数器22，以使计数器22清零，重新开始计数。

其中，S512之后返回重新执行S58，计数器22重新开始计数。

在S510a和510b之后，执行S513以输出分频且调相时钟。

S513：输出寄存器24输出电平信号给输出缓存器25。

参阅图6，为本申请实施例所提供的一种时钟输出电路的时序图，其中，各信号的作用如下：

参考时钟信号(i_ref_clk)：用于表示本申请提供的参考时钟信号，对于整个时钟输出电路有效。

异步复位信号(i_rst_n)：用于表示复位同步电路输入端口接收的异步复位信号，若接收到的异步复位信号为低电平时，则为有效的复位信号，则对该时钟输出电路进行复位。

分频器使能信号(i_div_en)：该信号是通过电路输入端口接收的使能信号，用于允许或禁止分频时钟输出单元的电路工作。并且，若想要将当前输出的分频时钟变更为新的分频系数，则首先将i_div_en配置为低电平“0”信号，然后重新配置新的分频系数，然后再将i_div_en配置为高电平“1”信号，使得允许时钟输出单元的电路工作时按照新的分频系数进行，则可输出新的分频时钟。

分频系数输入信号(i_div_num)：用于表明外部输入的分频系数，其中，分频系数的值如图6中的“T”。

相位选择参数输入信号(i_phase_sel)：用于表明外部输入的相位选择参数，其中，相位选择参数的值如图6中的“N”。

分频器使能第一级同步信号(div_en_cdcd)、分频器使能第二级同步信号(div_en_d1)：用于将输入的分频器使能信号、分频系数信号和相位选择参数信号分别输出为分频使能同步信号(div_en_sync)、分频系数同步信号(div_num_sync)和相位选择参数同步信号(phase_sel_sync)。

分频使能同步信号(div_en_sync)：用于控制计数器11开始计数，其中，分频使能同步信号高电平时有效。

参数控制信号(div_en_pulse)：用于控制分频系数同步信号和相位选择参数同步信号有效，但参考时钟采样到该信号为高时将分频系数和相位选择参数同步至参考时钟域。

分频系数同步信号(div_num_sync)：用于表示分频系数经过参考时钟同步后的信号。

相位选择参数同步信号(phase_sel_sync)：用于表示相位选择参数经过参考时钟同步的信号。

第一计数器计数信号(counter_1)：第一计数器12的计数信号，在接收到有效的分频系数同步信号和相位选择参数同步信号之后，在每个参考时钟的上升沿时刻进行一次计数。

分频时钟输出信号(o_basic_clk)：用于表示输出缓存器输出的分频时钟信号。

调相使能信号(phase_div_en)：调相使能信号，高电平有效，在该信号为高电平时，第二计数器22开始计数。

第二计数器计数信号(counter_2)：第二计数器22的计数信号，在接收到有效的分频系数同步信号和相位选择参数同步信号，以及调相使能信号为高电平之后，在每个参考时钟的上升沿时刻进行一次计数。

分频且调相时钟输出信号(o_phase_clk)：用于表示输出缓存器输出的分频且调相时钟信号。

在一个实施例中，参阅图7，为本申请实施例所提供的一种时钟输出电路的四分频时钟的时序图，此外图7中还可输出四分频且相位延迟为3T/4的时钟信号，如图中o_basic_clk和o_phase_clk信号。

在另一个实施例中，参阅图8，为本申请实施例所提供的一种时钟输出电路的五分频时钟的时序图，此外图8中还可输出五分频且相位延迟为T/5的时钟信号，如图中o_basic_clk和o_phase_clk信号。

通过本申请提供的时钟输出电路，(1)解决了相关技术中不支持输出奇数分频时钟的技术问题；(2)本申请提供的电路还可输出分频并且调相后的时钟信号；本申请的分频且调相输出时钟通过计数器和比较器的实施方式实现，可保证对于相位调整的准确性；(3)本申请提供的电路支持输出多时钟信号，可同时输出分频信号以及分频且调相的时钟信号；(4)本申请提供的电路通过增加参数同步电路、复位同步电路以及对配置参数的系数位宽参数化处理，使得该时钟输出电路可不关注输入的配置参数于参考时钟的时钟域之间的关系，从而提高了电路的复用性；(5)本申请提供的电路由于采用计数器和比较器的方式输出时钟信号，解决了相关技术中若采用延迟单元串联形式输出调相时钟信号需要手动摆放相关器件的问题，便于后端实现。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种时钟输出电路，其特征在于，所述电路包括分频时钟输出单元，所述分频时钟输出单元包括：参数同步电路、第一计数器、第一比较器、第一输出寄存器以及第一输出缓存器，其中：

所述参数同步电路，用于获取外部输入的配置参数，并将所述配置参数同步到参考时钟域下，得到分频使能同步信号和分频系数；其中，所述配置参数中包括所述分频系数的配置值；

所述第一计数器，用于根据所述分频使能同步信号在参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第一比较器发送的第一计数清零信号时进行计数清零；

所述第一比较器，用于比较所述第一计数器的计数数值与所述分频系数得到第一比较结果，并根据所述第一比较结果输出与所述第一比较结果相匹配的第一电平信号；若获取到所述计数数值大于或等于所述分频系数值的比较结果时，向所述第一计数器发送所述第一计数清零信号；

所述第一输出寄存器，用于寄存所述第一电平信号，并将所述第一电平信号输出给所述第一输出缓存器；

所述第一输出缓存器，用于根据所述第一电平信号，输出分频时钟。

2.根据权利要求1所述的电路，其特征在于，所述配置参数中还包括至少一个相位选择参数的配置值；所述参数同步电路在将所述配置参数同步到参考时钟域下之后，还得到相位选择参数；

所述分频时钟输出单元还包括：至少一个分频且调相时钟输出单元；

每个分频且调相时钟输出单元包括：第三比较器、使能发生电路、第二计数器、第二比较器、第二输出寄存器以及第二输出缓存器，其中：

所述第三比较器，用于比较所述第一计数器的计数数值与所述相位选择参数，并根据第三比较结果输出相匹配的第三电平信号；

所述使能发生电路，用于在所述第三电平信号为高电平时，产生有效的调相使能信号并保持；其中，所述有效的调相使能信号用以触发所述第二计数器开始计数；

所述第二计数器，用于根据所述调相使能信号在所述参考时钟信号的每个上升沿时刻进行一次计数，并在接收到所述第二比较器发送的第二计数清零信号时进行计数清零；

所述第二比较器，用于比较所述第二计数器的计数数值与所述分频系数得到第二比较结果，并根据所述第二比较结果输出相匹配的第二电平信号；若获取到所述计数数值大于所述分频系数值的比较结果时，向所述第二计数器发送所述第二计数清零信号；

所述第二输出寄存器，用于寄存所述第二电平信号，并将所述第二电平信号输出给所述第二输出缓存器；

所述第二输出缓存器，用于根据所述第二电平信号，输出分频且调相时钟。

3.根据权利要求1或2所述的电路，其特征在于，所述电路还包括：复位同步电路，其中：

所述复位同步电路，用于接收复位信号，并将所述复位信号同步到所述参考时钟域下，以使所述分频时钟输出单元进行复位。

4.根据权利要求2所述的电路，其特征在于，所述第一比较器在确定所述第一比较结果为所述第一计数器的计数数值小于所述分频系数的二分之一时，输出的所述第一电平信号为第一电平；其中，所述第一电平为低电平或高电平；

所述第一比较器在确定所述第一比较结果为所述计数数值大于或等于所述分频系数的二分之一且小于所述分频系数时，输出的所述第一电平信号为第二电平；其中，所述第二电平为所述第一电平的相反电平。

5.根据权利要求4所述的电路，其特征在于，所述第二比较器在确定所述第二比较结果为所述第二计数器的计数数值小于所述分频系数的二分之一时，输出的所述第二电平信号为所述第一电平；

所述第二比较器在确定所述第二比较结果为所述计数数值大于或等于所述分频系数的二分之一且小于所述分频系数时，输出的所述第二电平信号为所述第二电平。

6.根据权利要求2所述的电路，其特征在于，所述第三比较器在确定所述第三比较结果为所述第一计数器的计数数值小于所述相位选择参数时，输出的所述第三电平信号为低电平；

所述第三比较器在确定所述第三比较结果为所述计数数值大于或等于所述相位选择参数时，输出的所述第三电平信号为高电平。

7.根据权利要求6所述的电路，其特征在于，所述使能发生电路用于在接收到所述第三比较器输出的低电平时，则产生无效的调相使能信号以使所述第二计数器不进行计数。

8.根据权利要求2所述的电路，其特征在于，所述时钟输出电路包括功能模式和测试模式；其中，

所述时钟输出电路根据用户的配置进入所述功能模式或所述测试模式；

若所述时钟输出电路处于所述功能模式，则所述配置参数中各参数均处于可配置状态；

若所述时钟输出电路处于所述测试模式，则所述配置参数中的分频系数处于可配置状态，所述配置参数中的相位选择参数为指定值。

9.根据权利要求8所述的电路，其特征在于，在所述功能模式下、所述分频系数和所述相位选择参数的位宽为符合标准委员会IEEE标准的参数化常量；且所述相位选择参数小于所述分频系数。

10.根据权利要求1所述的电路，其特征在于，所述参数同步电路，用于获取外部输入的分频使能信号，并在分频使能信号为有效时将所述配置参数同步到参考时钟域下。

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