CN117411465A - 一种时钟切换电路、芯片及电子设备 - Google Patents

Abstract

本申请实施例涉及电路技术领域，公开了一种时钟切换电路、芯片及电子设备。时钟切换电路包括：选择电路和切换电路；所述选择电路用于接收时钟选择信号和时钟丢失信号，并根据所述时钟选择信号和所述时钟丢失信号生成目标选择信号，以向所述切换电路输出所述目标选择信号；所述切换电路用于接收所述选择电路输出的所述目标选择信号，并根据所述目标选择信号，从第一时钟信号和第二时钟信号中选择对应的时钟信号输出。至少有利于在时钟丢失的情况下，使得时钟切换电路仍然能够输出时钟信号。至少有利于在出现时钟丢失的情况下仍然保障时钟信号的正常输出。

Description

一种时钟切换电路、芯片及电子设备

技术领域

本申请实施例涉及电路技术领域，特别涉及一种时钟切换电路、芯片及电子设备。

背景技术

随着芯片的集成度和复杂度越来越高，如越来越复杂的片上系统(System onChip，SOC)、高性能微控制单元(Microcontroller Unit，MCU)等，对时钟信号的需求也越来越复杂。而为了减少功耗，时钟切换电路也应运而生。具体地，当用户场景发生变化时，时钟切换电路能够根据需要将内部系统或中央处理器(Central Processing Unit，CPU)的时钟信号从一种切换到另一种。

其中，图1中示出一种时钟切换电路。如图1所示，时钟切换电路的输入包括选择信号1、时钟信号2和时钟信号3，输出为时钟信号4，时钟切换电路由与门5、D触发器6、下降沿D触发器7、与门8、非门9、与门10、D触发器11、下降沿D触发器12、与门13和或门14组成。在进行时钟切换时，通过下降沿D触发器7的输出到与门8的输入，以及，下降沿D触发器12的输出到与门5的输入所形成的负反馈，使得通过变化选择信号1使得时钟切换电路时钟信号2和时钟信号3之间的切换总是在一个时钟信号完全取消之后，才会切换到另一个时钟信号进行输出；还通过D触发器6、下降沿D触发器7，以及，D触发器11、下降沿D触发器12，使得不同步的时钟信号2和时钟信号3在时钟下降沿处实现同步。最终达到避免毛刺产生的效果。

然而，上述时钟切换电路虽然能够避免产生毛刺，但仍然会存在无法正常输出时钟信号的情况。

发明内容

本申请实施例提供了一种时钟切换电路、芯片及电子设备，至少有利于在出现时钟丢失的情况下仍然能够保障时钟信号的正常输出。

根据本申请一些实施例，本申请实施例一方面提供了一种时钟切换电路，包括：选择电路和切换电路；所述选择电路用于接收时钟选择信号和时钟丢失信号，并根据所述时钟选择信号和所述时钟丢失信号生成目标选择信号，以向所述切换电路输出所述目标选择信号；所述切换电路用于接收所述选择电路输出的所述目标选择信号，并根据所述目标选择信号，从第一时钟信号和第二时钟信号中选择对应的时钟信号输出。

在一些实施例中，所述选择电路包括第一选择子电路和第二选择子电路；所述第一选择子电路用于接收所述时钟丢失信号，并根据所述时钟丢失信号输出对应的第一清零信号；所述第二选择子电路用于接收所述第一清零信号和所述时钟选择信号，并根据所述第一清零信号确定是否对所述时钟选择信号进行清零，以输出所述目标选择信号。

在一些实施例中，所述第一选择子电路包括：第一非门和第一与门；所述第一非门的输入端连接所述时钟丢失信号，输出端连接所述第一与门的一个输入端；所述第一与门的另一个输入端连接复位信号，输出端与所述第二选择子电路连接，以向所述第二选择子电路输出所述第一清零信号，所述复位信号用于表征是否对所述时钟切换电路进行复位。

在一些实施例中，所述第二选择子电路包括：第一D触发器；所述第一D触发器的数据输入端连接所述时钟选择信号；清零端连接所述第一选择子电路，以接收所述第一选择子电路输出的所述第一清零信号；时钟输入端连接所述第一时钟信号；正相输出端连接所述切换电路，以向所述切换电路输出所述目标选择信号。

在一些实施例中，所述选择电路还用于根据所述时钟丢失信号生成第二清零信号；所述切换电路还用于接收所述第二清零信号，并根据所述第二清零信号，确定是否对接收到的所述第一时钟信号进行清零。

在一些实施例中，所述切换电路包括第二与门、第一D触发器组、第三与门、第二非门、第四与门、第二D触发器组、第五与门和或门；所述第二与门的输入端分别连接所述目标选择信号和所述第二D触发器组的反相输出端连接所述第一D触发器组的数据输入端；所述第一D触发器组的时钟输入端连接所述第一时钟信号，清零端连接所述第二清零信号，正相输出端连接所述第三与门的一个输入端；所述第三与门的另一个输入端连接所述第二清零信号，输出端连接所述或门的一个输入端；所述第二非门的输入端连接所述目标选择信号，输出端连接所述第四与门的一个输入端；所述第四与门的另一个输入端连接所述第一D触发器组的反相输出端，输出端连接所述第二D触发器组的数据输入端；所述第二D触发器组的时钟输入端连接所述第二时钟信号，正相输出端连接所述第五与门的一个输入端；所述第五与门的另一个输入端连接所述第二时钟信号，输出端连接所述或门。

在一些实施例中，所述第一时钟信号的频率和所述第二时钟信号的频率之间存在倍数关系，所述第一D触发器组和所述第二D触发器组均包括一个下降沿D触发器。

在一些实施例中，所述第一D触发器组和所述第二D触发器组均包括至少一个D触发器和一个下降沿D触发器，所述至少一个D触发器中的D触发器之间串联连接，所述至少一个D触发器与所述下降沿D触发器串联连接。

根据本申请一些实施例，本申请实施例另一方面还提供了一种芯片，包括：如上任一实施例提供的时钟切换电路。

根据本申请一些实施例，本申请实施例另一方面还提供了一种电子设备，包括：如上任一实施例提供的芯片。

本申请实施例提供的技术方案，至少具有以下优点：

在时钟切换电路中设置选择电路，该选择电路根据接收到的时钟选择信号和时钟丢失信号，向切换电路输出目标选择信号，而不直接以时钟选择信号输入至切换电路。这样，不再仅依赖于时钟选择信号进行时钟切换，而是依赖于时钟选择信号和时钟丢失信号进行时钟切换。即在确定是否切换时，还考虑了时钟信号的时钟丢失问题，避免选择的时钟信号出现时钟丢失的情况出现，保障了切换电路始终能够输出时钟信号，有利于在时钟丢失的情况下，使得时钟切换电路仍然能够正常对外提供时钟信号，从而保障时钟切换电路所在的芯片、电子设备等的正常工作。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是现有技术涉及的一种时钟切换电路的电路结构图；

图2是本申请一实施例中提供的时钟切换电路的一种电路结构图；

图3是本申请一实施例中提供的时钟切换电路包含的选择电路的电路结构图；

图4是本申请一实施例中提供的时钟切换电路包含的选择电路中的第一选择子电路和第二选择子电路的电路结构图；

图5是本申请一实施例中提供的时钟切换电路包含的切换电路的一种电路结构图；

图6是本申请一实施例中提供的时钟切换电路包含的切换电路的一种电路结构图；

图7是本申请一实施例中提供的时钟切换电路包含的切换电路的一种电路结构图；

图8是本申请一实施例中提供的时钟切换电路包含的切换电路的一种电路结构图；

图9是本申请一实施例中提供的时钟切换电路的一种电路结构图；

图10是图9所示的实施例中提供的时钟切换电路中的信号对应的时序图。

具体实施方式

由背景技术可知，目前的时钟切换电路虽然解决了毛刺问题，但是仍然会存在无法正常输出时钟信号的情况。

经分析发现，出现上述问题的原因在于：时钟切换电路无法正常输出时钟信号的情况除了出现毛刺之外，还有一种情况是，时钟源出现故障、断电等导致的时钟丢失问题。在出现时钟丢失时，图1所示的时钟切换电路将不会有时钟信号输出。

为解决上述技术问题，本申请实施例提供了一种时钟切换电路、芯片及电子设备，在确定输出给切换电路的目标选择信号时，以时钟选择信号和时钟丢失信号为依据，这样，在目标选择信号确定过程中，不仅考虑时钟需求，还考虑时钟是否丢失，因此，目标选择信号还与时钟丢失有关，使得即使时钟信号出现丢失，也仍然可以通过时钟丢失信号对目标选择信号进行调整，避免被选中的时钟为丢失的信号，从而保证切换电路始终能够输出时钟信号，有利于在时钟丢失的情况下，使得时钟切换电路仍然能够正常对外提供时钟信号，从而保障时钟切换电路所在的芯片、电子设备等的正常工作。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

本申请实施例一方面提供了一种时钟切换电路。在一些实施例中，如图2所示，时钟切换电路包括：选择电路100和切换电路200。

其中，选择电路100用于接收时钟选择信号300和时钟丢失信号400，并根据时钟选择信号300和时钟丢失信号400生成目标选择信号500，以向切换电路200输出目标选择信号500。切换电路200用于接收选择电路100输出的目标选择信号500，并根据目标选择信号500，从第一时钟信号600和第二时钟信号700中选择对应的时钟信号输出。

本实施例中，时钟选择信号300用于表征所期望输出的时钟信号。例如在时钟选择信号300为有效状态(或高电平)时，表征所期望输出的时钟信号为第一时钟信号600；在时钟选择信号300为无效状态(或低电平)时，表征所期望输出的时钟信号为第二时钟信号700。当然，上述仅为举例说明，本实施例并不对时钟选择信号300表征所期望输出的时钟信号的方式进行限定，如在一些实施例中，还可以在时钟选择信号300为有效状态时，表征所期望输出的时钟信号为第二时钟信号700等，此处就不再一一赘述了。

本实施例中，时钟丢失信号400用于表征第一时钟信号600和/或第二时钟信号700是否丢失。可以根据需求或时钟信号的可靠性确定时钟丢失信号。如在第一时钟信号600的时钟源可靠的情况下，时钟丢失信号400用于表征第二时钟信号700是否丢失；在第一时钟信号600的使用频率远低于第二时钟信号700的情况下，时钟丢失信号400用于表征第一时钟信号600有效等，此处也不再一一赘述了。

需要说明的是，本实施例不对第一时钟信号600和第二时钟信号700进行限定，其可以是任意两种异步的时钟信号。

这样，选择电路100在输出用以控制切换电路200确定输出的时钟信号的目标选择信号500时，不仅引入时钟选择信号300，还引入用于表征第一时钟信号600是否丢失的时钟丢失信号400，这样，能够避免目标选择信号500所选择的信号是出现时钟丢失的第一时钟信号，从而保障了切换电路200始终能够输出时钟信号，有利于在时钟丢失的情况下，使得时钟切换电路仍然能够正常对外提供时钟信号，从而保障时钟切换电路所在的芯片、电子设备等的正常工作。

可以理解的是，对于时钟选择信号300、时钟丢失信号400和目标选择信号500而言，为了达到避免选择的时钟信号为丢失的时钟信号的目的，当时钟丢失信号400表征第一时钟信号600出现时钟丢失问题时，无论时钟选择信号300选择的时钟信号为第一时钟信号600还是第二时钟信号700，选择电路100指示切换电路200输出的时钟信号均应当为第二时钟信号700，否则切换电路200将会由于第一时钟信号600丢失，导致无时钟信号输出，即无法正常对外提供时钟信号。也就是说，一旦时钟丢失信号400表征第一时钟信号600出现时钟丢失，时钟选择信号300不再能决定切换电路200所输出的时钟信号。

基于此，在一些实施例中，如图3所示，选择电路100包括第一选择子电路101和第二选择子电路102。第一选择子电路101用于接收时钟丢失信号400，并根据时钟丢失信号400输出对应的第一清零信号800。第二选择子电路102用于接收第一清零信号800和时钟选择信号300，并根据第一清零信号800确定是否对时钟选择信号300进行清零，以输出目标选择信号500。

这样，根据时钟丢失信号400生成对应的第一清零信号800，以实现对时钟选择信号300的清零，实现一旦时钟丢失信号400表征第一时钟信号600出现时钟丢失，时钟选择信号300不再能决定切换电路200所输出的时钟信号的目的。电路结构简洁易于实现，并还会有结构简洁，减少了信号需要流转的元器件数量，有利于降低信号传输时延。

在一些实施例中，如图4所示，第一选择子电路101包括：第一非门111和第一与门121；第一非门111的输入端连接时钟丢失信号400，输出端连接第一与门121的一个输入端；第一与门121的另一个输入端连接复位信号900，输出端与第二选择子电路102连接，以向第二选择子电路102输出第一清零信号800，复位信号900用于表征是否对时钟切换电路进行复位。

在第一清零信号800的生成过程中，还引入了复位信号900，从而能够实现对时钟切换电路的复位控制，有利于满足对时钟切换电路进行复位操作的需求。

需要说明的是，上述实施例仅为对第一选择子电路101的一种举例说明，在一些实施例中，第一选择子电路101还可以不输入复位信号900，而是以时钟丢失信号400，或者，时钟丢失信号400和其它信号为输入等，此时，复位信号900可以作为切换电路200的输入，以控制切换电路200进行复位操作，此处就不再一一赘述了。

在一些实施例中，如图4所示，第二选择子电路102包括：第一D触发器112。其中，第一D触发器112的数据输入端连接时钟选择信号300；清零端连接第一选择子电路101，以接收第一选择子电路101输出的第一清零信号800；时钟输入端连接第一时钟信号600；正相输出端连接切换电路200，以向切换电路200输出目标选择信号500。

这样，以第一时钟信号600为第一D触发器112的时钟信号，而不需要额外提供新的时钟信号触发第一D触发器112读取时钟选择信号300。

当然，上述实施例仅为对第二选择子电路102的一种举例说明，在一些实施例中，第二选择子电路102还可以采用其它元器件对第一清零信号800和时钟选择信号300进行处理，以实现对应的逻辑，此处就不再一一赘述了。

在一些实施例中，选择电路100还用于根据时钟丢失信号400生成第二清零信号1000；切换电路200还用于接收第二清零信号1000，并根据第二清零信号1000，确定是否对接收到的第一时钟信号600进行清零。

这样，选择电路100根据时钟丢失信号400生成第二清零信号1000，直接作用于切换电路，从而决定是否对接收到的第一时钟信号600进行清零。有利于直接对第一时钟信号600的输出进行控制，提高时钟切换的效率。

需要说明的是，在一些实施例中，第二清零信号1000和第一清零信号800可以为同一信号；在一些实施例中，第二清零信号1000和第一清零信号800可以为不同信号，即根据时钟丢失信号400通过两个电路进行处理，分别得到第二清零信号1000和第一清零信号800。

为便于本领域技术人员更好地理解上一实施例所述的选择电路100和切换电路200相关功能的实现，以下将对进行进一步的说明。

在一些实施例中，如图5所示，切换电路200包括第二与门201、第一D触发器组202、第三与门203、第二非门204、第四与门205、第二D触发器组206、第五与门207和或门208。

其中，第二与门201的输入端分别连接目标选择信号500和第二D触发器组202的反相输出端连接第一D触发器组202的数据输入端；第一D触发器组202的时钟输入端连接第一时钟信号600，清零端连接第二清零信号1000，正相输出端连接第三与门203的一个输入端；第三与门203的另一个输入端连接第二清零信号1000，输出端连接或门208的一个输入端；第二非门204的输入端连接目标选择信号500，输出端连接第四与门205的一个输入端；第四与门205的另一个输入端连接第一D触发器组202的反相输出端，输出端连接第二D触发器组206的数据输入端；第二D触发器组206的时钟输入端连接所述第二时钟信号，正相输出端连接第五与门207的一个输入端；第五与门207的另一个输入端连接第二时钟信号700，输出端连接或门208。

也就是说，将第二清零信号1000作为第一时钟信号600的复位信号。这样，即使是很短的脉冲也可以被切换电路200感知到，从而有利于切换电路200及时准确地做出相应的响应，进而能够及时实现时钟切换，避免错漏。

在一些实施例中，第一时钟信号600的频率和第二时钟信号700的频率之间存在倍数关系，如图6所示，此时，第一D触发器组202和第二D触发器组206均包括一个下降沿D触发器，即可避免时钟切换时出现的毛刺。这样，第一D触发器组202和第二D触发器组206能够以较少的元器件实现避免毛刺的功能，有利于简化电路，降低实现难度，减少功耗，提高信号传递效率，进而提高了时钟切换的效率。

在一些实施例中，如图7所示，第一D触发器组202和第二D触发器组206均包括至少一个D触发器和一个下降沿D触发器，至少一个D触发器中的D触发器之间串联连接，至少一个D触发器与下降沿D触发器串联连接。

其中，图7中仅为示意说明，在一些情况下，第一D触发器组202和第二D触发器组206可以包括至少两个D触发器，此处就不再一一赘述了。

这样，在引入下降沿D触发器的基础上，还引入至少一个D触发器，使得在切换电路200中引入多级同步器，进一步减少亚稳态，实现任意异步的第一时钟信号600和第二时钟信号700之间的同步，减少电路限制，扩展其应用场景。

需要说明的是，第一D触发器组202所包括的至少一个D触发器和一个下降沿D触发器的清零端可以均连接第二清零信号1000，第二D触发器组206所包括的至少一个D触发器和一个下降沿D触发器的清零端可以不连接信号。这样，通过第二清零信号1000可以实现对第一时钟信号600的清零关断，能够更高效地关断切换电路200对第一时钟信号600的输出。

还需要说明的是，以上仅为对选择电路100和切换电路200之间连接方式的一种举例说明，在一些实施例中，选择电路100和切换电路200还可以仅关于目标选择信号500进行传递，而不涉及其它信号的传递，此时，选择电路100和切换电路200之间的连接方式可以如图8所示，图8中切换电路200与前述实施例中的切换电路200的结构大致相同，其区别主要在于：图8中的切换电路200中的或门的一个输入为第一时钟信号600，而前述实施例中的切换电路200中的或门的一个输入为第二清零信号1000。

为便于本领域技术人员更好地理解上述实施例所提供的时钟切换电路，以下将结合图9和图10进行说明。其中，图9为时钟切换电路的一种具体实现的结构示意图，图10为基于图9所示的时钟切换电路进行实验得到的图9所示的时钟切换电路中输入信号、输出信号、电路中对应采集点的信号的时序图。

如图9所示，时钟切换电路包括第一非门21、第一与门22、第一D触发器23、第二与门24、第二D触发器25、第一下降沿D触发器26、第三与门27、第二非门28、第四与门29、第三D触发器30、第二下降沿D触发器31、第五与门32和或门33。第一非门21的输入端连接时钟丢失信号clk_miss，输出端连接第一与门22的一个输入端。第一与门22的另一个输入端连接复位信号rstn，输出端连接第一D触发器23的清零端；第一D触发器23的数字输入端连接时钟选择信号clk_sel，时钟输入端连接第一时钟信号clk1，正相输出端连接第二与门24的一个输入端；第二与门24的另一个输入端连接第二下降沿D触发器31的反相输出端，输出端连接第二D触发器25的数据输入端；第二D触发器25的时钟输入端连接第一时钟信号clk1，清零端连接第一与门22的输出端，正相输出端连接第一下降沿D触发器26的数据输入端；第一下降沿D触发器26的时钟输入端连接第一时钟信号clk1，清零端连接第一与门22的输出端，正相输出端连接第三与门27的一个输入端，反相输出端连接第四与门29的一个输入端；第三与门27的另一个输入端连接第一与门22的输出端，输出端连接或门33的一个输入端；第四与门29的另一个输入端连接第一D触发器23的正相输出端，输出端连接第三D触发器30的数据输入端；第三D触发器30的时钟输入端连接第二时钟信号clk0，正相输出端连接第二下降沿D触发器31的数据输入端；第二下降沿D触发器31的时钟输入端连接第二时钟信号clk0，正相输出端连接第五与门32的一个输入端；第五与门32的另一个输入端连接第二时钟信号clk0，输出端连接或门33的另一个输入端，或门33输出时钟信号clk_out。其中，第三D触发器30和第二下降沿D触发器31的置位端DFF连接复位信号rstn。

在基于图9所示的时钟切换电路进行实验时，将第一时钟信号CLK1、第二时钟信号CLK0、时钟丢失信号clk_miss、时钟选择信号clk_sel如图10所示给定，其中，时钟选择信号clk_sel在图10中保持为1不变。

在t1时刻：

第一时钟信号clk1出现时钟丢失，使得时钟丢失信号clk1_miss由0(低电平)变成1(高电平)，第一D触发器23清零端被触发，进而第一D触发器23的正相输出端输出的信号clk1_sel_r、第二D触发器25的正相输出端输出的信号clk1_en[0]、第一下降沿D触发器26的正相输出端输出的信号clk1_en[1]均由1变0并在后续保持为0，第三与门27的输出也由1变0并在后续保持为0。

对于第二时钟信号clk0，虽然第一D触发器23的正相输出端输出的信号clk1_sel_r由1边0，且经过第二非门28后变为1，但是由于第二时钟信号clk0还未到达上升沿，暂未触发第三D触发器30，使得第三D触发器30的正相输出端输出的信号clk0_en[0]仍为0，第二下降沿D触发器31的正相输出端输出的信号clk0_en[1]也仍为0，从而第五与门32的输出也为0。

这样，或门33的输出信号clk_out也为0。

在t2时刻：

第二时钟信号clk0的上升沿到来，第三D触发器30被触发，此时，第三D触发器30的正相输出端输出的信号clk0_en[0]由0变1并在后续保持为1，但是第二下降沿D触发器31未被触发，其正相输出端输出的信号clk0_en[1]仍保持为0，第五与门32的输出也为0，或门33的输出信号clk_out也为0。

在t3时刻：

第二时钟信号clk0的下降沿到来，第二下降沿D触发器31被触发，因此，第二下降沿D触发器31的正相输出端输出的信号clk0_en[1]由0变1并在后续保持为1，使得第五与门32的输出也由0变1，或门33的输出信号clk_out由无时钟输出变为输出第二时钟信号clk0，将输出第一时钟信号clk1切换到输出第二时钟信号clk0。

在t4时刻：

由于第一时钟信号clk1的时钟丢失现象已经消失，使得时钟丢失信号clk1_miss已经由1变0。而时钟选择信号clk_sel始终保持为1，因此，需要将输出第二时钟信号clk0切换到输出第一时钟信号clk1。此时，直到第一时钟信号clk1的上升沿到来，第一D触发器23才能被触发，使得第一D触发器23的正相输出端输出的信号clk1_sel_r由0变1并在后续保持为1，但是第二D触发器25需要等待第一时钟信号clk1的下降沿触发，因此，第二D触发器25的正相输出端输出的信号clk1_en[0]仍然保持为0，第一下降沿D触发器26的正相输出端输出的信号clk1_en[1]也保持为0。

对于第二时钟信号clk0，由于上升沿还未到来，暂未触发第三D触发器30，使得第三D触发器30的正相输出端输出的信号clk0_en[0]仍为1，第二下降沿D触发器31的正相输出端输出的信号clk0_en[1]也仍为1，从而第五与门32的输出也为1。

这样，或门33的输出信号clk_out仍为第二时钟信号clk0。

在t5时刻：

由于第一时钟信号clk1在t5时刻之后的第一个上升沿到来，使得第一D触发器23的正相输出端输出的信号clk1_sel_r为由0变1，但是由于触发器未被触发，因此，或门33的输出信号clk_out仍为第二时钟信号clk0。

在t6时刻：

由于第二时钟信号clk0在t4时刻之后的第一个上升沿到来，且第一D触发器23的正相输出端输出的信号clk1_sel_r为1，因此，第三D触发器30被触发，其正相输出端输出的信号clk0_en[0]由1变0并在后续保持为0。此时，由于第二下降沿D触发器31仍未被触发，因此，其正相输出端输出的信号clk0_en[1]也仍为1，从而第五与门32的输出也为1。

因此，或门33的输出信号clk_out仍为第二时钟信号clk0。

在t7时刻：

由于第二时钟信号clk0在t4时刻后的第一个上升沿到来之后的第一个下降沿到来，因此，第二下降沿D触发器31被触发，其正相输出端输出的信号clk0_en[1]由1变0，使得第五与门32的输出也由1变0，进而第二时钟信号clk0被关断。

因此，或门33的输出信号clk_out变为无时钟信号输出。

在t8时刻：

由于第一时钟信号clk1在t6时刻之后的第一个上升沿到来，因此，第二D触发器25被触发，其正相输出端输出的信号clk1_en[0]由0变1，而第一下降沿D触发器26仍未被触发，其正相输出端输出的信号clk1_en[1]仍为0，第三与门27的输出也仍为0。

因此，或门33的输出信号clk_out也为0。

在t9时刻：

由于第一时钟信号clk1在t6时刻之后的第一个上升沿到来后的第一个下降沿出现，因此，第一下降沿D触发器26被触发，其正相输出端输出的信号clk1_en[1]由0变1，使得第三与门27的输出也由0变1。

因此，或门33的输出信号clk_out变为第一时钟信号clk1。即将输出第二时钟信号clk0切换到输出第一时钟信号clk1。

即呈现出如图10所示的时序图。

需要说明的是，上述实施例所提供的时钟切换电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的时钟切换电路实施例。

本申请实施例另一方面还提供了一种芯片，包括：如上任一实施例所述的时钟切换电路。

不难发现，本实施例为与电路实施例相对应的芯片实施例，本实施例可与电路实施例互相配合实施。电路实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在电路实施例中。

本申请实施例另一方面还提供了一种电子设备，如图包括如上任一实施例所描述的芯片。

不难发现，本实施例为与芯片实施例相对应的设备实施例，本实施例可与芯片实施例互相配合实施。芯片实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在芯片实施例中。

本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (10)

1.一种时钟切换电路，其特征在于，包括：选择电路和切换电路；

所述选择电路用于接收时钟选择信号和时钟丢失信号，并根据所述时钟选择信号和所述时钟丢失信号生成目标选择信号，以向所述切换电路输出所述目标选择信号；

所述切换电路用于接收所述选择电路输出的所述目标选择信号，并根据所述目标选择信号，从第一时钟信号和第二时钟信号中选择对应的时钟信号输出。

2.根据权利要求1所述的时钟切换电路，其特征在于，所述选择电路包括第一选择子电路和第二选择子电路；

所述第一选择子电路用于接收所述时钟丢失信号，并根据所述时钟丢失信号输出对应的第一清零信号；

所述第二选择子电路用于接收所述第一清零信号和所述时钟选择信号，并根据所述第一清零信号确定是否对所述时钟选择信号进行清零，以输出所述目标选择信号。

3.根据权利要求2所述的时钟切换电路，其特征在于，所述第一选择子电路包括：第一非门和第一与门；

所述第一非门的输入端连接所述时钟丢失信号，输出端连接所述第一与门的一个输入端；

所述第一与门的另一个输入端连接复位信号，输出端与所述第二选择子电路连接，以向所述第二选择子电路输出所述第一清零信号，所述复位信号用于表征是否对所述时钟切换电路进行复位。

4.根据权利要求2或3所述的时钟切换电路，其特征在于，所述第二选择子电路包括：第一D触发器；

所述第一D触发器的数据输入端连接所述时钟选择信号；清零端连接所述第一选择子电路，以接收所述第一选择子电路输出的所述第一清零信号；时钟输入端连接所述第一时钟信号；正相输出端连接所述切换电路，以向所述切换电路输出所述目标选择信号。

5.根据权利要求1所述的时钟切换电路，其特征在于，所述选择电路还用于根据所述时钟丢失信号生成第二清零信号；

所述切换电路还用于接收所述第二清零信号，并根据所述第二清零信号，确定是否对接收到的所述第一时钟信号进行清零。

6.根据权利要求5所述的时钟切换电路，其特征在于，所述切换电路包括第二与门、第一D触发器组、第三与门、第二非门、第四与门、第二D触发器组、第五与门和或门；

所述第二与门的输入端分别连接所述目标选择信号和所述第二D触发器组的反相输出端连接所述第一D触发器组的数据输入端；所述第一D触发器组的时钟输入端连接所述第一时钟信号，清零端连接所述第二清零信号，正相输出端连接所述第三与门的一个输入端；所述第三与门的另一个输入端连接所述第二清零信号，输出端连接所述或门的一个输入端；所述第二非门的输入端连接所述目标选择信号，输出端连接所述第四与门的一个输入端；所述第四与门的另一个输入端连接所述第一D触发器组的反相输出端，输出端连接所述第二D触发器组的数据输入端；所述第二D触发器组的时钟输入端连接所述第二时钟信号，正相输出端连接所述第五与门的一个输入端；所述第五与门的另一个输入端连接所述第二时钟信号，输出端连接所述或门。

7.根据权利要求6所述的时钟切换电路，其特征在于，所述第一时钟信号的频率和所述第二时钟信号的频率之间存在倍数关系，所述第一D触发器组和所述第二D触发器组均包括一个下降沿D触发器。

8.根据权利要求6所述的时钟切换电路，其特征在于，所述第一D触发器组和所述第二D触发器组均包括至少一个D触发器和一个下降沿D触发器，所述至少一个D触发器中的D触发器之间串联连接，所述至少一个D触发器与所述下降沿D触发器串联连接。

9.一种芯片，其特征在于，包括：如权利要求1至8中任一项所述的时钟切换电路。

10.一种电子设备，其特征在于，包括如权利要求9所述的芯片。