CN101446845A - 频率调节装置 - Google Patents

Abstract

本发明涉及一种频率调节装置，包括微处理器、第一寄存器和频率调节电路。微处理器根据自身工作负荷或工作状态设置分频系数，第一寄存器存储微处理器设置的分频系数，频率调节电路将读取的分频系数作为第一分频系数，对第一分频系数与延时得到的第二分频系数比较，根据有效比较信号和第二分频系数的时钟信号计数；计数值等于第一阈值时，工作时钟信号为低电平信号；计数值小于第一阈值或等于第二阈值时，工作时钟信号为第二分频系数对应的时钟信号。本发明装置在分频系数发生变化时，工作时钟信号的占空比不发生突变，使得分频系数变化前后的工作时钟信号之间实现平滑过渡。本发明可广泛应用于电子信息系统中。

Description

频率调节装置

技术领域

本发明涉及一种频率切换技术，特别是涉及一种频率调节装置。

背景技术

实际应用中，许多电路芯片可以根据工作负荷或工作状态调节自身的工作频率，以减少能量损耗。例如，全球定位系统(GPS，Global Position System)接收机的基带芯片，当其工作通道(channel)增加时，基带芯片调高工作频率；当其工作通道减少时，基带芯片调低工作频率。

图1为现有技术中电路芯片的频率调节装置的组成结构示意图。如图1所示，电路芯片的频率调节装置由微处理器、寄存器和分频器组成；其中，微处理器调节分频系数，并将调节后的分频系数存储于寄存器中；分频器根据从寄存器读取的分频系数调节自身计数周期，根据该计数周期对外部时钟信号进行分频处理，输出分频处理后的时钟信号；微处理器将分频器输出的时钟信号作为其工作时钟信号，并在该工作时钟信号的控制下运行。

这里，分频器的计数周期为分频系数加1。当分频器的计数周期为2n，微处理器工作时钟信号的占空比为50％；当分频器的计数周期为2n+1时，微处理器工作时钟信号的占空比为

其中，n为自然数。

对于分频器而言，分频系数的变化可能导致分频器输出时钟频率的占空比发生突变。在分频系数变化前对应的旧频率下，分频器尚未完成一个完整的计数周期时，如果此时分频系数发生变化，那么，分频器必须结束目前的旧频率对应的计数，而开始分频系数变化后的新频率对应的计数。这样，新频率与旧频率之间的切换使得分频器输出时钟信号的占空比发生突变，分频器输出的时钟信号会出现毛刺，这些毛刺严重时会导致微处理器出现运行错误的情况。

发明内容

有鉴于此，本发明的主要目的在于提供一种频率调节装置，使得分频系数发生变化时，分频器输出时钟信号的占空比不发生突变，分频系数发生变化前后分频器输出时钟信号之间实现平滑过渡。

为了达到上述目的，本发明提出的技术方案为：

一种频率调节装置，该装置包括微处理器、第一寄存器和频率调节电路；其中，

微处理器，用于根据所述微处理器自身的工作负荷或工作状态，设置分频系数，并将分频系数发送至第一寄存器；

第一寄存器，用于存储微处理器发送的分频系数；

频率调节电路，用于将从第一寄存器读取的分频系数作为第一分频系数，根据外部主时钟信号，对第一分频系数对应的第一分频信号进行延时，得到对应于第二分频系数的第二分频信号，第二分频系数在延时周期期满后与第一分频系数相同；对第一分频系数与第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不相同的有效比较信号，并存储有效比较信号对应的有效值；在有效比较信号有效值的控制下，根据第二分频系数对应的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，并根据比较结果进行处理；当计数值小于第一阈值时，处理得到的工作时钟信号为变化前的第二分频系数对应的时钟信号；当计数值等于或大于第一阈值，且小于第二阈值时，处理得到的工作时钟信号为低电平信号；当计数值等于第二阈值时，处理得到的工作时钟信号为变化后的第二分频系数对应的时钟信号；将工作时钟信号发送至微处理器。

综上所述，微处理器在工作负荷或工作状态发生变化时，重新设置分频系数，第一寄存器重新设置存储该分频系数。频率调节电路收到重新设置后第一分频系数时，由于频率调节电路对第一分频系数的延时作用，在延迟时间内，根据信号传递的连续性，第二分频系数还是重新设置前的分频系数，第一分频系数与第二分频系数不相同，比较器输出的有效比较信号触发计数器计数，计数值小于第一阈值时，频率调节装置输出的工作时钟信号为重新设置前的分频系数对应的时钟信号；计数值大于或等于第一阈值，且小于第二阈值时，频率调节装置输出的工作时钟信号为零值信号，微处理器暂时停止工作；计数值大于或等于第二阈值时，频率调节装置输出的工作时钟信号为重新设置后的分频系数对应的时钟信号。这样，本发明所述频率调节装置就解决了分频系数在重新设置前后工作时钟信号占空比突变的问题，实现了分频系数在重新设置前后工作时钟信号之间的平滑过渡，避免了微处理器运行错误的情况发生。

附图说明

图1为现有技术中电路芯片的频率调节装置的组成结构示意图。

图2为本发明所述频率调节装置的组成结构示意图。

图3为本发明中频率调节电路的组成结构示意图。

图4为本发明控制单元的组成结构示意图。

图5为本发明比较控制模块的组成结构示意图。

图6为本发明阈值控制模块的组成结构示意图。

图7为本发明实施例所述频率调节装置的组成结构示意图。

图8为本发明实施例所述频率调节装置中各信号的时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明作进一步地详细描述。

图2为本发明所述频率调节装置的组成结构示意图。如图2所示，所述频率调节装置包括微处理器1、第一寄存器2和频率调节电路3；其中，

微处理器1，用于根据所述微处理器1自身的工作负荷或工作状态，设置分频系数，并将分频系数发送至第一寄存器2；

第一寄存器2，用于存储微处理器1发送的分频系数；

频率调节电路3，用于将从第一寄存器读取的分频系数作为第一分频系数，根据外部主时钟信号，对第一分频系数对应的第一分频信号进行延时，得到对应于第二分频系数的第二分频信号，第二分频系数在延时周期期满后与第一分频系数相同；对第一分频系数与第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不相同的有效比较信号，并存储有效比较信号对应的有效值；在有效比较信号有效值的控制下，根据第二分频系数对应的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，并根据比较结果进行处理；当计数值小于第一阈值时，处理得到的工作时钟信号为变化前的第二分频系数对应的时钟信号；当计数值等于或大于第一阈值，且小于第二阈值时，处理得到的工作时钟信号为低电平信号；当计数值等于第二阈值时，处理得到的工作时钟信号为变化后的第二分频系数对应的时钟信号；将工作时钟信号发送至微处理器2。

实际应用中，由于频率调节电路3对第一分频信号存在一定的延时，因此，当第一分频系数已发生变化时，第二分频系数在延时周期内不会发生变化，仍与变化前的第一分频系数相同，第二分频系数与第一分频系数并不相同；从延时周期期满开始，第二分频系数变化为变化后的第一分频系数，第二分频系数与第一分频系数相同。

本发明所述频率调节装置中，当微处理器的工作负荷或工作状态发生变化时，微处理器会重新设置分频系数。根据重新设置前后的分频系数，所述频率调节装置输出的工作时钟信号从重新设置前的分频系数对应的时钟信号变为低电平信号，即零值信号，微处理器暂时停止工作；之后，再由零值信号变为重新设置后的分频系数对应的时钟信号，微处理器基于重新设置后的分频系数对应的工作时钟信号运行；这样，工作时钟信号的占空比不会发生突变，工作时钟信号也不会因占空比突变而产生毛刺，消除了微处理器发生严重错误的可能性。

实际应用中，根据具体需要设定第一阈值和第二阈值，第二阈值大于第一阈值。比如，设定第二阈值-第一阈值≥2。

图3为本发明中频率调节电路的组成结构示意图。如图3所示，频率调节电路3包括延时单元31、控制单元32和分频器33；其中，

延时单元31，用于将从第一寄存器2读取的分频系数作为第一分频系数，根据外部主时钟信号，对第一分频系数对应的第一分频信号进行延时，得到对应于第二分频系数的第二分频信号，将第二分频信号发送至控制单元32。

实际应用中，延时单元31包括至少一个D触发器。一个D触发器可使得输入的第一分频信号延时一个主时钟周期后，得到第二分频信号。用户可根据实际需要确定延时周期，再根据延时周期确定D触发器的个数，由这些D触发器级联构成延时单元31。

实际应用中，当延时单元31从第一寄存器2读取的分频系数为微处理机1重新设置后的分频系数时，尽管第一分频信号已经发生变化，但由于信号传递的延迟性和连续性，第二分频信号并不立刻发生变化，在延时单元31的延时周期内，第二分频系数仍为重新设置前的分频系数，第一分频系数与第二分频系数不相同。经过延时器31的确定延迟时间后，第二分频信号变得与第一分频信号相同，第二分频系数变化为重新设置后的分频系数，即，第一分频系数与第二分频系数相同。

控制单元32，用于将从第一寄存器2读取的分频系数作为第一分频系数，对第一分频系数和来自延时单元31的第二分频信号对应的第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不同的有效比较信号，并存储有效比较信号对应的有效值；在有效比较信号有效值的控制下，根据来自分频器33的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，并根据比较结果进行处理；当计数值小于第一阈值时，根据得到的有效使能控制信号生成有效使能信号，在有效使能信号的控制下，得到的工作时钟信号为分频器33输出的对应于变化前的第二分频系数的时钟信号；当计数值等于或大于第一阈值，且小于第二阈值时，根据得到的无效使能控制信号生成无效使能信号，在无效使能信号的控制下，得到的工作时钟信号为低电平信号；当计数值等于第二阈值时，根据得到的有效使能控制信号生成有效使能信号，并对计数值清零，将有效比较信号的有效值设置为无效值，向分频器33发送分频变化启动信号，在有效使能信号的控制下，得到的工作时钟信号为分频器33输出的对应于变化后的第二分频系数的时钟信号；将工作时钟信号发送至微处理器1。

这里，有效比较信号的有效值为高电平。实际应用中，可根据实际情况或设计要求确定有效比较信号的有效值为1或0。

分频器33，用于在控制单元32发送的分频变化启动信号的控制下，根据来自延时单元31的第二分频系数确定的计数周期，对外部主时钟信号进行分频处理，并将处理得到的时钟信号发送至控制单元32。

实际应用中，分频器33在接收到分频变化启动信号之前，即使第二分频系数已经变化为重新设置后的分频系数，分频器33也不会按照重新设置后的分频系数进行分频处理，而是仍然按照重新设置前的分频系数进行分频处理；只有在接收到分频变化启动信号时，才按照重新设置后的分频系数进行分频处理。

这里，分频器的计数周期等于第二分频系数加1。当分频器的计数周期为2n时，分频器输出的时钟信号的占空比为50％；当分频器的计数周期为2n+1时，分频器输出的时钟信号的占空比为

其中，n为自然数。

图4为本发明控制单元的组成结构示意图。如图4所示，控制单元32包括比较控制模块321、阈值控制模块322、使能信号生成模块323和与门324；其中，

比较控制模块321，用于将从第一寄存器2读取的分频系数作为第一分频系数，对第一分频系数与来自延时单元31的第二分频信号对应的第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不同的有效比较信号，并存储有效比较信号对应的有效值；当接收到来自阈值控制模块322的复位信号时，将有效比较信号的有效值设置为无效值。

实际应用中，有效比较信号的有效值为1，无效值为0。当然，可根据实际需要，设置有效比较信号值为0，无效值为1。

阈值控制模块322，用于在从比较控制模块321读取的有效比较信号的有效值的控制下，根据来自分频器33的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，当计数值小于预设的第一阈值时，向使能信号生成模块323发送有效使能控制信号；当计数值等于或大于第一阈值，且小于第二阈值时，向使能信号生成模块323发送无效使能控制信号；当计数值等于预设的第二阈值时，对计数值清零，并向比较控制模块321发送复位信号，向分频器33发送分频变化启动信号，向使能信号生成模块323发送有效使能控制信号。

实际应用中，可将无效使能控制信号对应的无效值设置为0，将有效使能控制信号对应的有效值设置为1；也可将无效使能控制信号对应的无效值设置为1，将有效使能控制信号对应的有效值设置为0。

使能信号生成模块323，用于根据来自阈值控制模块322的无效使能控制信号，向与门324发送电平值为低电平的使能信号；根据来自阈值控制模块322的有效使能控制信号，向与门324发送电平值为高电平的使能信号。

与门324，用于将来自使能信号生成模块323的使能信号作为第一输入信号，将来自分频器33的时钟信号作为第二输入信号，对第一输入信号和第二输入信号进行逻辑与运算，将得到的工作时钟信号发送至微处理器1。

实际应用中，有效使能控制信号使得与门输324出的工作时钟信号为分频器33输出的时钟信号；无效使能控制信号使得分频器33输出的时钟信号被阻断，与门324输出的工作时钟信号为低电平信号，即零值信号。在使能控制信号为有效状态时，分频器33在收到分频变化启动信号之前，分频器33输出的时钟信号为重新设置前的分频系数对应的时钟信号，所以，与门324输出的工作时钟信号为重新设置前的分频系数对应的时钟信号；从分频器33收到分频变化启动信号时刻开始，分频器33输出的时钟信号为重新设置后的分频系数对应的时钟信号，所以，与门324输出的工作时钟信号为重新设置后的分频系数对应的时钟信号。

图5为本发明比较控制模块的组成结构示意图。如图5所示，比较控制模块321包括比较器3211和保持控制器3212；其中，

比较器3211，用于将从第一寄存器2读取的分频系数作为第一分频系数，对第一分频系数与来自延时单元31的第二分频信号对应的第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不同的有效比较信号，将有效比较信号对应的有效值发送至保持控制器3212；

保持控制器3212，用于存储来自比较器3211的有效比较信号有效值，当接收到阈值控制模块322发送的复位信号时，将有效比较信号有效值设置为无效值。

实际应用中，保持控制器3212为第二寄存器。

图6为本发明阈值控制模块的组成结构示意图。如图6所示，阈值控制模块322包括第三寄存器3221和计数器3222；其中，

第三寄存器3221，用于存储预设的第一阈值和第二阈值；

计数器3222，用于在从比较控制模块321读取的有效比较信号有效值的控制下，根据来自分频器33的时钟信号进行计数，当计数值小于第三寄存器3221存储的第一阈值时，向使能信号生成模块323发送有效使能控制信号；当计数值等于第三寄存器3221存储的第一阈值时，向使能信号生成模块323发送无效使能控制信号；当计数值等于第三寄存器3221存储的第二阈值时，对计数值清零，并向比较控制模块321发送复位信号，向分频器33发送分频变化启动信号，向使能信号生成模块323发送有效使能控制信号。

总之，本发明所述频率调节装置预先设置的第一阈值和第二阈值，当其内部计数值小于第一阈值时，频率调节装置输出的工作时钟信号为重新设置前的分频系数对应的时钟信号，微处理器基于重新设置前的分频系数对应的时钟信号运行；当计数值大于或等于第一阈值，且小于第二阈值时，频率调节装置输出的工作时钟信号为零值信号，微处理器暂时停止工作；计数值大于或等于第二阈值时，频率调节装置输出的工作时钟信号为重新设置后的分频系数对应的时钟信号，微处理器基于重新设置后的分频系数对应的时钟信号运行。这样，本发明所述频率调节装置就解决了分频系数调整前后工作时钟信号占空比突变的问题，实现了分频系数在重新设置前后的工作时钟信号之间的平滑过渡，避免了微处理器运行错误的情况发生。

实施例

图7为本发明实施例所述频率调节装置的组成结构示意图。如图7所示，本实施例中，频率调节装置包括微处理器、第一寄存器、一个D触发器、比较器、第二寄存器、第三寄存器、计数器、分频器、使能信号生成模块和与门；其中，D触发器将从第一寄存器读取第一分频系数，并将包含第一分频系数的第一分频信号延迟一个主时钟周期后，得到包含第二分频系数的第二分频信号。第三寄存器存储预设的第一阈值和第二阈值，预先设置第一阈值为16，第二阈值为32。微处理器设定的重新设置前的分频系数为14，则，分频器输出的时钟信号的初始计数周期为T＝14+1，占空比为 $\frac{7+1}{14+1}=\frac{8}{15}.$

微处理器在自身工作负荷增加后，将分频系数由14重新设置为1，第一寄存器存储分频系数1，D触发器和比较器读取第一寄存器存储的分频系数1。

图8为本发明实施例中所述频率调节装置各信号的时序图。如图8所示，第一分频信号中的第一分频系数由14变为1时，根据D触发器的延时作用以及信号传递的连续性，在一个主时钟周期内，第二分频信号未发生变化，第二分频信号中的第二分频系数仍为14，第一分频系数与第二分频系数不相同。比较器对第一分频系数和第二分频系数进行比较后，得到的比较信号的有效电平值为1，第二寄存器存储该有效比较信号的电平值。计数器在该有效比较信号的触发下，根据分频器输出的时钟信号开始计数。此时，分频器输出的时钟信号是值为14的第二分频系数对应的时钟信号。当计数值小于16时，在D触发器延时一个主时钟周期后，第二分频系数由14变为1，第二分频系数与第一分频系数相同。比较器对第一分频系数与第二分频系数进行比较，得到的比较信号的无效值为0；但是，由于第二寄存器并不保存无效比较信号的电平值，因此，计数器从第二寄存器接收的比较信号的电平值仍然为有效比较信号的电平值1。在有效比较信号的控制下，计数器继续计数。计数器输出的使能控制信号有效，有效值为1。在有效使能控制信号的控制下，使能信号生成模块生成的使能信号的电平值为1。使能信号与分频器输出的时钟信号作为与门的两个输入信号，当使能信号的电平值为1时，与门输出的工作时钟信号即为分频器当前输出的时钟信号。微处理器基于值为14的分频系数对应的工作时钟信号运行。

当计数值大于或等于16，但小于32时，计数器输出的使能控制信号无效，无效值为0。在无效使能控制信号的控制下，使能信号生成模块生成的使能信号的电平值为0。使能信号与分频器输出的时钟信号为与门的两个输入信号，当使能信号的电平值为0时，无论分频器输出的时钟信号的电平值是高电平还是低电平，与门输出的工作时钟信号的电平值均为0。这样，与门输出的与分频系数14对应的工作时钟信号就变为了零值信号。这时，微处理器暂时停止运行。

由于此时计数器从第二寄存器接收的信号仍为有效比较信号，因此，计数器连续计数。当计数值等于32时，计数器向使能信号生成装置输出的使能控制信号有效，有效值为1；同时，计数器自动清零，并向第二寄存器发送复位信号，向分频器发送分频变化启动信号。第二寄存器在复位信号的控制下清零，将比较信号的有效电平值1设置为无效值0，并向计数器发送无效比较信号，计数器停止计数。分频器接收到分频变化启动信号后，根据此时的第二分频系数的取值1，重新确定计数周期为T′＝1+1，输出与该计数周期相对应的时钟信号，且该时钟信号的占空比为50％。使能信号生成装置在有效使能控制信号的作用下，输出有效的使能信号，有效电平值为高电平。使能信号与分频器输出的时钟信号作为与门的两个输入信号，当使能信号的电平值为1时，与门输出的工作时钟信号即为分频器当前输出的时钟信号。这样，与门输出的工作时钟信号由零值信号变为重新设置后的分频系数1对应的时钟信号。微处理器基于值为1的分频系数对应的工作时钟信号运行。由于值为1的分频系数对应的时钟信号的频率较高，所以，图8中以黑色阴影部分表示值为1的分频系数对应的工作时钟信号。

本实施例中，使能控制信号的无效值为0，相应地，有效值为1；实际应用中，可根据实际要求和设计情况，设置使能控制信号的有效值和无效值。

本实施例中，当微处理器将分频系数由14重新设置为1时，分频器输出的时钟信号的占空比由

变为50％。为了防止占空比突变导致工作时钟信号受到干扰(由毛刺导致)，严重影响微处理器的正常运行，本实施例先将占空比为

的工作时钟信号变为零值信号，令微处理器暂时停止工作；然后，再将工作时钟信号由零值信号变为占空比为50％的时钟信号，使微处理器基于新工作时钟信号运行；这样就避免工作时钟信号受到占空比突变产生的干扰，保证微处理器的正常运行。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1、一种频率调节装置，其特征在于，所述装置包括微处理器、第一寄存器和频率调节电路；其中，

微处理器，用于根据所述微处理器自身的工作负荷或工作状态，设置分频系数，并将分频系数发送至第一寄存器；

第一寄存器，用于存储微处理器发送的分频系数；

频率调节电路，用于将从第一寄存器读取的分频系数作为第一分频系数，根据外部主时钟信号，对第一分频系数对应的第一分频信号进行延时，得到对应于第二分频系数的第二分频信号，第二分频系数在延时周期期满后与第一分频系数相同；对第一分频系数与第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不相同的有效比较信号，并存储有效比较信号对应的有效值；在有效比较信号有效值的控制下，根据第二分频系数对应的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，并根据比较结果进行处理；当计数值小于第一阈值时，处理得到的工作时钟信号为变化前的第二分频系数对应的时钟信号；当计数值等于或大于第一阈值，且小于第二阈值时，处理得到的工作时钟信号为低电平信号；当计数值等于第二阈值时，处理得到的工作时钟信号为变化后的第二分频系数对应的时钟信号；将工作时钟信号发送至微处理器。

2、根据权利要求1所述的装置，其特征在于，所述频率调节电路包括延时单元、控制单元和分频器；其中，

延时单元，用于将从所述第一寄存器读取的分频系数作为第一分频系数，根据外部主时钟信号，对第一分频系数对应的第一分频信号进行延时，得到对应于第二分频系数的第二分频信号，将第二分频信号发送至控制单元；

控制单元，用于将从所述第一寄存器读取的分频系数作为第一分频系数，对第一分频系数和来自延时单元的第二分频信号对应的第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不同的有效比较信号，并存储有效比较信号对应的有效值；在有效比较信号有效值的控制下，根据来自分频器的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，并根据比较结果进行处理；当计数值小于第一阈值时，根据得到的有效使能控制信号生成有效使能信号，在有效使能信号的控制下，得到的工作时钟信号为分频器输出的对应于变化前的第二分频系数的时钟信号；当计数值等于或大于第一阈值，且小于第二阈值时，根据得到的无效使能控制信号生成无效使能信号，在无效使能信号的控制下，得到的工作时钟信号为低电平信号；当计数值等于第二阈值时，根据得到的有效使能控制信号生成有效使能信号，并对计数值清零，将有效比较信号的有效值设置为无效值，向分频器发送分频变化启动信号，在有效使能信号的控制下，得到的工作时钟信号为分频器输出的对应于变化后的第二分频系数的时钟信号；将工作时钟信号发送至微处理器；

分频器，用于在控制单元发送的分频变化启动信号的控制下，根据来自延时单元的第二分频系数确定的计数周期，对外部主时钟信号进行分频处理，并将处理得到的时钟信号发送至控制单元。

3、根据权利要求2所述的装置，其特征在于，所述延时单元包括至少一个D触发器。

4、根据权利要求2所述的装置，其特征在于，所述控制单元包括比较控制模块、阈值控制模块、使能信号生成模块和与门；其中，

比较控制模块，用于将从所述第一寄存器读取的分频系数作为第一分频系数，对第一分频系数与来自所述延时单元的第二分频信号对应的第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不同的有效比较信号，并存储有效比较信号对应的有效值；当接收到来自阈值控制模块的复位信号时，将有效比较信号的有效值设置为无效值；

阈值控制模块，用于在从比较控制模块读取的有效比较信号的有效值的控制下，根据来自所述分频器的时钟信号进行计数；将计数值与预设的第一阈值、第二阈值分别进行比较，当计数值小于预设的第一阈值时，向使能信号生成模块发送有效使能控制信号；当计数值等于或大于第一阈值，且小于第二阈值时，向使能信号生成模块发送无效使能控制信号；当计数值等于预设的第二阈值时，对计数值清零，并向比较控制模块发送复位信号，向所述分频器发送分频变化启动信号，向使能信号生成模块发送有效使能控制信号；

使能信号生成模块，用于根据来自阈值控制模块的无效使能控制信号，向与门发送电平值为低电平的使能信号；根据来自阈值控制模块的有效使能控制信号，向与门发送电平值为高电平的使能信号；

与门，用于将来自使能信号生成模块的使能信号作为第一输入信号，将来自所述分频器的时钟信号作为第二输入信号，对第一输入信号和第二输入信号进行逻辑与运算，将得到的工作时钟信号发送至所述微处理器。

5、根据权利要求4所述的装置，其特征在于，所述比较控制模块包括比较器和保持控制器；其中，

比较器，用于将从所述第一寄存器读取的分频系数作为第一分频系数，对第一分频系数与来自所述延时单元的第二分频信号对应的第二分频系数进行比较，当第一分频系数发生变化时，在延时周期内得到表示第二分频系数与第一分频系数不同的有效比较信号，将有效比较信号对应的有效值发送至保持控制器；

保持控制器，用于存储来自比较器的有效比较信号有效值，当接收到所述阈值控制模块发送的复位信号时，将有效比较信号有效值设置为无效值。

6、根据权利要求5所述的装置，其特征在于，所述保持控制器为第二寄存器。

7、根据权利要求4所述的装置，其特征在于，所述阈值控制模块包括第三寄存器和计数器；其中，

第三寄存器，用于存储预设的第一阈值和第二阈值；

计数器，用于在从所述比较控制模块读取的有效比较信号有效值的控制下，根据来自所述分频器的时钟信号进行计数，当计数值小于第三寄存器存储的第一阈值时，向所述使能信号生成模块发送有效使能控制信号；当计数值等于第三寄存器存储的第一阈值时，向所述使能信号生成模块发送无效使能控制信号；当计数值等于第三寄存器存储的第二阈值时，对计数值清零，并向所述比较控制模块发送复位信号，向所述分频器发送分频变化启动信号，向所述使能信号生成模块发送有效使能控制信号。

8、根据权利要求1、2、4或7所述的装置，其特征在于，所述预设的第二阈值大于第一阈值。

9、根据权利要求8所述的装置，其特征在于，所述第一阈值为16，第二阈值为32。

10、根据权利要求2所述的装置，其特征在于，所述分频器的计数周期等于第二分频系数加1。

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