CN114647297A - 芯片唤醒电路、芯片及芯片唤醒方法 - Google Patents

Abstract

本公开涉及一种芯片唤醒电路、芯片及芯片唤醒方法。芯片唤醒电路，包括：预唤醒模块，被配置为：采集管脚跳变信号，根据管脚跳变信号生成预唤醒信号；时钟唤醒模块，与预唤醒模块相连，被配置为：根据预唤醒信号生成时钟唤醒信号；时钟电路，与时钟唤醒模块相连，被配置为：根据时钟唤醒信号唤醒，并输出时钟信号；唤醒模块，与预唤醒模块、时钟电路分别相连，被配置为：根据预唤醒信号和时钟信号生成目标唤醒信号，以根据目标唤醒信号唤醒目标。上述芯片唤醒电路实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

Description

芯片唤醒电路、芯片及芯片唤醒方法

技术领域

本公开涉及电子电路领域，特别是涉及一种芯片唤醒电路、芯片及芯片唤醒方法。

背景技术

随着芯片的广泛应用，芯片的功耗问题也愈发凸显。功耗指标一直是衡量芯片性能的重要指标，为了达到芯片功耗指标，芯片的低功耗唤醒电路设计是目前研究的热点之一。

唤醒电路的原理是在没有信号传输时，可以让信号收发电路处于休眠状态，直到唤醒电路检测到有信号输入时才启动。在传统的芯片设计中，当芯片进入低功耗模式时，此时为了保证芯片能够唤醒，需要保持至少一个时钟一直处于开启状态，再配合一个边沿采样电路获得唤醒信号。因此芯片一直处于产生功耗的状态，存在资源浪费。

因此，如何改进芯片唤醒电路以降低芯片功耗是亟需解决的问题。

发明内容

基于此，有必要提供一种芯片唤醒电路、芯片及芯片唤醒方法，以有效降低芯片功耗。

本申请实施例提供了一种芯片唤醒电路，包括：预唤醒模块，被配置为：采集管脚跳变信号，根据管脚跳变信号生成预唤醒信号；时钟唤醒模块，与预唤醒模块相连，被配置为：根据预唤醒信号生成时钟唤醒信号；时钟电路，与时钟唤醒模块相连，被配置为：根据时钟唤醒信号唤醒，并输出时钟信号；唤醒模块，与预唤醒模块、时钟电路分别相连，被配置为：根据预唤醒信号和时钟信号生成目标唤醒信号，以根据目标唤醒信号唤醒目标。

上述芯片唤醒电路中，预唤醒模块在接收到管脚跳变信号后，可以生成预唤醒信号，以将该预唤醒信号分别传输到时钟唤醒模块和唤醒模块。此时，时钟唤醒模块在收到预唤醒信号后会输出时钟唤醒信号，以唤醒时钟电路。时钟电路被唤醒后会输出时钟信号至唤醒模块，以使唤醒模块根据预唤醒信号和时钟信号两种信号输出目标唤醒信号，利于目标唤醒信号唤醒目标。例如唤醒芯片的信号收发电路或CPU等。因此，该芯片唤醒电路实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

可选地，预唤醒模块包括：延迟电路，被配置为：采集所述管脚跳变信号，根据管脚跳变信号生成管脚延迟信号；异或逻辑电路，与延迟电路相连，被配置为：采集管脚跳变信号，对管脚跳变信号和管脚延迟信号进行异或逻辑，以生成预唤醒信号。

上述预唤醒模块先利用延迟电路把管脚跳变信号延迟一段时间生成管脚延迟信号，即利用延迟电路得到与管脚跳变信号电平相异的管脚延迟信号，然后再利用异或逻辑电路的逻辑运算功能，可以使异或逻辑电路根据接收到的管脚跳变信号和管脚延迟信号这两种电平相异的信号输出预唤醒信号。由此，实现了预唤醒模块生成预唤醒信号的功能。

可选地，唤醒模块包括：触发电路，与预唤醒模块、时钟电路分别相连，被配置为：响应于预唤醒信号生成复位信号，响应于时钟信号生成触发信号；电平状态检测电路，与触发电路、时钟电路分别相连，被配置为：根据时钟信号和触发信号生成目标唤醒信号。

上述唤醒模块中，利用触发电路，可以在只收到预唤醒信号时生成复位信号，使唤醒模块处于复位状态。也即，在预唤醒模块根据管脚跳变信号输出预唤醒信号时，由于时钟电路尚处于休眠状态，因此触发电路暂时不会生成触发信号，唤醒模块暂时也不会输出目标唤醒信号。当触发电路在收到时钟电路输出的时钟信号之后，即时钟电路被唤醒之后，触发电路会生成触发信号，以使得电平状态检测电路根据时钟信号和触发信号生成目标唤醒信号。由此，实现了唤醒模块生成目标唤醒信号的功能。

可选地，触发电路包括D触发器，D触发器包括时钟控制端、异步复位端、信号输入端和信号输出端。其中，时钟控制端与时钟电路相连，异步复位端与预唤醒模块相连，异步复位端被配置为响应于预唤醒信号生成逻辑0，信号输入端与时钟电路连接，响应于时钟信号生成逻辑1，信号输出端被配置为响应于逻辑0输出复位信号，响应于逻辑1输出触发信号。

上述D触发器的异步复位端在接收到预唤醒信号时，D触发器的信号输出端可以跳变为低电平(即生成逻辑0)。D触发器的信号输入端在接收到时钟信号时，D触发器的信号输出端可以跳变为高电平(即生成逻辑1)。如此，只有预唤醒信号输入到D触发器时，D触发器处于复位状态，即不会产生触发信号，当时钟信号输入到D触发器时，D触发器处于置位状态，即产生触发信号。也即，触发电路采用D触发器，直接实现了其在接收到时钟信号时才会产生触发信号而在接收到预唤醒信号时处于复位状态的功能。

可选地，电平状态检测电路包括上升沿检测电路，上升沿检测电路被配置为：响应于时钟信号检测触发信号的上升沿，以生成目标唤醒信号。

可选地，目标唤醒信号的脉冲宽度与时钟信号的时钟周期相同。

上述上升沿检测电路在工作时，由于时钟电路已被唤醒，且触发信号是根据时钟信号生成的，所以通过检测触发信号的上升沿，可以生成目标唤醒信号。并且，确保目标唤醒信号的脉冲宽度与时钟信号的时钟周期相同。也即，确保上升沿检测电路输出脉宽为1个时钟周期的脉冲信号，作为目标唤醒信号。如此，前述芯片唤醒电路最终输出的目标唤醒信号，可以与传统唤醒电路所能输出的唤醒信号保持一致。这样也就无需对芯片内其他需要目标唤醒信号唤醒的电路或元件进行适应性地设计和调整。

基于同样的发明构思，本申请还提供一种芯片。芯片包括：采用前述任一方案中所述的芯片唤醒电路。

本申请实施例中的芯片采用无需维持时钟工作的芯片唤醒电路，实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

基于同样的发明构思，本申请还提供一种芯片唤醒方法，包括：采集管脚跳变信号，根据管脚跳变信号生成预唤醒信号；根据预唤醒信号生成时钟唤醒信号；根据时钟唤醒信号唤醒时钟电路，时钟电路输出时钟信号；根据预唤醒信号和时钟信号生成目标唤醒信号，以根据目标唤醒信号唤醒目标。

上述芯片唤醒方法，在采集到管脚跳变信号后，管脚跳变信号可以生成预唤醒信号，预唤醒信号会生成时钟唤醒信号，此时，时钟唤醒信号唤醒并输出时钟信号。最终，根据预唤醒信号和时钟信号生成目标唤醒信号，以根据目标唤醒信号唤醒目标。例如唤醒芯片的信号收发电路或CPU等。因此，该芯片唤醒电路实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

可选地，采集管脚跳变信号，根据管脚跳变信号生成预唤醒信号，包括：采集管脚跳变信号，根据管脚跳变信号生成管脚延迟信号；对管脚跳变信号和管脚延迟信号进行异或逻辑，以生成预唤醒信号。

可选地，根据预唤醒信号和时钟信号生成目标唤醒信号，包括：响应于预唤醒信号生成复位信号，响应于时钟信号生成触发信号；根据时钟信号和触发信号生成目标唤醒信号。

上述根据预唤醒信号和时钟信号生成目标唤醒信号，可以在只收到预唤醒信号时生成复位信号，也即，根据管脚跳变信号生成预唤醒信号时，此时尚未唤醒时钟信号，也暂时不会产生触发信号以唤醒目标唤醒信号。在时钟信号唤醒触发信号后，以根据时钟信号和触发信号生成目标唤醒信号。由此，实现了根据预唤醒信号和时钟信号生成目标唤醒信号，以根据目标唤醒信号唤醒目标。例如唤醒芯片的信号收发电路或CPU等。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的一种芯片唤醒电路的结构框图；

图2为一实施例中提供的另一种芯片唤醒电路的结构框图；

图3为一实施例中提供的一种D触发器的结构示意图；

图4为一实施例中提供的一种芯片唤醒方法的的流程示意图；

图5为一实施例中提供的一种芯片唤醒电路中多种不同信号的时序图。

附图标记说明：

10-预唤醒模块；101-延迟电路；102-异或逻辑电路；

20-时钟唤醒模块；201-时钟使能电路；

30-时钟电路；

40-唤醒模块；401-触发电路；402-电平状态检测电路；

P-管脚跳变信号；PD-管脚延迟信号；PR-预唤醒信号；CE-时钟唤醒信号；C-时钟信号；R-触发信号；W-目标唤醒信号。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

随着芯片的广泛应用，芯片的功耗问题也愈发凸显，功耗指标一直是衡量芯片性能的重要指标，为了达到芯片功耗指标，芯片的低功耗唤醒电路设计是目前研究的热点。

唤醒电路的原理是在没有信号传输时，可以让信号收发电路处于休眠状态，直到唤醒电路检测到有信号输入时才启动。在传统的芯片设计中，当芯片进入低功耗模式时，此时为了保证芯片能够唤醒，保持至少需要一个时钟一直处于开启状态，再配合一个边沿采样电路获得唤醒信号。因此芯片一直处于产生功耗的状态，造成资源浪费。

因此，如何改进芯片唤醒电路以降低芯片功耗是亟需解决的问题。

鉴于上述现有技术的不足，本申请的目的在于提供一种芯片唤醒电路、芯片及芯片唤醒方法，旨在解决如何有效降低芯片功耗。

请参阅图1，本申请实施例提供了一种芯片唤醒电路，包括：预唤醒模块10，被配置为：采集管脚跳变信号，根据管脚跳变信号生成预唤醒信号；时钟唤醒模块20，与预唤醒模块10相连，被配置为：根据预唤醒信号生成时钟唤醒信号；时钟电路30，与时钟唤醒模块20相连，被配置为：根据时钟唤醒信号唤醒，并输出时钟信号；唤醒模块40，与预唤醒模块10、时钟电路30分别相连，被配置为：根据预唤醒信号和时钟信号生成目标唤醒信号，以根据目标唤醒信号唤醒目标。

上述芯片唤醒电路中，预唤醒模块10在接收到管脚跳变信号后，可以生成预唤醒信号，以将该预唤醒信号分别传输到时钟唤醒模块20和唤醒模块40。此时，时钟唤醒模块20在收到预唤醒信号后会输出时钟唤醒信号，以唤醒时钟电路30。时钟电路30被唤醒后会输出时钟信号至唤醒模块40，以使唤醒模块40根据预唤醒信号和时钟信号两种信号输出目标唤醒信号，利于目标唤醒信号唤醒目标。例如唤醒芯片的信号收发电路或CPU等。因此，该芯片唤醒电路实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

以下结合图2对本申请实施例提供的芯片唤醒电路进行详细描述。

请参阅图2，预唤醒模块10包括：延迟电路101和异或逻辑电路102。延迟电路101被配置为：采集所述管脚跳变信号，根据管脚跳变信号生成管脚延迟信号。异或逻辑电路102与延迟电路101相连，被配置为：采集管脚跳变信号，对管脚跳变信号和管脚延迟信号进行异或逻辑，以生成预唤醒信号。

在一示例中，延迟电路101具有延迟信号的功能，延迟电路101可以将管脚跳变信号延迟一段时间生成管脚延迟信号。延迟电路101的结构可以根据实际需求选择设置，以能实现管脚跳变信号一段时间的延迟即可。

在一些示例中，异或逻辑电路102具有逻辑运算的功能，当两个输入信号的电平相异时，则输出为高电平(逻辑1)，当两个输入信号的电平相同时，则输出为低电平(逻辑0)。即当两个输入信号的电平相异时异或逻辑电路102有输出，而当两个输入信号的电平相同时异或逻辑电路102没有输出。在本示例中，管脚跳变信号和管脚延迟信号为电平相异的两个信号。如此，利用异或逻辑电路102对管脚跳变信号和管脚延迟信号进行异或逻辑，可以生成预唤醒信号。

可选地，预唤醒信号可以采用具有1个脉冲的管脚复位信号。

上述预唤醒模块10先利用延迟电路101把管脚跳变信号延迟一段时间生成管脚延迟信号，即利用延迟电路得到与管脚跳变信号电平相异的管脚延迟信号，然后再利用异或逻辑电路102的逻辑运算功能，可以使异或逻辑电路102根据接收到的管脚跳变信号和管脚延迟信号这两种电平相异的信号输出预唤醒信号。由此，实现了预唤醒模块10生成预唤醒信号的功能。

请继续参阅图2，时钟唤醒模块20例如为时钟使能电路201，时钟使能电路201在收到预唤醒信号后，可以输出时钟唤醒信号，以唤醒时钟电路30，并使时钟电路30输出时钟信号。

此处，时钟使能电路201及时钟电路30可以采用芯片中原有的时钟使能电路及时钟电路，或根据实际需求选择设置。

请继续参阅图2，唤醒模块40包括：触发电路401，与预唤醒模块10、时钟电路30分别相连，被配置为：响应于预唤醒信号生成复位信号，响应于时钟信号生成触发信号；电平状态检测电路402，与触发电路401、时钟电路30分别相连，被配置为：根据时钟信号和触发信号生成目标唤醒信号。

上述唤醒模块40中，利用触发电路401，可以在只收到预唤醒信号时生成复位信号，使唤醒模块40处于复位状态。也即，在预唤醒模块10根据管脚跳变信号输出预唤醒信号时，由于时钟电路30尚处于休眠状态，因此触发电路401暂时不会生成触发信号，唤醒模块40暂时也不会输出目标唤醒信号。当触发电路401在收到时钟电路30输出的时钟信号之后，即时钟电路30被唤醒之后，触发电路401会生成触发信号，以使得电平状态检测电路402根据时钟信号和触发信号生成目标唤醒信号。由此，实现了唤醒模块40生成目标唤醒信号的功能。

在一示例中，请参阅图3，触发电路401包括D触发器，D触发器包括时钟控制端clk、异步复位端CLR、信号输入端D和信号输出端Q。其中，时钟控制端clk与时钟电路30相连，异步复位端CLR与预唤醒模块10相连，异步复位端CLR被配置为响应于预唤醒信号生成逻辑0，信号输入端D与时钟电路30连接，响应于时钟信号生成逻辑1，信号输出端Q被配置为响应于逻辑0输出复位信号，响应于逻辑1输出触发信号。

上述D触发器的异步复位端CLR在接收到预唤醒信号时，D触发器的信号输出端Q可以跳变为低电平(即生成逻辑0)。D触发器的信号输入端D在接收到时钟信号时，D触发器的信号输出端Q可以跳变为高电平(即生成逻辑1)。如此，只有预唤醒信号输入到D触发器时，D触发器处于复位状态，即不会产生触发信号，当时钟信号输入到D触发器的时钟控制端clk时，D触发器处于置位状态，即产生触发信号。也即，触发电路401采用D触发器，直接实现了其在接收到时钟信号时才会产生触发信号而在接收到预唤醒信号时处于复位状态的功能。

可选地，触发信号可以作为电平状态检测电路402的复位检测信号。

在一示例中，电平状态检测电路402包括上升沿检测电路，上升沿检测电路被配置为：响应于时钟信号检测触发信号的上升沿，以生成目标唤醒信号。

可选地，目标唤醒信号的脉冲宽度与时钟信号的时钟周期相同。

此处，上升沿检测电路可以采用芯片中原有的上升沿检测电路，或根据实际需求选择设置。

上述上升沿检测电路在工作时，由于时钟电路30已被唤醒，且触发信号是根据时钟信号生成的，所以通过检测触发信号的上升沿，可以生成目标唤醒信号。并且，确保目标唤醒信号的脉冲宽度与时钟信号的时钟周期相同。也即，确保上升沿检测电路输出脉宽为1个时钟周期的脉冲信号，作为目标唤醒信号。如此，前述芯片唤醒电路最终输出的目标唤醒信号，可以与传统唤醒电路所能输出的唤醒信号保持一致。这样也就无需对芯片内其他需要目标唤醒信号唤醒的电路或元件进行适应性地设计和调整。

基于同样的发明构思，本申请还提供一种芯片，包括：采用前述任一方案中所述的芯片唤醒电路。

本申请实施例中的芯片采用无需维持时钟工作的芯片唤醒电路，实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

请参阅图4和图5，本申请还提供一种芯片唤醒方法，包括：

S10:采集管脚跳变信号P，根据管脚跳变信号P生成预唤醒信号PR；

S20:根据预唤醒信号PR生成时钟唤醒信号CE；

S30:根据时钟唤醒信号CE唤醒时钟电路，时钟电路输出时钟信号C；

S40:根据预唤醒信号PR和时钟信号C生成目标唤醒信号W，以根据目标唤醒信号W唤醒目标。

上述芯片唤醒方法，在采集到管脚跳变信号P后，管脚跳变信号P可以生成预唤醒信号PR，预唤醒信号PR会生成时钟唤醒信号CE，此时，时钟唤醒信号CE唤醒并输出时钟信号C。最终，根据预唤醒信号PR和时钟信号C生成目标唤醒信号W，以根据目标唤醒信号W唤醒目标。例如唤醒芯片的信号收发电路或CPU等。因此，该芯片唤醒电路实现了在低功耗模式下将所有时钟关闭的同时又不影响芯片的唤醒功能，从而最大程度上降低了芯片的功耗，有效地提升了芯片的使用性能。

在一些示例中，请参阅图4中的S10步骤和图5，采集管脚跳变信号，根据管脚跳变信号生成预唤醒信号，包括：

S101:采集管脚跳变信号P，根据管脚跳变信号P生成管脚延迟信号PD；

S102:对管脚跳变信号P和管脚延迟信号PD进行异或逻辑，以生成预唤醒信号PR。

具体地，当采集到管脚跳变信号P后，先将管脚跳变信号P延迟一段时间生成管脚延迟信号PD，即得到与管脚跳变信号P电平相异的管脚延迟信号PD。然后对管脚跳变信号P和管脚延迟信号PD进行异或逻辑，即管脚跳变信号P和管脚延迟信号PD这两种电平相异的信号输入时，则生成预唤醒信号。

在一些示例中，请参阅图4中的S40步骤和图5，根据预唤醒信号PR和时钟信号C生成目标唤醒信号W，包括：响应于预唤醒信号PR生成复位信号，响应于时钟信号C生成触发信号R；根据时钟信号C和触发信号R生成目标唤醒信号W。

上述根据预唤醒信号PR和时钟信号C生成目标唤醒信号W，可以在只收到预唤醒信号PR时生成复位信号，也即，根据管脚跳变信号P生成预唤醒信号PR时，此时尚未唤醒时钟信号C，也暂时不会产生触发信号R以唤醒目标唤醒信号W。在时钟信号C唤醒触发信号R后，以根据时钟信号C和触发信号R生成目标唤醒信号W。由此，实现了根据预唤醒信号PR和时钟信号C生成目标唤醒信号W，以根据目标唤醒信号W唤醒目标。例如唤醒芯片的信号收发电路或CPU等。。

在一示例中，根据时钟信号C和触发信号R生成目标唤醒信号W，还包括：响应于时钟信号C检测触发信号R的上升沿，以生成目标唤醒信号W。

可选地，目标唤醒信号W的脉冲宽度与时钟信号C的时钟周期相同。

上述芯片唤醒方法中，由于时钟电路已被唤醒，且触发信号R是根据时钟信号C生成的，所以通过检测触发信号R的上升沿，可以生成目标唤醒信号W。并且，确保目标唤醒信号W的脉冲宽度与时钟信号C的时钟周期相同。如此，本申请实施例中芯片唤醒方法最终输出的目标唤醒信号W，可以与传统唤醒方法中所能输出的唤醒信号保持一致。这样也就无需对芯片内其他需要目标唤醒信号唤醒的电路或元件进行适应性地设计和调整。

在本说明书的描述中，上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片唤醒电路，其特征在于，包括：

预唤醒模块，被配置为：采集管脚跳变信号，根据所述管脚跳变信号生成预唤醒信号；

时钟唤醒模块，与所述预唤醒模块相连，被配置为：根据所述预唤醒信号生成时钟唤醒信号；

时钟电路，与所述时钟唤醒模块相连，被配置为：根据所述时钟唤醒信号唤醒，并输出时钟信号；

唤醒模块，与所述预唤醒模块、所述时钟电路分别相连，被配置为：根据所述预唤醒信号和所述时钟信号生成目标唤醒信号，以根据所述目标唤醒信号唤醒目标。

2.如权利要求1所述的芯片唤醒电路，其特征在于，所述预唤醒模块包括：

延迟电路，被配置为：采集所述管脚跳变信号，根据所述管脚跳变信号生成管脚延迟信号；

异或逻辑电路，与所述延迟电路相连，被配置为：采集所述管脚跳变信号，对所述管脚跳变信号和所述管脚延迟信号进行异或逻辑，以生成所述预唤醒信号。

3.如权利要求1所述的芯片唤醒电路，其特征在于，所述唤醒模块包括：

触发电路，与所述预唤醒模块、所述时钟电路分别相连，被配置为：响应于所述预唤醒信号生成复位信号，响应于所述时钟信号生成触发信号；

电平状态检测电路，与所述触发电路、所述时钟电路分别相连，被配置为：根据所述时钟信号和所述触发信号生成所述目标唤醒信号。

4.如权利要求3所述的芯片唤醒电路，其特征在于，所述触发电路包括D触发器；所述D触发器包括时钟控制端、异步复位端、信号输入端和信号输出端；

其中，所述时钟控制端与所述时钟电路相连，所述异步复位端与所述预唤醒模块相连，所述异步复位端被配置为响应于所述预唤醒信号生成逻辑0，所述信号输入端与所述时钟电路连接，响应于所述时钟信号生成逻辑1，所述信号输出端被配置为响应于所述逻辑0输出所述复位信号，响应于所述逻辑1输出所述触发信号。

5.如权利要求3所述的芯片唤醒电路，其特征在于，所述电平状态检测电路包括上升沿检测电路；

所述上升沿检测电路被配置为：响应于所述时钟信号检测所述触发信号的上升沿，以生成所述目标唤醒信号。

6.如权利要求1～5中任一项所述的芯片唤醒电路，其特征在于，所述目标唤醒信号的脉冲宽度与所述时钟信号的时钟周期相同。

7.一种芯片，其特征在于，包括如权利要求1～6中任一项所述的芯片唤醒电路。

8.一种芯片唤醒方法，其特征在于，包括：

采集管脚跳变信号，根据所述管脚跳变信号生成预唤醒信号；

根据所述预唤醒信号生成时钟唤醒信号；

根据所述时钟唤醒信号唤醒时钟电路，所述时钟电路输出时钟信号；

根据所述预唤醒信号和所述时钟信号生成目标唤醒信号，以根据所述目标唤醒信号唤醒目标。

9.如权利要求8所述的芯片唤醒方法，其特征在于，所述采集管脚跳变信号，根据所述管脚跳变信号生成预唤醒信号，包括：

采集所述管脚跳变信号，根据所述管脚跳变信号生成管脚延迟信号；

对所述管脚跳变信号和所述管脚延迟信号进行异或逻辑，以生成所述预唤醒信号。

10.如权利要求8所述的芯片唤醒方法，其特征在于，所述根据所述预唤醒信号和所述时钟信号生成目标唤醒信号，包括：

响应于所述预唤醒信号生成复位信号，响应于所述时钟信号生成触发信号；

根据所述时钟信号和所述触发信号生成所述目标唤醒信号。

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