CN101882930B - 一种用于全数字锁相环的时间-数字转换装置及方法 - Google Patents

Abstract

本发明的实施例提出了一种用于全数字锁相环的时间-数字转换装置，包括功耗管理模块用于生成窗口信号，并根据窗口信号调制高频时钟，得到调制后的高频时钟以及时间-数字转换模块，用于根据调制后的高频时钟和参考时钟获取采样信号，并将采样信号译码并输出，包括反相器延时链、采样单元和译码单元。本发明的实施例还提出了一种用于全数字锁相环的时间-数字转换方法，包括生成窗口信号并根据窗口信号调制高频时钟，得到调制后的高频时钟；根据调制后的高频时钟和参考时钟获取采样信号，并将采样信号译码并输出。根据本发明实施例提供的装置及方法，在已有的时间-数字转换器的基础上增加一个功耗管理模块，可以有效的降低功耗。

Description

一种用于全数字锁相环的时间-数字转换装置及方法

技术领域

本发明涉及无线通信领域，具体而言，本发明涉及一种用于全数字锁相环的时间-数字转换装置及方法。

背景技术

近年来，个人无线通信市场迅猛发展，各种业务层出不穷。手持终端设备向着低成本、低功耗、大屏幕、高集成度等方向发展。随着CMOS集成电路工艺尺寸的不断缩小，电路的集成化程度越来越高，这使得芯片单位面积上的晶体管数目越来越多，这样单位面积上产生的热量就越来越大。这不但影响了系统的性能，而且影响了产品的可靠性和寿命。大屏幕LED与众多的业务需求意味着较多的功耗和较短的电池寿命。因此，低功耗设计已经成为无线通信系统设计中一个重要的问题。

TDC(Time to Digital Converter，时间-数字转换器)是电子学领域用来测量两个事件时间间隔、并将其数字化的重要模块。近年来，随着ADPLL(All-Digital Phase-Locked Loop，全数字锁相环频率综合器)的提出和发展，时间-数字转换器又找到了新的应用领域，成为构成全数字锁相环频率综合器的重要模块。传统的时间-数字转换器分为三种：第一种是基于游标尺延时链的时间-数字转换器，它采用两条不对称的延时链，它的优点是可以提高时间-数字转换器的精度，缺点是需要很多的延时链级数才能实现高精度，这样就会有很大的功耗，而且增加芯片的面积，不利于集成。第二种是基于反相器延时链的时间-数字转换器，它采用两条对称的反相器延时链，它的优点是结构简单，易于实现，缺点是精度依赖于CMOS工艺，这实际上增加了芯片的成本。第三种是融合了反相器延时链与时间放大器的时间-数字转换器，它的延时链结构与上述第二种结构相同，同时增加了时间放大器用来提高时间-数字转换器的精度，它的优点是精度高，并且不依赖于CMOS工艺。缺点是实现复杂，时间放大器的性能对工艺偏差比较敏感，这就使得电力的鲁棒性降低。同时，由于增加了时间放大器及其辅助电力模块，整体的功耗会增加。这三种结构还有一个共同的重要问题，就是通过延时链的信号往往是一个高频时钟信号，这就使得延时单元在工作期间不停的高速翻转。实际上有些时候这些翻转是没有必要的，这就浪费了大量的功耗。在全数字锁相环中，时间-数字转换器的功耗占整体功耗的30％到40％。综上所述，降低时间-数字转换器的功耗对于实现低功耗全数字锁相环以及低功耗无线通信系统有着十分重要的意义。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别针对降低时间-数字转换的功耗，提出了一种用于全数字锁相环的时间-数字转换装置及方法。

为实现上述目的，本发明的实施例一方面提出了一种用于全数字锁相环的时间-数字转换装置，包括功耗管理模块和时间-数字转换模块。

其中，功耗管理模块，用于生成窗口信号，并根据所述窗口信号调制高频时钟，得到调制后的高频时钟。功耗管理模块包括计数器、与门、触发器和锁存器，所述与门分别与所述计数器和所述触发器相连接，所述触发器与所述锁存器相连接；

时间-数字转换模块，用于根据来自所述功耗管理模块的调制后的高频时钟和参考时钟获取采样信号，并将所述采样信号译码并输出。时间-数字转换模块包括反相器延时链、采样单元和译码单元，所述反相器延时链与所述采样单元相连接，所述采样单元与所述译码单元相连接。

本发明实施例的另一方面还提出了一种用于全数字锁相环的时间-数字转换方法，包括如下步骤：

利用功耗管理模块生成窗口信号，包括生成所述窗口信号的上升沿TGFR和下降沿TGFF，并根据所述窗口信号调制高频时钟，得到调制后的高频时钟，

时间-数字转换模块根据所述功耗管理模块调制后的高频时钟和参考时钟获取采样信号，在所述参考时钟的上升沿得到采样信号，并将所述采样信号译码并输出。

根据本发明实施例提供的用于全数字锁相环的时间-数字转换的装置及方法，针对现有的时间-数字转换器功耗过大的问题，在已有的时间-数字转换器的基础上增加一个功耗管理模块，可以有效的降低功耗。电路仿真表明，本发明提出的低功耗时间-数字转换器整体功耗与普通的时间-数字转换器相比，功耗降低了约87％。

本发明提出的上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明实施例的时间-数字转换的装置的结构框图；

图2为图1中时间-数字转换的装置的整体结构示意图；

图3为根据本发明实施例的关键节点A、GATE信号以及参考时钟的仿真示意图；

图4为根据本发明实施例的窗口信号(GATE)、高频时钟(HCLK)以及受窗口信号调制的高频时钟信号(HCLK_G)的仿真示意图；

图5为图1中时间-数字转换模块的结构示意图；

图6为低功耗时间-数字转换器(TDC+PM)与普通的时间-数字转换器(TDC)消耗电流的瞬态比较的仿真示意图；

图7为根据本发明实施例的时间-数字转换方法的流程框图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

为实现本发明之目的，本发明实施例公开了一种用于全数字锁相环的时间-数字转换装置。图1示出了该时间-数字转换装置的结构框图。如图1中所示，该装置100包括功耗管理模块110和时间-数字转换模块120。

具体的说，功耗管理模块110用于生成窗口信号GATE，并根据窗口信号GATE调制高频时钟HCLK，得到调制后的高频时钟HCLK_G。其中，功耗管理模块110还包括一个带电平复位端RST和使能端EN的4比特计数器111、1个与门112、触发器113和1个锁存器114。其中与门112分别与计数器111和触发器113相连接，触发器113与锁存器114相连接。

结合图2所示，计数器111的时钟信号为计数器时钟CLK_C，计数器的复位端RST接参考时钟，高电平有效，计数器的输出端为Q[3:0]，Q[1]与Q[3]经过与门产生信号A。计数器的使能端EN接信号A，低电平有效。

触发器113(D1)的时钟信号为计数器时钟，输入端与A信号相连，正向输出端的输出信号为窗口信号GATE。在本实施例中，触发器113为D触发器(D1)

功耗管理模块100还包括锁存器114(L1)，锁存器114(L1)的控制端(G端)接窗口信号，锁存器的输入端(D端)接高频时钟HCLK，输出端(Q端)为受窗口信号调制的高频时钟HCLK_G。

其中，锁存器114为高电平透明，即高频时钟HCLK直接通过锁存器114，输出窗口信号GATE为高电平。

通过上述各个器件的协同工作，功耗管理模块110生成窗口信号GATE，用此信号来调制高频时钟HCLK，生成调制后的高频时钟HCLK_G。

功耗管理模块110生成窗口信号GATE包括生成窗口信号的上升沿T_GFR和下降沿T_GFF。

其中，窗口信号GATE的上升沿T_GFR比参考时钟(FREF)的上升沿提前，该时间定义为T_GFR。其中，T_GFR要大于时间-数字转换器中反相器延时链的传递时间T_TRAN。

功耗管理模块110生成窗口信号上升沿包括：参考时钟FREF为高电平时，计数器111复位，A信号为低电平，计数器111处于计数使能的状态；当参考时钟FREF跳变为低电平时，计数器111开始计数。当计数器计数到N的时候，A信号跳变为高电平，该高电平信号通过使能端EN使得计数器111停止计数，这样可以进一步的减小功耗。如图3所示，当A为高电平是，计数器不再计数，Q[3:0]保持不变。此时，D触发器113(D1)的输入端为高电平，当计数器111时钟上升沿到来的时候，窗口信号GATE由低电平跳变为高电平，由此产生了窗口信号GATE的上升沿。其中，参考时钟(FREF)为时间-数字转换装置100的基准时钟。

具体的说，N的选择需要满足如下不等式：

$\frac{1}{2}{T}_{\mathrm{FREF}}-(N+1)\×T_{\mathrm{CLK}\_C}>T_{\mathrm{TRAN}}$

在本实施例中，N取值为10。

此外，在具体实施时，根据上式中的其它参数来选择合适的N值。

窗口信号GATE的下降沿T_GFF比参考时钟的下降沿延后一段时间，该时间定义为T_GFF，T_GFF要大于采样触发器的保持时间。

功耗管理模块110生成窗口信号GATE下降沿包括：当参考时钟FREF上升沿到来的时候，计数器111复位，Q[3:1]全部变为低电平，于是A信号从高电平跳变为低电平。如图3所示，D触发器D1的输入端为低电平，当计数器111时钟上升沿到来的时候，窗口信号GATE由高电平跳变为低电平，由此生成窗口信号GATE的下降沿。

图4示出了窗口信号GATE、高频时钟HCLK以及受窗口信号GATE调制的高频时钟信号HCLK_的仿真示意图。如图4所示，经过了窗口信号GATE的调制后，原来的高频时钟HCLK在窗口信号GATE为高电平时候翻转、低电平时候保持不变的受调制信号HCLK_G。由此，大大减少了延时链中反相器的翻转次数，有效的降低了功耗。

时间-数字转换装置100还包括时间-数字转换模块120，用于根据来自功耗管理模块110的调制后的高频时钟和参考时钟获取采样信号，并将采样信号译码并输出。

结合图5所示，时间-数字转换模块120包括反相器延时链121、采样单元122和译码单元123。

其中，反相器延时121链与采样单元122相连接，采样单元122与译码单元123相连接。

具体的说，反相器延时链121的输入信号为受窗口信号调制的高频时钟信号HCLK_G，该信号在反相器延时链121中传递，也带来了反相器的高速翻转。

反相器延时链121包括反相器延时链DL1和反相器延时链DL2。反相器延时链DL1包括m级反相器串联，反相器延时链DL2包括m+1级反相器串联。反相器延时链DL1和反相器延时链DL2的输入信号为调制后的高频时钟HCLK_G。

在本实施例中，m＝24。即，DL1由24级反相器串联组成，每一级的输出分别为D*[1]，D[2]，D*[3]，……，D[24]；DL2由25级反相器串联组成，第一级的输出别为～HCLK_G，从第二级往后每一级的输出分别为D[1]，D*[2]，D[3]，……，D*[24]；DL1和DL2的输入端相连后，与受窗口信号调制GATE的高频时钟信号HCLK_G相连。

时间-数字转换模块120还包括采样单元122。采样单元122在参考时钟FREF的上升沿进行采样，所以只要保证在参考时钟上升沿到来的时候，反相器延时链121的各级输出都正确即可。

在本实施例中，采样单元共有24个，每一个采样单元为双端输入、单端输出的D触发器。采样单元的时钟信号为参考时钟FREF。第n级采样单元的正输入端与D[n]相连，负输入端与D*[n]相连，输出信号Q[n]作为译码电路的输入。

采样单元122的输出采样信号经过译码单元123译码后就可以产生输出信号。

译码单元123工作在系统时钟SCLK下，根据输入信号Q[24:1]来得到最终的输出信号。

图6示出了本发明实施例提供的低功耗时间-数字转换器(TDC+PM)与现有的时间-数字转换器(TDC)消耗电流的瞬态仿真示意图。如图6中所示，在同一时间下，本发明实施例提供的低功耗时间-数字转换器(TDC+PM)比现有的时间-数字转换器(TDC)消耗电流小，即消耗功率小。

根据本发明实施例提供的用于全数字锁相环的时间-数字转换装置，针对现有的时间-数字转换器功耗过大的问题，提出了一种新颖的低功耗时间-数字转换器。其创新点在于，在已有的时间-数字转换器的基础上增加一个功耗管理模块，可以有效的降低功耗。电路仿真表明，本发明提出的低功耗时间-数字转换器整体功耗与普通的时间-数字转换器相比，功耗降低了约87％。

根据本发明实施例还提出了一种用于全数字锁相环的时间-数字转换方法，结合图7所示，该方法包括如下步骤：

S101：生成窗口信号GATE，并根据窗口信号GATE调制高频时钟HCLK，得到调制后的高频时钟HCLK_G；

具体的说，生成窗口信号GATE包括生成窗口信号的上升沿T_GFR和下降沿T_GFF。

其中，窗口信号GATE的上升沿T_GFR比参考时钟(FREF)的上升沿提前，该时间定义为T_GFR。其中，T_GFR要大于时间-数字转换器中反相器延时链的传递时间T_TRAN。

生成窗口信号上升沿包括：参考时钟FREF为高电平时，计数器111复位，A信号为低电平，计数器111处于计数使能的状态；当参考时钟FREF跳变为低电平时，计数器111开始计数。当计数器计数到N的时候，A信号跳变为高电平，该高电平信号通过使能端EN使得计数器111停止计数，这样可以进一步的减小功耗。如图3所示，当A为高电平是，计数器不再计数，Q[3:0]保持不变。此时，D触发器113(D1)的输入端为高电平，当计数器111时钟上升沿到来的时候，窗口信号GATE由低电平跳变为高电平，由此产生了窗口信号GATE的上升沿。

具体的说，N的选择需要满足如下不等式：

$\frac{1}{2}{T}_{\mathrm{FREF}}-(N+1)\×T_{\mathrm{CLK}\_C}>T_{\mathrm{TRAN}}$

在本实施例中，N取值为10。

此外，在具体实施时，根据上式中的其它参数来选择合适的N值。

窗口信号GATE的下降沿T_GFF比参考时钟的下降沿延后一段时间，该时间定义为T_GFF，T_GFF要大于采样触发器的保持时间。

生成窗口信号GATE下降沿包括：当参考时钟FREF上升沿到来的时候，计数器111复位，Q[3:1]全部变为低电平，于是A信号从高电平跳变为低电平。如图3所示，D触发器D1的输入端为低电平，当计数器111时钟上升沿到来的时候，窗口信号GATE由高电平跳变为低电平，由此生成窗口信号GATE的下降沿。

图4示出了窗口信号GATE、高频时钟HCLK以及受窗口信号GATE调制的高频时钟信号HCLK_的仿真示意图。如图4所示，经过了窗口信号GATE的调制后，原来的高频时钟HCLK在窗口信号GATE为高电平时候翻转、低电平时候保持不变的受调制信号HCLK_G。由此，大大减少了延时链中反相器的翻转次数，有效的降低了功耗。

S102：根据调制后的高频时钟HCLK_G和参考时钟获取采样信号，并将采样信号译码并输出。

其中，采样单元122在参考时钟FREF的上升沿进行采样，所以只要保证在参考时钟上升沿到来的时候，反相器延时链121的各级输出都正确即可。

在本实施例中，采样单元共有24个，每一个采样单元为双端输入、单端输出的D触发器。采样单元的时钟信号为参考时钟FREF。第n级采样单元的正输入端与D[n]相连，负输入端与D*[n]相连，输出信号Q[n]作为译码电路的输入。

采样单元122的输出采样信号经过译码单元123译码后就可以产生输出信号。

译码单元123工作在系统时钟SCLK下，根据输入信号Q[24:1]来得到最终的输出信号。

根据本发明实施例提供的用于全数字锁相环的时间-数字转换方法，针对现有的时间-数字转换器功耗过大的问题，提出了一种新颖的低功耗时间-数字转换器。其创新点在于，在已有的时间-数字转换器的基础上增加一个功耗管理模块，可以有效的降低功耗。电路仿真表明，本发明提出的低功耗时间-数字转换器整体功耗与普通的时间-数字转换器相比，功耗降低了约87％。

本领域普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种用于全数字锁相环的时间-数字转换装置，其特征在于，包括功耗管理模块和时间-数字转换模块，

所述功耗管理模块，用于生成窗口信号，并根据所述窗口信号调制高频时钟，得到调制后的高频时钟，所述功耗管理模块包括计数器、与门、触发器和锁存器，所述与门分别与所述计数器和所述触发器相连接，所述触发器与所述锁存器相连接；

所述时间-数字转换模块，用于根据来自所述功耗管理模块的调制后的高频时钟和参考时钟获取采样信号，并将所述采样信号译码并输出，所述时间-数字转换模块包括反相器延时链、采样单元和译码单元，所述反相器延时链与所述采样单元相连接，所述采样单元与所述译码单元相连接；

所述功耗管理模块生成窗口信号包括生成窗口信号的上升沿T_GFR和下降沿T_GFF；窗口信号的上升沿T_GFR比参考时钟的上升沿提前一段时间，该时间大于时间-数字转换模块中反相器延时链的传递时间；窗口信号的下降沿T_GFF比参考时钟的下降沿延后一段时间，该时间大于触发器的保持时间；

所述采样单元在参考时钟的上升沿进行采样；

所述参考时钟为时间-数字转换装置的基准时钟。

2.如权利要求1所述的装置，其特征在于，所述计数器包括电平复位端和使能端，所述计数器的使能端与所述与门的输出端相连接，所述计数器的使能端信号为所述计数器输出信号Q[1]与Q[3]经过所述与门产生的输出信号A。

3.如权利要求1所述的装置，其特征在于，所述触发器的输入信号为所述计数器输出信号Q[1]与Q[3]经过与门产生的输出信号A，输出信号为所述窗口信号。

4.如权利要求3所述的装置，其特征在于，所述锁存器的控制端信号为来自所述触发器的窗口信号，输入信号为所述高频时钟，输出信号为所述调制后的高频时钟。

5.如权利要求2所述的装置，其特征在于，生成所述窗口信号的上升沿T_GFR和下降沿T_GFF包括如下步骤：

生成所述窗口信号的上升沿T_GFR包括：当所述参考时钟由高电平跳变为低电平时，所述计数器开始计数，当计数到N时，所述信号A由低电平跳变为高电平，停止计数，所述计数器的输出信号保持不变，所述触发器的输入端为高电平，当所述计数器的时钟上升沿到来时，所述窗口信号由低电平跳变为高电平，产生所述窗口信号的上升沿T_GFR；

所述N的选择满足不等式：

$\frac{1}{2}{T}_{\mathrm{FREF}}-(N+1)\×T_{\mathrm{CLK}\_C}>T_{\mathrm{TRAN}}$

T_FREF为参考时钟的周期，T_{CLK_C}为计数器时钟的周期，T_TRAN为反相器延时链的传递时间；

生成所述窗口信号下降沿T_GFF包括：当所述参考时钟上升沿到来的时候，所述计数器复位，输出信号全部变为低电平，所述信号A由高电平跳变为低电平，所述触发器的输入端为低电平，当计数器时钟上升沿到来的时候，所述窗口信号由高电平跳变为低电平，产生所述窗口信号的下降沿T_GFF。

6.如权利要求1所述的装置，其特征在于，所述反相器延时链包括反相器延时链DL1和反相器延时链DL2，所述反相器延时链DL1包括m级反相器串联，所述反相器延时链DL2包括m+1级反相器串联，所述反相器延时链DL1和反相器延时链DL2的输入信号为所述调制后的高频时钟。

7.如权利要求1所述的装置，其特征在于，所述采样单元为双端输入、单端输出的D触发器，在所述参考时钟的上升沿进行采样，得到采样信号，所述采样信号通过译码单元译码并输出。

8.一种用于全数字锁相环的时间-数字转换方法，其特征在于，包括如下步骤：

利用功耗管理模块生成窗口信号，包括生成所述窗口信号的上升沿T_GFR和下降沿T_GFF并根据所述窗口信号调制高频时钟，得到调制后的高频时钟；所述功耗管理模块包括计数器、与门、触发器和锁存器，所述与门分别与所述计数器和所述触发器相连接，所述触发器与所述锁存器相连接；

时间-数字转换模块根据所述功耗管理模块调制后的高频时钟和参考时钟获取采样信号，在所述参考时钟的上升沿得到采样信号，并将所述采样信号译码并输出；所述时间-数字转换模块包括反相器延时链、采样单元和译码单元，所述反相器延时链与所述采样单元相连接，所述采样单元与所述译码单元相连接；

所述窗口信号的上升沿T_GFR比参考时钟的上升沿提前一段时间，该时间大于时间-数字转换模块中反相器延时链的传递时间；窗口信号的下降沿T_GFF比参考时钟的下降沿延后一段时间，该时间大于触发器的保持时间；

所述参考时钟为基准时钟。

9.如权利要求8所述的方法，其特征在于，所述计数器包括电平复位端和使能端，所述计数器的使能端与所述与门的输出端相连接，所述计数器的使能端信号为所述计数器输出信号Q[1]与Q[3]经过所述与门产生的输出信号A。

10.如权利要求9所述的方法，其特征在于，生成所述窗口信号的上升沿T_GFR和下降沿T_GFF包括如下步骤：

生成所述窗口信号的上升沿T_GFR包括：当所述参考时钟由高电平跳变为低电平时，所述计数器开始计数，当计数到N时，所述信号A由低电平跳变为高电平，停止计数，所述计数器的输出信号保持不变，所述触发器的输入端为高电平，当所述计数器的时钟上升沿到来时，所述窗口信号由低电平跳变为高电平，产生所述窗口信号的上升沿T_GFR；

所述N的选择满足不等式：

$\frac{1}{2}{T}_{\mathrm{FREF}}-(N+1)\×T_{\mathrm{CLK}\_C}>T_{\mathrm{TRAN}}$

T_FREF为参考时钟的周期，T_{CLK_C}为计数器时钟的周期，T_TRAN为反相器延时链的传递时间；

生成所述窗口信号下降沿T_GFF包括：当所述参考时钟上升沿到来的时候，所述计数器复位，输出信号全部变为低电平，所述信号A由高电平跳变为低电平，所述触发器的输入端为低电平，当计数器时钟上升沿到来的时候，所述窗口信号由高电平跳变为低电平，产生所述窗口信号的下降沿T_GFF。

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