CN101090272B

CN101090272B - 适用于数字电源控制器的混合型数字脉宽调制器

Info

Publication number: CN101090272B
Application number: CN2007100434621A
Authority: CN
Inventors: 李舜; 陈华; 周锋
Original assignee: Fudan University
Current assignee: Hebei ZhaoRi Optoelectronics Technology Co., Ltd.
Priority date: 2007-07-05
Filing date: 2007-07-05
Publication date: 2011-06-22
Anticipated expiration: 2027-07-05
Also published as: CN101090272A

Abstract

本发明属集成电路技术领域，具体为一种适用于数字电源控制器的混合型数字脉宽调制器。它由自适应偏置电压产生电路、8级压控环路振荡器和数字控制部分组成。自适应偏置电压产生电路产生一个具有温度工艺补偿的偏置电压V_ctrl来控制8级压控环路振荡器，产生不受外界温度及工艺偏差影响的16相位时钟C0～C15。数字控制部分则根据这16个相位依次错开十六分之一个周期的时钟以及外部输入的n位占空比d[n-1：0]，产生分辨率为n位的调制脉冲。本发明产生的16相时钟对工艺温度变化不敏感，使得系统即使工作在恶劣的环境下也能保持时钟的稳定性，进而保证输出调制脉冲的稳定性；并可以有效降低系统时钟频率，避免高时钟频率带来的时序限制、功耗等问题。

Description

适用于数字电源控制器的混合型数字脉宽调制器

技术领域

本发明属于集成电路技术领域，具体涉及一种适用于数字电源控制器的新型混合型数字脉宽调制器。

背景技术

随着电子信息技术的日新月异的发展，人们的生活已经越来越离不开各种消费类电子产品，而一个性能优良的电源则是这些电子产品是否能发挥其功用的必备前提。开关电源技术凭借其转换效率高、稳压范围广的优点，而得到广泛的应用。同时开关电源还具有体积小，重量轻等优点，更适合诸如手机、数码相机、笔记本电脑等便携式电子产品。对关键模块使用开关电源，不仅可以延长设备电池的使用时间，而且可以对模块之间的干扰做出良好的隔离，从而提高设备的性能。

目前，开关电源中的电源控制器一直采用模拟的方式。而模拟电源控制器对设计者的设计能力提出了很高的要求，因为开关电源往往工作在恶劣的环境中，控制器的性能会受到噪声、工艺偏差、温度等因素的巨大影响。而且模拟电源控制器需要使用补偿电容，无论采用集成方式还是外接方式，都会占用而外的面积，并导致较大的功耗。出于这些因素的考虑，数字电源控制器得到了国外学者和业界越来越多的关注。数字电源控制器将输出电压进行采样，并用优化算法实现控制。相比起模拟电源控制器，数字电源控制器的设计难度得以降低，设计周期也大大缩短，优化算法的使用使控制器可以灵活的调整响应曲线，并且实现可编程控制。最重要的是，数字控制方式可以实现电源管理的功能，即同时管理多个设备。这些优点都是模拟电源控制器所无法比拟的，因此对数字电源控制器的研究具有很高的实用价值。

数字电源控制器中最重要的模块之一是其后端用于调整输出电压的数字脉宽调制器(DPWM)。数字脉宽调制器在数字电源控制器中的作用相当于一个数模转换器(DAC)，它将控制器计算出的占空比变化量转换为其输出脉冲宽度的变化量，来控制开关电源中开关管的导通时间，最终得到所需要输出电压的变化量。而输出电压变化的最小值取决于数字脉宽调制器的精度，当精度不够高时，整个开关电源系统将可能产生极限环振荡(limitcycle)。为了避免这种振荡，数字脉宽调制器的精度必须足够高，必须满足其输入占空比的最低位所引起输出电压的变化小于数字电源控制器前端用于输出电压采样的模数转换器(ADC)的一个最低有效位(LSB)。因此，如何设计出满足要求的高分辨率高速的数字脉宽调制器，成了数字电源控制器的设计关键技术之一。

国外关于设计高分辨率高速的数字脉宽调制器的文献中，较为典型的是一种使用快速时钟计数器和比较器的结构，可参见：C.P.Henze，“Power converter with duty ratioquantization，”U.S.Patent 4630187，1986。为了在采样频率为f_S的情况下，达到n位的分辨率，这种传统结构要求数字脉宽调制器的时钟为2ⁿf_S。当n要求较高时，这样高速的时钟实现起来是困难的，不但会引起复杂的时序限制，还会增加系统的功耗。

在对数字脉宽调制器的已有研究中，为了避免使用要求过高的系统时钟，人们提出了不少解决方案，一种较著名的方法是采用类似环路振荡器的延迟线结构，参见A.P.Dancyand A.P.Chandrakasan，“Ultra low power control circuits for PWM converters，”inProc.IEEE PESC Conf.，1997。与仅采用计数器的传统结构相反，它不使用任何计数器而仅使用延迟线结构。实现一个采样频率为f_S、分辨率为n位的数字脉宽调制器，这种结构仅仅需要频率为f_S的系统时钟，大大降低了对系统时钟频率的要求，但其缺点是需要使用一个2ⁿ∶1的多路选择器，这将耗费过多的芯片面积。

在此基础上，人们又做出了进一步的改进，提出了一种混合型的数字脉宽调制器，即混合采用延迟线和计数器的方案，参见B.Patella，A.Prodic，A.Zirger，andD.Maksimovic，“High-frequency digital PWM controller IC for DC-DC converters，”IEEE Trans.Power Electronics，vol.18，NO.1，Jan.2003。其电路结构如图1所示。图2所示为输入占空比d[3:0]为4b’1011时，该电路主要节点的波形。为了得到n位分辨率，这种混合型的数字脉宽调制器使用了由

个D触发器构成的延迟线来实现n位中低n_d位的精度，剩余的n_C位(n_C＝n-n_d)精度由一个n_C位的计数器来实现。这种结构实际上是前两种结构的折衷，实现一个采样频率为f_S、分辨率为n位的数字脉宽调制器，需要频率为

f_S的系统时钟和

∶1的多路选择器。显然，它既不需要过高频率的系统时钟，也不需要太大面积的多路选择器。但是，这种结构使用的延迟线由D触发器构成，没有任何补偿或调整措施来保证时钟的稳定性，即延迟线产生的时钟容易受到噪声、温度及工艺偏差的影响，使得这种结构不适于恶劣工作环境的应用场合。此外，它产生的时钟脉冲占空比较小，如图2所示，脉冲宽度仅为

，当要求的系统时钟频率较高时，这么窄的脉冲不足以驱动数字逻辑电路进行正常工作，使其不适用于高速的应用场合。

发明内容

本发明的目的在于提出了一种新型的适用于数字电源控制器的混合型数字脉宽调制器，以克服现有数字脉宽调制器稳定性低、速度低、分辨率低、面积大的不足，迎合当今数字电源控制器的需求。

本发明提出的新型混合型数字脉宽调制器，由自适应偏置电压产生电路12、8级压控环路振荡器13、数字控制部分14依次经电路连接构成，结构如图3所示。其中，自适应偏置电压产生电路12产生一个具有温度工艺补偿的偏置电压V_ctrl来控制8级压控环路振荡器13，从而产生不受工艺偏差及外界温度影响的16相位时钟。数字控制部分14根据这16个相位依次错开十六分之一个周期的时钟以及外部输入的占空比d[n-1:0]，产生分辨率为n位的调制脉冲。输入的占空比为n位的数字信号，并且n＝n_C+4，即由低4位信号d[3:0]和高n_C位信号d[n-1:4]组成。

本发明中，自适应偏置电压产生电路12由P型MOS二极管40、N型MOS二极管41、运算放大器42、三极管43和电阻44、45、46经电路连接构成，结构如图6所示；其中，P型MOS二极管40、N型MOS二极管41、电阻44、二极管连接的三极管43依次串联在电源Vdd和地之间，其中P型MOS二极管40和N型MOS二极管41构成感知工艺角偏差的器件，三极管43构成感知温度变化的器件。运算放大器42的正端接到N型MOS二极管41的源端，负端通过电阻45接到运算放大器42的输出端47，并通过电阻46接到地，构成同相比例运算电路，将其正输入端的随工艺角温度变化的电压值比例放大为8级压控环路振荡器13所需要控制电压。输出端47即自适应偏置电压产生电路12的输出端。

本发明中，8级压控环路振荡器13由差分延迟单元16、17、18、19，缓冲器20、21、22、23、24、25、26、27、28经电路连接构成，结构如图4所示；其中，差分延迟单元16、17、18、19除最后一级正向接回第一级外，其余各级反向连接到下一级，构成环路。所有差分延迟单元的控制电压都由自适应偏置电压产生电路12的输出提供，在其作用下产生不随工艺温度变化的16相时钟，再经过缓冲器20、21、22、23、24、25、26、27、28输出，以消除后级数字电路的负载效应。差分延迟单元16、17、18、19具体由PMOS管32、33、34、35，NMOS管36、37，反向器38、39经电路连接构成，结构如图5所示。PMOS管32、34、NMOS管36以及PMOS管32、34、NMOS管36分别接成有PMOS管控制的反相器形式。反向器38、39以反向的形式跨接在差分延迟单元的正、负输出端之间，避免了差分延迟单元在接成环形振荡器时出现的闩锁效应。

本发明中，数字控制部分14由反向器48、49、50，D触发器51、52、53，n_C位计数器54，n_C位比较器55，161多路选择器56，2∶1多路选择器57，异或门58经电路连接构成，结构如图7所示。反向器48、49、50反向跨接在D触发器51、52、53的输入输出端口之间，构成2分频电路。输入的16相时钟C0～C15通过2分频电路得到的信号P0～P15。输入占空比59的低4位d[3:0]通过16∶1多路选择器56选择出P0～P15中的一路信号后和P0进行异或操作，得到一个周期等于C0周期、占空比由d[3:0]决定、分辨率为4位的调制脉冲Xout。同时，由时钟C0驱动n_C位计数器54进行计数。计数器54的输出与输入占空比59的高n_C位d[n-1，4]送到n_C位比较器55进行比较。比较的结果(a＝b)作为2∶1多路选择器57的选择端对Xout和比较的结果(a＜b)进行选择。当计数器54计数到输入占空比的高n_C位时，选择Xout作为输出，实现了输入占空比59低4位的脉宽调制；而其他情况时，选择本身的比较结果(a＜b)作为输出，实现了输入占空比59高n_C位的调制。故总输出调制脉冲68反映了输入占空比59所有n位的调制。

可见，相比于以往的数字脉宽调制器，本发明具有以下几个突出的优点。首先，与已有的混合型数字脉宽调制器相比，本发明产生的16相时钟对工艺温度变化不敏感，使得系统即使工作在恶劣的环境下也能保持时钟的稳定性，进而保证输出调制脉冲的稳定性。同时，由于产生的时钟脉宽足够宽，其占空比为1∶2，不同于已有的1∶

，使得系统可以工作在较高的时钟频率下，具有速度高的优点；其次，与传统的采用计数器/比较器结构的数字脉宽调制器相比，在达到相同分辨率的前提下，降低了对系统时钟频率的要求。例如，为了在采样频率为f_S时达到n位的分辨率，本发明只需要最高时钟频率为2^n-4f_S，而传统结构需要的时钟为2ⁿf_S。在使用相同系统时钟频率的前提下，可以达到更高的分辨率。例如，在采样频率为f_S、系统时钟频率为2^n-4f_S时，本发明能达到的分辨率为n位，而传统结构只能达到n-4位。此外，本发明产生的稳定的16相时钟，可以作为整个数字电源系统的系统时钟，节省了设计成本；再次，与采用全延迟线结构的数字脉宽调制器相比，本发明的混合型数字脉宽调制器仅需要一个2⁴∶1的多路选择器，并不占用太多的芯片面积。

附图说明

图1 采用D触发器组成的延迟线结构的混合型数字脉宽调制器电路结构图。

图2输入占空比为11(4’b1011)时，图1中数字脉宽调制器主要节点的波形图。

图3本发明的混合型数字脉宽调制器结构框图。

图4图3中8级压控环路振荡器的电路结构图。

图5图4中差分延迟单元的电路结构图。

图6图3中自适应偏置电压产生电路结构图。

图7图3中数字控制部分电路结构图。

标号说明：1、2、3、4为带有复位端的D触发器，5为2位计数器，6为4∶1多路选择器，7、8为2位比较器，9、10为与门，11为R-S触发器，12为自适应偏置电压产生电路，13为8级压控环路振荡器，14为数字控制部分，16、17、18、19为差分延迟单元，20、21、22、23、24、25、26、27、28为缓冲器，32、33、34、35、40为PMOS管，36、37、41为NMOS管，38、39、48、49、50为反相器，42为运算放大器，43为三极管，44、45、46为电阻，51、52、53为D触发器，54为n_C位计数器，55为n_C位比较器，56为16∶1多路选择器，57为2∶1多路选择器，58为异或门，15为8级压控环路振荡器的控制电压输入端，29、30、31为8级压控环路振荡器的时钟输出端，47为自适应偏置电压产生电路的偏置电压输出端，59为数字控制部分的占空比输入端，60、61、62为数字控制部分的时钟输入端，68为数字控制部分的调制脉冲输出端。

具体实施方式

下面结合附图进一步描述本发明。

图3所示为整个混合型数字脉宽调制器的系统结构框图。自适应偏置电压产生电路12产生一个具有温度工艺补偿的偏置电压V_ctrl47(输出端)，接到8级压控环路振荡器13的控制电压输入端15，产生不受工艺偏差及外界温度影响的16相位时钟29～31(输出端)，接入数字控制部分输入端60-62；数字控制部分14根据这来自8级压控环路振荡器13的16相位时钟以及输入端n位占空比59，在调制脉冲输出端口68产生分辨率为n位的调制脉冲。整个混合型数字脉宽调制器的输入端为n位的占空比输入端59，输出端为调制脉冲输出端68。

图4所示为图3中8级压控环路振荡器13的电路结构图。其中，差分延迟单元16～18的正输出端依次接差分延迟单元17～19的负输入端，差分延迟单元16～18的负输出端依次接差分延迟单元17～19的正输入端，差分延迟单元19的正输出端接差分延迟单元16的正输入端，差分延迟单元19的负输出端接差分延迟单元16的负输入端；差分延迟单元16～19的控制输入端接在一起构成8级压控环路振荡器13的输入端15，在其作用下产生不随工艺温度变化的16相时钟；缓冲器20～28的输入端依次接差分延迟单元16～19的输出端，用来消除后级数字电路的负载效应；缓冲器20～28的输出端即8级压控环路振荡器13的16相时钟输出端29～31。在其作用下产生不随工艺温度变化的16相时钟，图5所示为图4中差分延迟单元的电路结构，PMOS管32、34以及NMOS管36依次串联在电源Vdd和地之间，PMOS管34的栅端接NMOS管36的栅端，构成差分延迟单元的正输入端，PMOS管34的漏端即延迟单元的负输出端；PMOS管33、35以及NMOS管37依次串联在电源Vdd和地之间，PMOS管35的栅端接NMOS管37的栅端，构成差分延迟单元的负输入端，PMOS管35的漏端即差分延迟单元的正输出端；PMOS管32、33的栅端接在一起作为差分延迟单元的控制电压输入端；反向器38～39以相反的形式跨接在差分延迟单元的正、负输出端之间。

图6所示为图3中自适应偏置电压产生电路12的电路结构图。P型MOS二极管40、N型MOS二极管41、电阻44、二极管连接的三极管43依次串联在电源Vdd和地之间，运算放大器42的正端接到N型MOS二极管41的源端，负端通过电阻45接到运算放大器42的输出端47，并通过电阻46接到地。输出端47即自适应偏置电压产生电路12的输出端。

图7所示为图3中数字控制部分14的电路结构图。数字控制部分14由反向器48～50、D触发器51～53、n_C位计数器54、n_C位比较器55、16∶1多路选择器56、2∶1多路选择器57、异或门58经电路连接；反向器48～50反向跨接在D触发器51～53的输入输出端口之间，构成2分频电路；输入信号60～62通过2分频电路得到的信号P0～P15接到16∶1多路选择器56的输入端63～65；输入占空比59的低4位d[3:0]接到16∶1多路选择器56的选择输入端，选择出一路信号后和P0一起接到异或门58的输入端，得到一个周期等于输入信号C060周期、占空比由d[3:0]决定、分辨率为4位的调制脉冲Xout；Xout接往2∶1多路选择器57的输入端67，同时，输入信号C060接到n_C位计数器54的输入端，驱动计数器进行计数。计数器54的输出与输入占空比59的高n_C位d[n-1，4]一起接到n_C位比较器55的两个输入端，进行比较。

工作时，自适应偏置电压产生电路12中P型MOS二极管40和N型MOS二极管41构成感知工艺角偏差的器件，三极管43构成感知温度变化的器件，在运算放大器42的正输入端产生一个随工艺温度变化的电压值，再通过同相比例放大器放大为8级压控环路振荡器13所需的控制电压，从而使其产生的16相时钟有了工艺温度补偿，以保证调制脉冲的稳定。16相时钟输入到数字控制电路后，经过由反向器48～50和D触发器51～53构成的2分频电路之后得到P0～P15。输入占空比信号59的低4位d[3:0]作为多路选择器56的选择输入，选择出一路信号后和P0进行异或得到一个周期等于C0周期、占空比由d[3:0]决定、分辨率为4位的调制脉冲Xout。同时，输入信号C0作为n_C位计数器54的时钟，驱动其进行计数，其输出与输入占空比信号59的高n_C位d[n-1，4]通过n_C位比较器55进行比较。当计数器54计数到等于输入占空比59的高n_C位d[n-1，4]时，比较器55的输出端(a＝b)选择异或门58的输出Xout作为输出调制脉冲；其他情况时，选择本身的输出端(a＜b)作为输出调制脉冲。于是，异或门58的输出Xout实现了输入占空比59低4位的脉宽调制，而n_C位比较器55的输出(a＜b)实现了输入占空比59高n_C位的调制，故输出调制脉冲68反映了输入占空比59所有n位的调制(n＝n_C+4)。

在具体的应用场合中，可以选择不同的n_C值，只要把相应的n_C位计数器和n_C位比较器的位数作相应的改变，就可以实现具有所需分辨率的混合型数字脉宽调制器。8级压控环路振荡器13产生的稳定的时钟输出可以直接作为数字电源系统的系统时钟，来节省设计成本。相比以往的数字脉宽调制器，本发明中的技术还具有稳定性高、速度快、分辨率高、面积小等优点，完全适用于数字电源控制器。

Claims

1.一种适用于数字电源控制器的混合型脉宽调制器，其特征在于由自适应偏置电压产生电路(12)、8级压控环路振荡器(13)、数字控制部分(14)依次经电路连接构成；其中，自适应偏置电压产生电路(12)产生一个具有温度工艺补偿的偏置电压V_ctrl来控制8级压控环路振荡器(13)，从而产生不受外界温度及工艺偏差影响的16相位时钟；数字控制部分(14)根据这16个相位依次错开十六分之一个周期的时钟以及外部输入的占空比，产生分辨率为n_C+4位的调制脉冲，输入的占空比为n位的数字信号，并且n＝n_C+4，即由低4位信号d[3:0]和高n_C位信号d[n-1:4]组成。

2.根据权利要求1中所述的适用于数字电源控制器的混合型脉宽调制器，其特征在于8级压控环路振荡器(13)由第一、第二、第三、第四共4个差分延迟单元、第一、第二……第九共9个缓冲器经电路连接构成；其中，第一、第二、第三差分延迟单元的正输出端依次接第二、第三、第四差分延迟单元的负输入端，第一、第二、第三差分延迟单元的负输出端依次接第二、第三、第四差分延迟单元的正输入端，第四差分延迟单元的正输出端接第一差分延迟单元的正输入端，第四差分延迟单元的负输出端接第一差分延迟单元的负输入端；第一、第二、第三、第四差分延迟单元的控制输入端接在一起构成8级压控环路振荡器(13)的输入端，在其作用下产生不随工艺温度变化的16相时钟；第一、第二……第九共9个缓冲器的输入端依次接第一、第二、第三、第四差分延迟单元的输出端，用来消除后级数字电路的负载效应；第一、第二……第九共9个缓冲器的输出端即8级压控环路振荡器(13)的16相时钟输出端。

3.根据权利要求2中所述的适用于数字电源控制器的混合型脉宽调制器，其特征在于第一、第二、第三、第四差分延迟单元由第一、第二、第三、第四PMOS管、第一、第二NMOS管、第一、第二反向器经电路连接构成；其中，第一、第三PMOS管以及第一NMOS管依次串联在电源Vdd和地之间，第三PMOS管的栅端接第一NMOS管的栅端，构成差分延迟单元的正输入端，第二PMOS管的漏端即延迟单元的负输出端；第二、第四PMOS管以及第二NMOS管依次串联在电源Vdd和地之间，第四PMOS管的栅端接第二NMOS管的栅端，构成差分延迟单元的负输入端，第四PMOS管的漏端即差分延迟单元的正输出端；第一、第二PMOS管的栅端接在一起作为差分延迟单元的控制输入端；第一、第二反向器以相反的形式跨接在差分延迟单元的正、负输出端之间。

4.根据权利要求1中所述的适用于数字电源控制器的混合型脉宽调制器，其特征在于自适应偏置电压产生电路(12)由P型MOS二极管(40)、N型MOS二极管(41)、运算放大器(42)、三极管(43)、第一、第二、第三电阻经电路连接构成；P型MOS二极管(40)、N型MOS二极管(41)、第一电阻、二极管连接的三极管(43)依次串联在电源Vdd和地之间，其中P型MOS二极管(40)和N型MOS二极管(41)构成感知工艺角偏差的器件，三极管(43)构成感知温度变化的器件；运算放大器(42)的正端接到N型MOS二极管(41)的源端，负端通过第二电阻接到运算放大器(42)的输出端(47)，并通过第三电阻接到地，构成同相比例运算电路，将其正输入端的随工艺角温度变化的电压值比例放大为8级压控环路振荡器(13)所需要控制电压；输出端(47)即自适应偏置电压产生电路(12)的输出端。

5.根据权利要求1中所述的适用于数字电源控制器的混合型脉宽调制器，其特征在于数字控制部分(14)由反向器(48～50)、D触发器(51～53)、n_C位计数器(54)、n_C位比较器(55)、16:1多路选择器(56)、2:1多路选择器(57)、异或门(58)经电路连接；反向器(48～50)反向跨接在D触发器(51～53)的输入输出端口之间，构成2分频电路；输入信号(60～62)通过2分频电路得到的信号P0～P15接到16:1多路选择器(56)的输入端(63～65)；输入占空比(59)的低4位d[3:0]接到16:1多路选择器(56)的选择输入端，选择出一路信号后和P0一起接到异或门(58)的输入端，得到一个周期等于输入信号C0(60)周期、占空比由d[3:0]决定、分辨率为4位的调制脉冲Xout；Xout接往2:1多路选择器(57)的输入端(67)，同时，输入信号C0(60)接到n_C位计数器(54)的输入端，驱动计数器进行计数；计数器(54)的输出与输入占空比(59)的高n_C位d[n-1，4]一起接到n_C位比较器(55)的两个输入端，进行比较；n_C位比较器的输出端接2:1多路选择器(57)。