CN116155248B - 一种带跳周期功能的可编程数字脉宽调整器及控制器 - Google Patents

Abstract

本申请公开了一种带跳周期功能的可编程数字脉宽调整器及控制器，包括：时钟相移电路，用于基于外部输入时钟信号产生多个依次延迟设定时长的延迟时钟信号；沿生成电路，用于基于所述外部输入时钟信号进行计数，并根据计数结果输出相应的信号；粗调模块，用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟，实现粗调延迟；细调模块，用于根据细调选择信号、以粗调模块的输出信号为输入，确定信号的延迟长度，输出细调延迟信号；PWM信号生成电路，用于基于所述沿生成电路生成的目标信号以及所述细调延迟信号输出PWM信号。本申请的可编程数字脉宽调整器能够实现脉冲信号的跳周期特性，并且提高输出精度。

Description

一种带跳周期功能的可编程数字脉宽调整器及控制器

技术领域

本申请涉及电子技术领域，尤其涉及一种带跳周期功能的可编程数字脉宽调整器及控制器。

背景技术

脉冲宽度调制器(Pulse Width Modulation)指将某一信号转化成一定占空比的脉冲信号的电路。其在功率转换和电机控制等领域都存在广泛应用，如直流到直流(DC-DC)转换领域，主要是通过PWM控制功率管的导通关闭时间，进而实现电压电流转换功能，其转换精度和转换效率往往由PWM的精度决定。根据设计方法的不同，可以分为模拟脉冲宽度调制(Analog Pulse Width Modulation，APWM)和数字脉冲宽度调制(Digital Pulse WidthModulation，DPWM)两大类。随着集成电路的发展，考虑到模拟电路性能容易受到工艺误差、工作电压、环境温度(PVT)的影响，数字电路得到了大力发展。不过相比于APWM，DPWM的精度、面积和线性度都存在一定缺陷，为此，如何能够提高DPWM的精度等问题就成了设计重点。

传统的DPWM结构主要有两种：计数型和延迟链型。计数型DPWM是最简单的实现数字脉冲宽度调制的方法，一般包括计数器和比较器。计数型DPWM结构中除比较器外都使用了同步电路，可以非常方便的实现对脉冲信号宽度的调制。同时，同步电路的特点使计数型结构有很高的线性度，只要计数器能够正常工作，几乎可以忽略PVT的影响。但是计数型DPWM结构的时钟分辨率与时钟频率相关，因此想要在一定的开关频率下实现高的有效分辨率，就需要极高的工作频率。例如一个1MHz开关频率、10-bit分辨率的计数型DPWM模块，其需要的时钟频率超过了1GHz，而这样的高频时钟提高了设计难度，降低了转换效率。而且在数字电路中，开关功耗与时钟频率的成正比，高频的时钟网络会带来巨大的功耗开销。

延迟链型DPWM则是利用特定电路的传播延迟，将其串联成一条特定总延迟时间的延迟链，借助数据选择器来实现不同的延迟。相比于计数型DPWM结构，基于延迟链的DPWM模块所需要的时钟频率与开关频率相同，动态功耗更低，但是需要消耗的面积会随着延迟单元数量、多路选择器的大小呈指数上升，与此同时，单个延迟单元的延迟时间还会受工艺，电压和温度(PVT)的影响而出现与理想值偏差较大的情况。

上述单一结构具有较大的局限性，在实际设计时往往将两种结构混合在一起，同时辅以其他设计，如延迟校准、数字抖动等技术，从而提高DPWM的精度等性能，使得设计能够达到项目要求。

现有的DPWM结构中，大多数都是固定脉冲信号的上升沿，将调节重点集中在脉冲信号的下降沿。此外，对于某些领域，还需要有跳周期功能。如BUCK电路在轻载时，为了提高系统效率，则需要控制上功率管若干周期开启一次，这就需要PWM模块具备跳周期功能，而现有的PWM模块往往不具备此功能。

发明内容

针对传统混合型数字脉宽调制器存在的无法实现跳周期的问题，本申请实施例提供一种带跳周期功能的可编程数字脉宽调整器及控制器，实现脉冲信号的跳周期特性，又提高输出精度。

本申请实施例提供一种带跳周期功能的可编程数字脉宽调整器，包括：时钟相移电路、沿生成电路、粗调模块、细调模块、PWM信号生成电路，其中

所述时钟相移电路，用于基于外部输入时钟信号产生多个依次延迟设定时长的延迟时钟信号，并将所述延迟时钟信号输入所述粗调模块；

所述沿生成电路，用于基于所述外部输入时钟信号进行计数，并根据计数结果输出相应的信号，所述沿生成电路与所述PWM信号生成电路连接；

所述粗调模块，用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟，并基于所述沿生成电路的输出信号实现粗调延迟，所述粗调模块连接至所述细调模块；

所述细调模块，包括延迟链，用于根据细调选择信号、以所述粗调模块的输出信号为输入，基于所述延迟链，确定信号的延迟长度，输出细调延迟信号；

所述PWM信号生成电路，用于基于所述沿生成电路生成的目标信号以及所述细调延迟信号输出PWM信号。

可选的，所述沿生成电路包括周期计数器、跳周期计数器、4个比较器和第一逻辑门；其中，

所述周期计数器，用于对所述外部输入时钟信号进行计数，并将计数结果发送到第一比较器、第二比较器和第三比较器；

所述第一比较器，用于将计数结果和周期值数据进行比较，若相等，则输出第一脉冲信号，清零所述周期计数器；

所述第二比较器，用于将计数结果和上升沿数据进行比较，若相等，则输出第二脉冲信号；

所述第三比较器，用于将计数结果和下降沿数据进行比较，若相等，则输出第三脉冲信号；

所述跳周期计数器，对所述第一脉冲信号进行计数，并将计数结果发送到第四比较器；

所述第四比较器，用于将所述跳周期计数器计数结果和跳周期值进行比较，若相等，则输出使能信号，并清零所述跳周期计数器；

所述第一逻辑门，用于将所述使能信号和所述第二脉冲信号做逻辑运算后，得到目标信号。

可选的，所述粗调模块包括数据选择器和第一D触发器；

所述数据选择器用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟作为所述第一D触发器的时钟输入，所述第三脉冲信号作为所述第一D触发器的数据输入，以基于所述第一D触发器输出第四脉冲信号实现粗调延迟。

可选的，所述细调模块具体包括数据选择器和多组延迟单元，其中，

四组所述延迟单元与一个所述数据选择器组成一个延迟子链，多个所述延迟子链串联形成所述延迟链，以构成所述细调模块。

可选的，所述细调模块被配置为：根据所述细调选择信号确定所述第一D触发器输出的粗调延迟信号经过所述延迟链的第几级，以确定信号的延迟长度，输出第五脉冲信号。

可选的，所述PWM信号生成电路包括带异步清零的第二D触发器和第二逻辑门；

所述第二D触发器，其时钟端连接所述外部输入时钟信号，所述第二D触发器的输出端输出PWM信号；

所述第二逻辑门，用于基于所述第二D触发器的输出以及所述目标信号做逻辑运算后，接入所述第二D触发器的数据输入端；

所述第五脉冲信号作为所述第二D触发器的清零输入端。

本申请实施例还提出一种控制器，所述控制器包括如前述的带跳周期功能的可编程数字脉宽调整器。

相比于现有的DPWM结构，本申请实施例的脉宽调制器加入了灵活的跳周期功能，并且本申请实施例采用拆分延迟链的结构，优化了细调模块的面积，实现脉冲信号的跳周期特性，又提高输出精度。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1为本申请实施例的带跳周期功能的可编程数字脉宽调整器的整体电路结构示例；

图2为本申请实施例所提供的时钟相移模块示例；

图3为本申请实施例中时钟相移信号的时序示例；

图4为本申请实施例所提供的沿产生电路原理示例；

图5为本申请实施例中沿产生电路的时序示例；

图6为本申请实施例中跳周期功能的时序示例；

图7为本申请实施例所提供的粗调电路原理示例；

图8为本申请实施例所提供的细调电路原理示例；

图9为本申请实施例所提供的DPWM生成电路原理示例；

图10为本申请实施例中生成DPWM信号的时序示例。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

本申请实施例提供一种带跳周期功能的可编程数字脉宽调整器，如图1所示，包括：时钟相移电路、沿生成电路、粗调模块、细调模块、PWM信号生成电路，其中

所述时钟相移电路，用于基于外部输入时钟信号产生多个依次延迟设定时长的延迟时钟信号，并将所述延迟时钟信号输入所述粗调模块。一些示例中，时钟相移模块的输入端连接外部输入时钟，通过内部电路产生四个依次相位差为90°的时钟相移信号，产生的四个时钟信号连接到粗调模块。

所述沿生成电路，用于基于所述外部输入时钟信号进行计数，并根据计数结果输出相应的信号，所述沿生成电路与所述PWM信号生成电路连接。一些具体示例中，沿生成模块包括同步周期计数器、跳周期计数器和比较器1(第一比较器)、比较器2(第二比较器)、比较器3(第三比较器)和比较器4(第四比较器)；其输入包括外部输入时钟clk、周期值数据、跳周期值数据、上升和下降沿数据；输出为两个信号，分别为set信号(目标信号)和nedge信号，其中set信号连接到PWM信号生成模块，nedge信号连接到粗调模块。

所述粗调模块，用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟，并基于所述沿生成电路的输出信号实现粗调延迟，所述粗调模块连接至所述细调模块。

所述细调模块，包括延迟链，用于根据细调选择信号、以所述粗调模块的输出信号为输入，基于所述延迟链，确定信号的延迟长度，输出细调延迟信号。

所述PWM信号生成电路，用于基于所述沿生成电路生成的目标信号以及所述细调延迟信号输出PWM信号。

本申请实施例的脉宽调制器加入了灵活的跳周期功能，并且本申请实施例采用拆分延迟链的结构，优化了细调模块的面积，实现脉冲信号的跳周期特性，又提高输出精度。

在一些实施例中，所述沿生成电路包括周期计数器、跳周期计数器、4个比较器和第一逻辑门；其中，

所述周期计数器，用于对所述外部输入时钟信号进行计数，并将计数结果发送到第一比较器、第二比较器和第三比较器。在一些具体示例中，同步周期计数器的时钟端连接外部输入时钟clk，复位端CLR与比较器1的输出相连接；计数器对外部输入时钟clk从0开始计数，并将计数结果发送到比较器1、比较器2和比较器3。

所述第一比较器，用于将计数结果和周期值数据进行比较，若相等，则输出第一脉冲信号，清零所述周期计数器。一些具体示例中，第一比较器(比较器1)的一个输入端连接到外部输入的周期值数据，另一端连接到周期计数器的计数结果，当计数结果和周期值数据相等时，比较器1输出一个时钟周期宽的脉冲信号cnt_clr(第一脉冲信号)，脉冲信号cnt_clr连接到周期计数器的CLR端，其会使周期计数器从0开始重新计数。

所述第二比较器，用于将计数结果和上升沿数据进行比较，若相等，则输出第二脉冲信号。一些具体示例中，第二比较器(比较器2)的一个输入端连接到外部输入的上升沿数据，另一端连接到周期计数器的计数结果，当计数结果和上升沿数据值相等时，比较器2输出一个时钟周期宽的脉冲信号set_pre(第二脉冲信号)。

所述第三比较器，用于将计数结果和下降沿数据进行比较，若相等，则输出第三脉冲信号。一些具体示例中，第三比较器(比较器3)的一个输入端连接到外部输入的下降沿数据，另一端连接到周期计数器的计数结果，当计数结果和下降沿数据值相等时，比较器3输出一个时钟周期宽的脉冲信号nedge(第三脉冲信号)。

所述跳周期计数器，对所述第一脉冲信号进行计数，并将计数结果发送到第四比较器。一些具体示例中，跳周期计数器的时钟端连接外部输入时钟clk，复位端CLR与第四比较器(比较器4)的输出相连接，计数器对比较器1的输出的脉冲信号cnt_clr进行计数，并将计数结果发送到比较器4。

所述第四比较器，用于将所述跳周期计数器计数结果和跳周期值进行比较，若相等，则输出使能信号，并清零所述跳周期计数器。一些具体示例中，比较器4的一个输入端连接到外部输入的跳周期值数据，另一端连接到跳周期计数器的计数结果，当计数结果和跳周期值相等时，比较器4输出脉冲信号enable(使能信号)。

所述第一逻辑门，用于将所述使能信号和所述第二脉冲信号做逻辑运算后，得到目标信号。也即使能信号enable信号与脉冲信号set_pre信号做逻辑运算，进而得到set信号(目标信号)。

在一些实施例中，所述粗调模块包括数据选择器和第一D触发器；

所述数据选择器用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟作为所述第一D触发器的时钟输入，所述第三脉冲信号作为所述第一D触发器的数据输入，以基于所述第一D触发器输出第四脉冲信号实现粗调延迟。一些具体示例中，粗调模块由四选一数据选择器和第一D触发器组成；其输入端包括2位宽的粗调选择信号、四个时钟信号和沿生成模块产生的nedge信号(第三脉冲信号)；输出端为coarse_reset信号(第四脉冲信号)，连接到细调模块。

四个时钟信号连接到数据选择器的输入端，选择信号由2位宽的粗调选择信号产生，选择后的时钟信号连接到D触发器的时钟端，nedge信号连接到第一D触发器的数据输入端，第一D触发器的输出端则为coarse_reset信号；当沿生成模块产生的nedge信号送到粗调模块时，会被由相移时钟触发的D触发器采集到，从而完成粗调。

在一些实施例中，所述细调模块具体包括数据选择器和多组延迟单元，其中，四组所述延迟单元与一个所述数据选择器组成一个延迟子链，多个所述延迟子链串联形成所述延迟链，以构成所述细调模块。在一些实施例中，所述细调模块被配置为：根据所述细调选择信号确定所述第一D触发器输出的粗调延迟信号经过所述延迟链的第几级，以确定信号的延迟长度，输出第五脉冲信号(细调延迟信号)。

一些具体示例中，细调模块其输入端包括n位宽的细调选择信号、1位宽的coarse_reset信号；输出为1位宽的fine_reset信号；

数据选择器和延迟单元组成细调模块的主要部分，四组延迟单元搭配一个四选一数据选择器，由此组成一个延迟链，再将m个延迟链串联在一起，构成细调模块，本申请实施例中，延迟最长为1/4个clk时间。

具体的，细调选择信号会决定输入的coarse_reset经过哪一级延迟链以及经过几组延迟单元；其中，细调选择信号的[n-1:2]位决定coarse_reset信号经过几级延迟链，细调选择信号的[1:0]位决定coarse_reset信号经过几组延迟单元。

在一些实施例中，所述PWM信号生成电路包括带异步清零的第二D触发器和第二逻辑门；

所述第二D触发器，其时钟端连接所述外部输入时钟信号，所述第二D触发器的输出端输出PWM信号；

所述第二逻辑门，用于基于所述第二D触发器的输出以及所述目标信号做逻辑运算后，接入所述第二D触发器的数据输入端。

所述第五脉冲信号作为所述第二D触发器的清零输入端。

一种具体的示例中，PWM信号生成模块包括一个第二逻辑门和一个带异步清零的第二D触发器；其输入端主要有沿生成模块产生的set信号和细调模块产生的fine_reset信号，输出为1位宽的PWM信号。

带异步清零的D触发器的时钟端连接外部输入时钟clk，触发器的输出和沿生成模块产生的set信号做逻辑运算后连接到D触发器的输入端，异步清零端连接fine_reset信号，数据输出端是PWM信号。

本申请还提出一种带跳周期功能的可编程数字脉宽调整器的具体示例，包括：时钟相移模块、沿生成模块、粗调模块、细调模块和PWM信号生成模块。

时钟相移模块的输入端连接外部输入时钟clk，时钟信号clk为整个数字脉宽调制电路提供频率为fclk的参考时钟。时钟相移模块可将时钟信号clk分解为一组不同相位或依次延迟时间间隔为t的延迟时钟信号，称为相移时钟信号。在本实施例中，如图2所示，输出四个两两相差90°的时钟相移信号，分别为clk_0、clk_90、clk_180和clk_270。例如，令输入的时钟信号clk的频率为64MHz，周期为T＝15.625ns，则clk_90比clk_0延迟t＝3.90625ns。由此类推，由时钟信号clk经过相移电路之后得出如图3所示的一组相移时钟信号。

如图4所示，为沿生成电路的内部结构图，包括计数器和比较器。每一个clk的上升沿到来时，周期计数器都会加1，与此同时，计数结果会和周期值、上升沿、下降沿三个数据进行比较，当计数结果分别等于这些值时，则会产生一个1/fclk时间长度的脉冲信号，对应图5中的cnt_clr、set_pre和nedge信号。另外，cnt_clr信号会清除周期计数器的值，使其重新从0开始计数，即PWM信号的周期为(1/fclk)*周期值。

在沿生成电路的内部还集成了跳周期功能，其主要包括一个计数器一个比较器和一个逻辑门。如图4所示，跳周期计数器以cnt_clr信号为时钟，对PWM信号的周期进行计数，当计数结果和跳周期值相等时，会产生一个PWM信号周期长度的脉冲信号。此信号和set_pre信号做逻辑运算后会生成set信号。例如，令跳周期值为3，系统开始工作后，每经过一个PWM周期，跳周期计数器加1，当跳周期计数器小于3时，比较器4的输出，即enable信号一直为低，在此过程中，set信号也一直保持为低；当跳周期计数器的值等于3时，enable信号会变高，此时set的高低则由set_pre决定。由此便实现了跳周期的功能，即间隔若干个周期后产生一个有效PWM信号。整个过程的时序图如图6所示。若整个系统不需要跳周期功能，则可将跳周期值设置为0，此时enable信号会一直保持为高，即可做到每个周期都输出有效的PWM信号。另外，此信号会清除跳周期计数器的值，使其重新从0开始计数，即间隔时常为(1/fclk)*周期值*跳周期值。

沿生成模块产生的set信号会送到PWM信号生成模块，nedge信号会送到粗调模块进行调整。如图7所示，本实施例中时钟相移模块产生的四个相移时钟被送到粗调模块，经过粗调选择信号选择后，选出一个时钟作为粗调模块参考时钟，此时钟作为D触发器的时钟输入，用来触发沿生成模块产生的nedge信号，并产生粗调信号coarse_reset。例如，令粗调选择输入为“10”，即选择clk_180为粗调模块参考时钟，当该时钟的上升沿到达D触发器时，触发器的输出由低变高，由此完成粗调过程，整个过程的时序图如图10所示。在本实施例中，clk_180比clk_0延迟t＝7.8125ns，即coarse_reset信号比nedge信号延迟7.8125ns。

经过粗调后的信号coarse_reset会进入细调模块，最终生成fine_reset信号。如图8所示，为细调电路内部结构图。细调模块主要由选择器和延迟单元构成。在本实施例中，延迟链有四级，因此细调选择输入信号的位宽为4bit。coarse_reset信号进入细调模块后，首先由细调选择输入[3:2]位决定其进入哪一级延迟链，具体的，若细调选择输入[3:2]位为“00”，则coarse_reset信号进入第一级延迟链；若细调选择输入[3:2]位为“01”，则coarse_reset信号进入第二级延迟链；若细调选择输入[3:2]位为“10”，则coarse_reset信号进入第三级延迟链；若细调选择输入[3:2]位为“11”，则coarse_reset信号进入第四级延迟链；其次，细调选择输入[1:0]位决定coarse_reset信号经过几组延迟单元，若细调选择输入[1:0]位为“00”，则coarse_reset信号经过1组延迟单元后传播到下一级延迟链；若细调选择输入[1:0]位为“01”，则coarse_reset信号经过2组延迟单元后传播到下一级延迟链；若细调选择输入[1:0]位为“10”，则coarse_reset信号经过3组延迟单元后传播到下一级延迟链；若细调选择输入[1:0]位为“11”，则coarse_reset信号经过4组延迟单元后传播到下一级延迟链。当coarse_reset信号经过n组延迟单元、m级延迟链后，其延迟时间长度为(4(m-1)+n)*单个延迟单元延迟时间。在本实施例中，细调模块总延迟为3.90625ns，根据细调电路结构，将3.90625ns 16等分，则每组延迟单元延迟244ps。令细调选择输入为“1001”，则coarse_reset信号会进入第三级延迟链，并经过2组延迟单元，随后依次通过第二级、第一级延迟链的8组延迟单元，最后生成fine_reset信号，细调过程总的延迟时间长度为(4(3-1)+2)*244ps＝2.44ns。整个过程的时序图如图10所示。

如图9所示，沿生成模块产生的set信号和细调模块产生的fine_reset信号被送到PWM信号生成模块。外部输入时钟clk连接到D触发器的时钟输入端，触发器的输出和沿生成模块产生的set信号做逻辑运算后连接到D触发器的数据输入端，当set信号的上升沿到来时，D触发器的输出由低变高；触发器的异步清零端连接细调模块产生的fine_reset信号，当fine_reset信号的上升沿到来时，D触发器的输出由高变低。触发器的数据输出端最终的PWM信号。整个过程的时序图如图10所示。

本申请实施例还提出一种控制器，可以用于电机速度控制、电信编码、舵机转向等领域，所述控制器包括如前述的带跳周期功能的可编程数字脉宽调整器。

需要说明的是，在本申各实施例中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本申请各个实施例所述的方法。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本申请的保护之内。

Claims (6)

1.一种带跳周期功能的可编程数字脉宽调整器，其特征在于，包括：时钟相移电路、沿生成电路、粗调模块、细调模块、PWM信号生成电路，其中

所述时钟相移电路，用于基于外部输入时钟信号产生多个依次延迟设定时长的延迟时钟信号，并将所述延迟时钟信号输入所述粗调模块；

所述沿生成电路，用于基于所述外部输入时钟信号进行计数，并根据计数结果输出相应的信号，所述沿生成电路与所述PWM信号生成电路连接；

所述粗调模块，用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟，并基于所述沿生成电路的输出信号实现粗调延迟，所述粗调模块连接至所述细调模块；

所述细调模块，包括延迟链，用于根据细调选择信号、以所述粗调模块的输出信号为输入，基于所述延迟链，确定信号的延迟长度，输出细调延迟信号；

所述PWM信号生成电路，用于基于所述沿生成电路生成的目标信号以及所述细调延迟信号输出PWM信号；

所述沿生成电路包括周期计数器、跳周期计数器、4个比较器和第一逻辑门；其中，

所述周期计数器，用于对所述外部输入时钟信号进行计数，并将计数结果发送到第一比较器、第二比较器和第三比较器；

所述第一比较器，用于将计数结果和周期值数据进行比较，若相等，则输出第一脉冲信号，清零所述周期计数器；

所述第二比较器，用于将计数结果和上升沿数据进行比较，若相等，则输出第二脉冲信号；

所述第三比较器，用于将计数结果和下降沿数据进行比较，若相等，则输出第三脉冲信号；

所述跳周期计数器，对所述第一脉冲信号进行计数，并将计数结果发送到第四比较器；

所述第四比较器，用于将所述跳周期计数器计数结果和跳周期值进行比较，若相等，则输出使能信号，并清零所述跳周期计数器；

所述第一逻辑门，用于将所述使能信号和所述第二脉冲信号做逻辑运算后，得到目标信号。

2.如权利要求1所述的带跳周期功能的可编程数字脉宽调整器，其特征在于，所述粗调模块包括数据选择器和第一D触发器；

所述数据选择器用于根据粗调选择信号选择所述时钟相移电路产生的相移时钟中的一个作为其参考时钟作为所述第一D触发器的时钟输入，所述第三脉冲信号作为所述第一D触发器的数据输入，以基于所述第一D触发器输出第四脉冲信号实现粗调延迟。

3.如权利要求2所述带跳周期功能的可编程数字脉宽调整器，其特征在于，所述细调模块具体包括数据选择器和多组延迟单元，其中，

多组所述延迟单元与一个所述数据选择器组成一个延迟子链，多个所述延迟子链串联形成所述延迟链，以构成所述细调模块。

4.如权利要求3所述带跳周期功能的可编程数字脉宽调整器，其特征在于，所述细调模块被配置为：根据所述细调选择信号确定所述第一D触发器输出的粗调延迟信号经过所述延迟链的第几级，以确定信号的延迟长度，输出第五脉冲信号。

5.如权利要求4所述带跳周期功能的可编程数字脉宽调整器，其特征在于，所述PWM信号生成电路包括带异步清零的第二D触发器和第二逻辑门；

所述第二D触发器，其时钟端连接所述外部输入时钟信号，所述第二D触发器的输出端输出PWM信号；

所述第二逻辑门，用于基于所述第二D触发器的输出以及所述目标信号做逻辑运算后，接入所述第二D触发器的数据输入端；

所述第五脉冲信号作为所述第二D触发器的清零输入端。

6.一种控制器，其特征在于，包括如权利要求1-5任一项所述的带跳周期功能的可编程数字脉宽调整器。