CN115933352A - 基于延迟多次采样的低功耗时间数字转换器电路 - Google Patents
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- 238000005070 sampling Methods 0.000 title claims abstract description 71
- 230000003111 delayed effect Effects 0.000 title claims abstract description 26
- 238000013139 quantization Methods 0.000 claims abstract description 18
- 230000000630 rising effect Effects 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 abstract description 11
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 13
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 13
- 230000010355 oscillation Effects 0.000 description 9
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 7
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000027311 M phase Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
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Abstract
本发明公开了一种基于延迟多次采样的低功耗时间数字转换器电路，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路，多相环形振荡器用于产生N相时钟信号，第一时钟计数器、第二时钟计数器用于进行时钟信号周期的粗计数；可调延迟线对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较；相位锁存阵列包括M个相位锁存器，数字逻辑电路根据时间比较结果对可调延迟线的延迟时间进行调整，根据细计数量化值和粗计数的锁存值计算量化结果。本发明能够降低需要的时钟频率，提高测量分辨率。
Description
技术领域
本发明属于时间测量技术领域，更具体地，涉及一种基于延迟多次采样的低功耗时间数字转换器电路。
背景技术
时间数字转换器(Time-to-Digital Converter,TDC)广泛应用于各种需要对相对时间进行精确测量的领域，如超声波探测、激光测距、全数字锁相环和粒子对撞机中的核反应成像等。在上述应用场景中，TDC作为其中相对时间测量的关键器件，其分辨率、转换速度、功耗、线性度等性能指标对系统整体性能有极大影响。TDC具有多种结构，如模拟TDC、延迟线型TDC、环振型TDC等。
常见的环形振荡器型TDC结构如图1所示，它使用环形振荡器的周期进行粗计数，使用环形振荡器的相位进行精计数，将测量精度提高到了环形振荡器周期的六分之一，且转换速度非常快。这种结构的时间数字转换器分辨率直接受限于工艺节点，使用大线宽工艺时分辨率较低。
现有技术一(CN113949378A)使用了类似方法，基于环形振荡器和余量产生电路，使用相对较小的面积和较低的功耗达到较高的线性度。上述的环振型TDC需要通过提高环振的频率来提高时间测量分辨率，这会导致电路整体功耗增加。且在环振频率很高时，为了达到足够的动态范围，需要增加计数器的位数，这也会导致芯片面积的增加。
现有技术二(CN113900368A)则使用内插型压控环形振荡器作为TDC的量化核心，其结构如图2所示，使用内插型压控环形振荡器可以在不提高环振频率的情况下产生更多的时钟相位，从而在时钟频率不变的情况下达到更高的时间分辨率，但这个TDC的时间分辨率依然取决于环形振荡器内部的延迟单元的单级延迟，为了进一步提高时间分辨率，还是需要提高环振的频率，或者通过增加相位数量、降低延迟单元的单级延迟来保持在频率不变的情况下提高测量精度。然而通常在环形振荡器的设计中，为了保证相位噪声性能，延迟单元中MOS管的长宽不会取最小值，环振延迟单元的单级延迟会大于同工艺下的逻辑门延迟，对提高测量分辨率是不利的。
现有技术三(CN114047682A)使用两个全差分环形振荡器对时间进行测量，为环振游标型TDC，其通过使用全差分环形振荡器，解决了奇数级振荡器的版图匹配问题，并通过在环形振荡器内添加可调电容，来实现LSB的校准，从而克服PVT变化导致的时间分辨率偏移的情况。由于其是基于环振游标型TDC的结构，因此可以做到较高的时间分辨率，但存在转换速度慢的问题，且电路中有两个环形振荡器，芯片整体的功耗也比较大。
发明内容
本发明的目的是提出一种基于延迟多次采样的低功耗时间数字转换器电路，实现降低需要的时钟频率，提高测量分辨率。
为实现上述目的，本发明提出了一种基于延迟多次采样的低功耗时间数字转换器电路，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路；
所述输入控制电路用于在接收START/STOP信号时控制所述多相环形振荡器开始/停止工作，并向所述可调延时线和所述相位锁存阵列输出采样信号；
所述多相环形振荡器用于产生N相时钟信号，并将N相时钟信号输出至所述所述相位锁存阵列、所述可调延迟线，所述第一时钟计数器和所述第二时钟计数器；
所述第一时钟计数器、所述第二时钟计数器用于进行时钟信号周期的粗计数，并输出至所述数字逻辑电路；
所述可调延迟线用于使用采样产生抽头采样信号串，并向所述相位锁存阵列输出所述抽头采样信号串，以及对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较，并将时间比较结果输出至所述数字逻辑电路，其中1≤i＜N；
所述相位锁存阵列包括M个相位锁存器，每个相位锁存器用于锁存一个抽头采样信号对应的N相时钟信号的值，并基于输入的所述N相时钟信号和对应的抽头采样信号输出细计数量化值；
所述数字逻辑电路用于根据所述时间比较结果对所述可调延迟线的延迟时间进行调整，使经过延时后的第i相时钟信号的上升沿与未经过延时的第i+1相时钟信号的上升沿同步，以及根据所述细计数量化值和所述粗计数的锁存值计算量化结果。
可选地，所述N相时钟信号的第1相时钟信号驱动所述第一时钟计数器进行时钟信号周期的粗计数；
当N为偶数时，所述N相时钟信号的第N/2相时钟信号驱动所述第二时钟计数器进行时钟信号周期的粗计数；
当N为奇数时，所述N相时钟信号的第(N+1)/2或第(N-1)/2相时钟信号驱动所述第二时钟计数器进行时钟信号周期的粗计数。
可选地，所述可调延迟线包括采样延迟线、时钟延迟线和时间比较器；
所述采样延迟线用于使用采样信号产生抽头采样信号串，并向所述相位锁存阵列输出所述抽头采样信号串；
所述时钟延迟线用于对第i相时钟信号进行多级延时并将延时后的第i相时钟信号输入至所述时间比较器；
所述时间比较器用于对输入的延时后的第i相时钟信号的上升沿与输入的未经过延时的第i+1相时钟信号的上升沿输入至所述时间比较器的时间进行比较，并将时间比较结果输出至所述数字逻辑电路。
可选地，所述采样延迟线和所述时钟延迟线均包括M个级联的延迟单元；
所述延迟单元包括第一反向器、数字控制电容和第二反向器，M个延迟单元中的M个第一反相器依次级联构成延迟线；
所述数字控制电容的一端与所述第一反向器的输出端连接，另一端接地，所述第二反相器的输入端与所述第一反向器的输出端连接；
所述采样延迟线中的每个所述第二反相器的输出端用于输出一个对应的抽头采样信号。
可选地，所述数字逻辑电路根据所述时间比较结果对延迟线控制字进行调节，以调节所述数字控制电容，使经过延时后的第i相时钟信号与未经过延时的第i+1相时钟信号接近同一时刻输入至所述时间比较器，完成上升沿的同步。
可选地，当完成上升沿的同步之后，确定所述可调延迟线中每一级延迟单元之间的延迟时间为
其中，TCLK为一个时钟信号的周期，N为所述多相环形振荡器产生时钟信号的相数，M为所述相位锁存阵列中相位锁存器的个数。
可选地，所述相位锁存阵列还包括第一与门电路；
所述第一与门电路的第一输入端用于接收所述多相环形振荡器产生的N相时钟信号，所述第一与门电路的第二输入端用于接收所述输入控制电路发出的采样信号；
所述相位锁存器的第一输入端用于接收所述第一与门电路的输出信号，所述相位锁存器的第二输入端用于接收所述可调延迟线输出的一个对应的抽头采样信号。
可选地，所述相位锁存器包括N个D锁存器、与N个D锁存器一一对应的N个第二与门电路和二进制编码器；
所述D锁存器包括D输入端、时钟输入端、正向输出端和反向输出端；
所述D锁存器的D输入端用于接收一个对应的接收时钟信号，所述时钟输入端用于接收一个对应的抽头采样信号；
第i个D锁存器的正向输出端与第i个第二与门电路的第一输入端连接，第i个D锁存器的反向输出端与第i+1个第二与门电路的第二输入端连接，其中1≤i＜N，第N个D锁存器的反向输出端与第1个第二与门电路的第二输入端连接；
每个第二与门电路的输出端均与所述二进制编码器连接。
可选地，所述相位锁存器仅在所述D锁存器的所述时钟输入端接收到采样信号后才使能。
可选地，还包括第三与门电路，所述第三与门电路的第一输入端和第二输入端分别与所述第一时钟计数器和所述第二时钟计数器的输出端连接，所述第三与门电路的输出端与所述数字逻辑电路连接；
在所述第一时钟计数器和所述第二时钟计数器完成结果锁存后，所述第三与门电路向所述数字逻辑电路输出转换结束信号。
本发明的有益效果在于：
本发明使用多相时钟与相位锁存器阵列多次采样，通过使用N相时钟和M个相位锁存器对时间进行细量化，能够获得
的时间分辨率，通过适当的增加相位锁存器的数量就可以大幅降低环形振荡器的频率，可以在功耗较低的情况下达到逻辑门级延迟的时间分辨率。
本发明的系统具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本发明的特定原理。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，在本发明示例性实施例中，相同的参考标号通常代表相同部件。
图1示出了常见的环形振荡器型TDC的电路结构示意图。
图2示出了现有技术二中的内插型环形振荡器TDC的电路结构示意图。
图3示出了本发明实施例的一种基于延迟多次采样的低功耗时间数字转换器电路结构示意图。
图4a示出了本发明实施例中相位锁存器阵列结构示意图
图4b示出了本发明实施例中相位锁存器结构示意图。
图5示出了本发明实施例中可调延迟线的结构示意图
图6示出了本发明实施例中环振输出、STOP信号、相位锁存器阵列内时钟和采样信号串波形。
具体实施方式
下面将参照附图更详细地描述本发明。虽然附图中显示了本发明的优选实施例，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本发明更加透彻和完整，并且能够将本发明的范围完整地传达给本领域的技术人员。
实施例
如图1所示，一种基于延迟多次采样的低功耗时间数字转换器电路，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路；
具体地，输入控制电路的第一输入端和第二输入端分别为START信号输入端和STOP信号输入端，输入控制电路的第一输出端连接多相环形振荡器的输入端，输入控制电路的第二输出端连接分别连接可调延迟线的第一输入端和相位锁存器阵列的第一输入端；多相环形振荡器的输出端分别连接第一时钟计数器CNT1的第一输入端、第二时钟计数器CNT1的第一输入端、相位锁存器阵列的第二输入端，可调延迟线的第二输入端和第三输入端；可调延迟线的第一输出端分别连接相位锁存器阵列的第三输入端、第一时钟计数器CNT1的第二输入端和第二时钟计数器CNT1的第二输入端，用于输出延迟线的采样信号串；可调延迟线的第二输出端、相位锁存器阵列的输出端、第一时钟计数器CNT1的第一输出端、第二时钟计数器CNT1的第一输出端分别与数字逻辑电路的输入端连接；数字逻辑电路的第一输入端与可调延迟线的第四输入端连接，数字逻辑电路的第二输入端用于输出量化结果。还包括第三与门电路，第三与门电路的第一输入端和第二输入端分别与第一时钟计数器CNT1和第二时钟计数器CNT2的输出端连接，第三与门电路的输出端与数字逻辑电路连接；在第一时钟计数器CNT1和第二时钟计数器CNT2完成结果锁存后(EOC1、EOC2)，第三与门电路向数字逻辑电路输出转换结束信号(EOC)。
本实施例中，输入控制电路用于在接收START/STOP信号时控制多相环形振荡器开始/停止工作，并向可调延时线和相位锁存阵列输出采样信号SAMPLE。
具体地，输入控制电路为START/STOP逻辑电路，用于产生门控信号，其输入端分别与START信号端和STOP信号端连接，SATRT信号到来时可将门控信号置为有效值，并使多相环形振荡器开始工作，而当STOP信号到来时，多相环形振荡器则停止工作。
本实施例中，多相环形振荡器用于产生N相时钟信号CLK<1：N>，并将N相时钟信号输出至相位锁存阵列、可调延迟线，第一时钟计数器CNT1和第二时钟计数器CNT2；第一时钟计数器CNT1、第二时钟计数器CNT2用于进行时钟信号周期的粗计数，并输出至数字逻辑电路；
具体地，第一时钟计数器CNT1、第二时钟计数器CNT2构成反相时钟双计数器，第一时钟计数器CNT1、第二时钟计数器CNT2优选为纹波计数器。N相时钟信号的第1相时钟信号驱动第一时钟计数器进行时钟信号周期的粗计数；当N为偶数时，N相时钟信号的第N/2相时钟信号驱动第二时钟计数器进行时钟信号周期的粗计数；当N为奇数时，N相时钟信号的第(N+1)/2或第(N-1)/2相时钟信号驱动第二时钟计数器进行时钟信号周期的粗计数。
本实施例中，可调延迟线用于使用采样信号产生抽头采样信号串并向相位锁存阵列输出抽头采样信号串，以及对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较，并将时间比较结果输出至数字逻辑电路，其中1≤i＜N。
具体地，如图5所示，可调延迟线包括采样延迟线、时钟延迟线和时间比较器；采样延迟线用于使用采样信号产生抽头采样信号串STOP<1：M>，并向相位锁存阵列输出抽头采样信号串STOP<1：M>；时钟延迟线用于对第i相时钟信号进行多级延时并将延时后的第i相时钟信号输入至时间比较器；时间比较器用于对输入的延时后的第i相时钟信号的上升沿与输入的未经过延时的第i+1相时钟信号的上升沿输入至时间比较器的时间进行比较，并将时间比较结果输出至数字逻辑电路。
其中，采样延迟线和时钟延迟线均包括M个级联的延迟单元；
延迟单元包括第一反向器、数字控制电容和第二反向器，M个延迟单元中的M个第一反相器依次级联构成延迟线；数字控制电容的一端与第一反向器的输出端连接，另一端接地，第二反相器的输入端与第一反向器的输出端连接；采样延迟线中的每个第二反相器的输出端用于输出一个对应的抽头采样信号。
本实施例中，相位锁存阵列包括M个相位锁存器，每个相位锁存器用于锁存一个对应的抽头采样信号的值，并基于输入的N相时钟信号、采样信号和对应的抽头采样信号输出细计数量化值；
具体地，如图4a所示，相位锁存阵列还包括第一与门电路；第一与门电路的第一输入端用于接收多相环形振荡器产生的N相时钟信号，第一与门电路的第二输入端用于接收输入控制电路发出的采样信号；相位锁存器的第一输入端用于接收第一与门电路的输出信号，相位锁存器的第二输入端用于接收可调延迟线输出的一个对应的抽头采样信号。
如图4b所示，相位锁存器包括N个D锁存器、与N个D锁存器一一对应的N个第二与门电路和二进制编码器；D锁存器包括D输入端、时钟输入端、正向输出端和反向输出端；D锁存器的D输入端用于接收一个对应的接收时钟信号，时钟输入端用于接收一个对应的抽头采样信号；
第i个D锁存器的正向输出端与第i个第二与门电路的第一输入端连接，第i个D锁存器的反向输出端与第i+1个第二与门电路的第二输入端连接，其中1≤i＜N，第N个D锁存器的反向输出端与第1个第二与门电路的第二输入端连接；每个第二与门电路的输出端均与二进制编码器连接。
其中，相位锁存器仅在D锁存器的时钟输入端接收到采样信号后才使能。
本实施例中，数字逻辑电路用于根据时间比较结果对可调延迟线的延迟时间进行调整，使经过延时后的第i相时钟信号的上升沿与未经过延时的第i+1相时钟信号的上升沿同步，以及根据细计数量化值和粗计数的锁存值计算量化结果。
具体地，数字逻辑电路根据时间比较结果对延迟线控制字进行调节，以调节数字控制电容，使经过延时后的第i相时钟信号与未经过延时的第i+1相时钟信号接近同一时刻输入至时间比较器，完成上升沿的同步。
当完成上升沿的同步之后，确定可调延迟线中每一级延迟单元之间的延迟时间为
其中，TCLK为一个时钟信号的周期，N为多相环形振荡器产生时钟信号的相数，M为相位锁存阵列中相位锁存器的个数。
下面对本实施例的数字转换器电路的工作原理做进一步的解释说明。
参考图1-图5，当输入控制电路接收到START信号后，多相环形振荡器产生N相时钟，时钟的第1相和第N/2(N为奇数时可为(N-1)/2或(N+1)/2)相分别驱动第一时钟计数器CNT1、第二时钟计数器CNT2进行时钟周期的粗计数。同时在多相环形振荡器振荡过程中，将相邻的两相时钟输入到可调延迟线中，时钟信号CLK<1>的上升沿经过M×τ的时间后输出至时间比较器(τ为可调延迟线中每级延迟单元的延迟时间)，并与时钟信号CLK<2>的上升沿进行比较。若τ比所需的值小，那么延迟线输出的上升沿将先于CLK<2>的上升沿输入时间比较器，反之将后于CLK<2>的上升沿输入时间比较器。数字逻辑电路将根据时间比较结果对延迟线控制字进行调节，最终使得延迟线输出的上升沿与CLK<2>的上升沿接近同一时刻输入到时间比较器中。由于CLK<1>与CLK<2>上升沿之间的时间差为
因此在上升沿同步后，延迟线每一级间的时间延迟为
也就是TDC的时间分辨率。
如图6所示，其中CLK<1>与CLK<2>仅作示意，可以是任意的CLK<N>与CLK<N+1>。可调延迟线中的单级延迟会根据环振的频率进行实时的调节，因此可以消除由于PVT(工艺、电压、温度)变化导致环振频率变化造成的级间失配问题，保证在所有PVT环境下的量化线性度。使用反相时钟双计数器作为粗计数可以消除STOP信号与时钟信号间的时序冲突，防止出现主计数器错误的问题。同时根据相位锁存器1锁存的值来判断SAMPLE信号距离两个计数时钟哪个更远，计数时钟更远的那个计数器更不容易出现时序冲突问题，计数的值更可信。
当STOP信号输入后，一个相位时间后相位锁存器阵列就可以完成结果的锁存，并输出细量化值，在计数器完成结果锁存后输出EOC转换结束信号，并控制数字逻辑对量化结果进行计算。因为相位锁存器的时钟输入端仅在采样信号输入后才使能，所以在TDC工作的大部分时间内，仅有环形振荡器、计数器、可调延迟线和逻辑部分在工作，电路整体的功耗非常低。
在一具体示例中，假设TDC需要30ps的测量分辨率，多相环形振荡器的时钟相数N设置为8，相位锁存器数量及可调延迟线级数M均设置为16，此时，环形振荡器只需要工作在260MHz即可以达到需要的30ps分辨率，且此时TDC整体的工作电流能保持在2mA以下。
需要说明的是，本实施例的TDC电路结构也可以通过牺牲部分功耗，来提高环振频率，通过减小相位锁存器的个数和可调延迟线级数M来在不影响时间分辨率的情况下减小芯片整体面积，从而可以实现多通道的集成。此外，还可以通过增加延迟线支路，通过RC(电阻电容)产生整体延迟半个单级延迟的第二条延迟线或更多条延迟线支路，或使用RC链或反相器链产生采样信号串，均可以做到亚门级的分辨率。
综上，相较于现有技术，本发明时间数字转换器电路的具有以下优点：
1、通过使用N相时钟和M个相位锁存器对时间进行细量化，将量化的时间分辨率从环振延迟单元的延迟切换为了延迟线中的逻辑门的延迟，获得了
的时间分辨率，适当的增加相位锁存器的数量就可以大幅降低环形振荡器的频率，可以在功耗较低的情况下达到逻辑门级延迟的时间分辨率。
2、在测量过程中，以环形振荡器产生的时钟作为参考，来对可调延迟线进行调节，保证其产生的采样信号间的时间间隔为
也就是TDC的测量分辨率，可以消除环形振荡器延迟单元和延迟线间的延迟失配，保证TDC在各PVT条件下测量的线性度。
3、由于本电路使用相位锁存器作为细量化单元，STOP信号输入到最后一个采样信号产生之间仅一个时钟相位时间，系统的整体转换时间仅受到纹波计数器结果锁存时间的限制，使用同步计数器可以将系统整体的转换时间进一步降低，可以达到仅几ns的转换时间。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。
Claims (10)
1.一种基于延迟多次采样的低功耗时间数字转换器电路，其特征在于，包括：输入控制电路、多相环形振荡器、相位锁存阵列、可调延迟线、第一时钟计数器、第二时钟计数器和数字逻辑电路；
所述输入控制电路用于在接收START/STOP信号时控制所述多相环形振荡器开始/停止工作，并向所述可调延时线和所述相位锁存阵列输出采样信号；
所述多相环形振荡器用于产生N相时钟信号，并将N相时钟信号输出至所述所述相位锁存阵列、所述可调延迟线，所述第一时钟计数器和所述第二时钟计数器；
所述第一时钟计数器、所述第二时钟计数器用于进行时钟信号周期的粗计数，并输出至所述数字逻辑电路；
所述可调延迟线用于使用采样信号产生抽头采样信号串，并将上述的抽头采样信号串输入相位锁存器阵列，以及对经过可调延迟线的第i相时钟信号与未经过可调延迟线的第i+1相时钟信号进行时间同步比较，并将时间比较结果输出至所述数字逻辑电路，其中1≤i＜N；
所述相位锁存阵列包括M个相位锁存器，每个相位锁存器用于锁存一个抽头采样信号对应的N相时钟信号的值，并基于输入的所述N相时钟信号和对应的抽头采样信号输出细计数量化值；
所述数字逻辑电路用于根据所述时间比较结果对所述可调延迟线的延迟时间进行调整，使经过延时后的第i相时钟信号的上升沿与未经过延时的第i+1相时钟信号的上升沿同步，以及根据所述细计数量化值和所述粗计数的锁存值计算量化结果。
2.根据权利要求1所述的时间数字转换器电路，其特征在于，所述N相时钟信号的第1相时钟信号驱动所述第一时钟计数器进行时钟信号周期的粗计数；
当N为偶数时，所述N相时钟信号的第N/2相时钟信号驱动所述第二时钟计数器进行时钟信号周期的粗计数；
当N为奇数时，所述N相时钟信号的第(N+1)/2或第(N-1)/2相时钟信号驱动所述第二时钟计数器进行时钟信号周期的粗计数。
3.根据权利要求1所述的时间数字转换器电路，其特征在于，所述可调延迟线包括采样延迟线、时钟延迟线和时间比较器；
所述采样延迟线用于使用采样信号产生抽头采样信号串，并向所述相位锁存阵列输出所述抽头采样信号串；
所述时钟延迟线用于对第i相时钟信号进行多级延时并将延时后的第i相时钟信号输入至所述时间比较器；
所述时间比较器用于对输入的延时后的第i相时钟信号的上升沿与输入的未经过延时的第i+1相时钟信号的上升沿输入至所述时间比较器的时间进行比较，并将时间比较结果输出至所述数字逻辑电路。
4.根据权利要求3所述的时间数字转换器电路，其特征在于，所述采样延迟线和所述时钟延迟线均包括M个级联的延迟单元；
所述延迟单元包括第一反向器、数字控制电容和第二反向器，M个延迟单元中的M个第一反相器依次级联构成延迟线；
所述数字控制电容的一端与所述第一反向器的输出端连接，另一端接地，所述第二反相器的输入端与所述第一反向器的输出端连接；
所述采样延迟线中的每个所述第二反相器的输出端用于输出一个对应的抽头采样信号。
5.根据权利要求4所述的时间数字转换器电路，其特征在于，所述数字逻辑电路根据所述时间比较结果对延迟线控制字进行调节，以调节所述数字控制电容，使经过延时后的第i相时钟信号与未经过延时的第i+1相时钟信号接近同一时刻输入至所述时间比较器，完成上升沿的同步。
6.根据权利要求5所述的时间数字转换器电路，其特征在于，当完成上升沿的同步之后，确定所述可调延迟线中每一级延迟单元之间的延迟时间为
其中，TCLK为一个时钟信号的周期，N为所述多相环形振荡器产生时钟信号的相数，M为所述相位锁存阵列中相位锁存器的个数。
7.根据权利要求1所述的时间数字转换器电路，其特征在于，所述相位锁存阵列还包括第一与门电路；
所述第一与门电路的第一输入端用于接收所述多相环形振荡器产生的N相时钟信号，所述第一与门电路的第二输入端用于接收所述输入控制电路发出的采样信号；
所述相位锁存器的第一输入端用于接收所述第一与门电路的输出信号，所述相位锁存器的第二输入端用于接收所述可调延迟线输出的一个对应的抽头采样信号。
8.根据权利要求7所述的时间数字转换器电路，其特征在于，所述相位锁存器包括N个D锁存器、与N个D锁存器一一对应的N个第二与门电路和二进制编码器；
所述D锁存器包括D输入端、时钟输入端、正向输出端和反向输出端；
所述D锁存器的D输入端用于接收一个对应的接收时钟信号，所述时钟输入端用于接收一个对应的抽头采样信号；
第i个D锁存器的正向输出端与第i个第二与门电路的第一输入端连接，第i个D锁存器的反向输出端与第i+1个第二与门电路的第二输入端连接，其中1≤i＜N，第N个D锁存器的反向输出端与第1个第二与门电路的第二输入端连接；
每个第二与门电路的输出端均与所述二进制编码器连接。
9.根据权利要求8所述的时间数字转换器电路，其特征在于，所述相位锁存器仅在所述D锁存器的所述时钟输入端接收到采样信号后才使能。
10.根据权利要求1所述的时间数字转换器电路，其特征在于，还包括第三与门电路，所述第三与门电路的第一输入端和第二输入端分别与所述第一时钟计数器和所述第二时钟计数器的输出端连接，所述第三与门电路的输出端与所述数字逻辑电路连接；
在所述第一时钟计数器和所述第二时钟计数器完成结果锁存后，所述第三与门电路向所述数字逻辑电路输出转换结束信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211530744.5A CN115933352B (zh) | 2022-12-01 | 2022-12-01 | 基于延迟多次采样的低功耗时间数字转换器电路 |
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|---|---|
| CN115933352A true CN115933352A (zh) | 2023-04-07 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211530744.5A Active CN115933352B (zh) | 2022-12-01 | 2022-12-01 | 基于延迟多次采样的低功耗时间数字转换器电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115933352B (zh) |
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| CN115933352B (zh) | 2024-10-08 |
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