CN103262423B - 时间差数字转换电路以及包括它的时间差数字转换器 - Google Patents
时间差数字转换电路以及包括它的时间差数字转换器 Download PDFInfo
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Abstract
将两个输入信号的时间差转换为1比特的数字值，并对两个输入信号的时间差进行调整后生成两个输出信号的时间差数字转换电路包括：对两个输入信号的相位进行比较后生成数字值的相位比较部件(11)、将两个输入信号中相位超前的信号作为第一信号输出、将相位滞后的信号作为第二信号输出的相位选择部件(12)以及延迟输出所述第一信号的延迟部件(13)。该时间差数字转换电路将延迟部件的输出信号和第二信号作为两个输出信号输出。
Description
技术领域
本发明涉及一种将信号相位差转换为数字值的时间差数字转换器。
背景技术
近年来，伴随着数字相位同步电路的发展，研发人员正在积极地进行将时间方向的模拟信息数字化的时间差数字转换器的研发工作。典型的时间差数字转换器是这样工作的，将第一信号输入多个反相器电路串联而成的反相器链中，与第二信号同步锁存各反相器电路的输出，检测反相器链的状态变化点，由此将第一信号和第二信号的相位差或时间差数字化。
然而，在所述时间差数字转换器中，为生成n比特的数字码需要2的n乘方个锁存电路和比较器，因此从电路规模和功耗上来看都是不利的。于是，想出了通过二分法检索进行时间差数字转换的顺序比较型时间差数字转换器。
一般而言，顺序比较型时间差数字转换器是通过级联多个时间差数字转换电路而构成的。在各个时间差数字转换电路中，相位比较部件对两个输入信号的相位进行比较，生成1比特的数字值；路径切换部件根据该相位比较结果切换两个输入信号的通过路径，保证相位超前的信号经由延迟部件输入下一级时间差数字转换电路，相位滞后的信号直接输入下一级时间差数字转换电路中。设置延迟时间从第一级开始依次减半的各级时间差数字转换电路的延迟部件，由此利用二分法检索将已输入第一级时间差数字转换电路的两个信号的时间差顺序转化为数字值(例如参照非专利文献1)。
非专利文献1：Jinn-ShyanWang，et.al，“AnUltra-Low-PowerFast-Lock-inSmall-JitterAll-DigitalDLL”，ISSCC2005/SESSION22/PLL，DLL，ANDVCOs/22.7，February9，2005，pp.422-423，607
发明内容
-发明要解决的技术问题-
在现有技术下的时间差数字转换电路中，为保证在相位比较结果确定下来以前两个输入信号不通过该时间差数字转换电路，需要在两个输入信号通道中的每个输入信号通道中插入延迟部件来延迟将信号输入路径切换部件。因此，不仅时间差数字转换电路以及这些时间差数字转换电路级联而成的时间差数字转换器的等待时间会增加，电路规模和功耗也会增大。
本发明正是鉴于上述问题而完成的，其目的在于：降低时间差数字转换电路的等待时间，缩小电路规模，降低功耗。
-用以解决技术问题的技术方案-
本发明的一例所涉及的时间差数字转换电路是这样的一种时间差数字转换电路，其将两个输入信号的时间差转换为1比特的数字值，并对所述两个输入信号的时间差进行调整后生成两个输出信号。该时间差数字转换电路包括对所述两个输入信号的相位进行比较后生成所述数字值的相位比较部件、将所述两个输入信号中相位超前的信号作为第一信号输出、将相位滞后的信号作为第二信号输出的相位选择部件以及延迟输出所述第一信号的延迟部件。将所述延迟部件的输出信号和所述第二信号作为所述两个输出信号输出。
据此，在相位选择部件中，不用等待相位比较部件的相位比较结果就能够将两个输入信号中相位超前的信号和相位滞后的信号区分开来，由延迟部件将相位超前的信号延迟输出。因此，就不需要插入用于使两个输入信号在相位比较结果确定下来以前不通过该时间差数字转换电路的延迟部件。
所述相位选择部件具有计算所述两个输入信号的逻辑积的第一逻辑电路和计算所述两个输入信号的逻辑和的第二逻辑电路。所述第一逻辑电路和第二逻辑电路的输出信号中的一输出信号被作为所述第一信号输出，所述第一逻辑电路和第二逻辑电路的输出信号中的另一输出信号被作为所述第二信号输出。
可以这样，所述第一逻辑电路具有“与非”电路，所述第二逻辑电路具有“或非”电路，所述“与非”电路和所述“或非”电路呈对称电路结构。
据此，能够消除由于“或非”电路和“与非”电路的门结构不同所导致的相位选择部件的输出的偏置延迟，从而能够提高相位选择部件的输出入特性。
可以这样，所述相位选择部件具有将所述第一逻辑电路和所述第二逻辑电路的输出信号的时间差放大后输出两个信号的时间差放大部件，从所述时间差放大部件输出的两个信号被作为所述第一信号和所述第二信号输出。或者，所述相位选择部件具有将所述两个输入信号的时间差放大后输出两个信号的时间差放大部件，所述第一逻辑电路和第二逻辑电路对从所述时间差放大部件输出的两个信号进行逻辑运算。
据此，在两个输入信号的时间差极小的情况下，能够改善相位选择部件的输出入特性，使其接近理想特性。
本发明的一例所涉及的时间差数字转换器将两个输入信号的时间差转化为数字码，该时间差数字转换器包括级联起来的多个时间差数字转换电路，该多个时间差数字转换电路中的每一个时间差数字转换电路是权利要求1到5中任一项权利要求所述的时间差数字转换电路。所述时间差数字转换电路中的延迟部件的延迟时间从第一级时间差数字转换电路开始依次减半。
据此，能够实现高速且低电路面积、低功耗的时间差数字转换器。
-发明的效果-
根据本发明，不需要插入用于使两个输入信号在相位比较结果确定下来以前不通过该时间差数字转换电路的延迟部件，因此能够减少时间差数字转换电路的等待时间，缩小电路规模，降低功耗。因此，与现有技术相比，能够高速且低功耗地实现时间差数字转换，还能够缩小电路规模。
附图简单说明
图1是第一实施方式所涉及的时间差数字转换电路的构成图。
图2示出相位选择部件的一个电路构成例。
图3是相位选择部件的输出入信号的时序图。
图4是“与非”电路和“或非”电路对称的相位选择部件的电路构成图。
图5是追加了时间差放大部件的相位选择部件的电路构成图。
图6示出时间差放大部件的一个电路构成例。
图7是示出相位选择部件的输出入特性的曲线图。
图8是第二实施方式所涉及的时间差数字转换器的构成图。
具体实施方式
(第一实施方式)
图1示出第一实施方式所涉及的时间差数字转换电路的构成。本实施方式所涉及的时间差数字转换电路10将信号A、B的时间差转换为1比特的数字值D，对信号A、B的时间差进行调整后输出信号A’、B’。
具体而言，时间差数字转换电路10包括对信号A、B的相位进行比较后生成数字值D的相位比较部件11、将信号A、B中相位超前的信号作为信号LEAD输出并将相位滞后的信号作为信号LAG输出的相位选择部件12以及延迟输出信号LEAD的延迟部件13。延迟部件13的输出信号相当于信号A’，信号LAG相当于信号B’。
延迟部件13能够通过级联多个反相器电路而构成的缓冲电路来实现。能够通过改变级联的反相器电路的个数来调整延迟量。
相位比较部件11通过在信号A、B二者间比较其上升沿或者下降沿的时刻来对信号A、B的相位进行比较，能够用RS触发器等实现。例如，就比较上升沿的时刻的情况而言，在信号A从低电平跃迁到高电平以后信号B才从低电平跃迁到高电平的情况下，相位比较部件11就会检测出信号A相对于信号B相位超前，便将“1”作为数字值D输出。另一方面，在信号B从低电平跃迁到高电平以后，信号A才从低电平跃迁到高电平的情况下，相位比较部件11则会检测出信号A相对于信号B相位滞后，便将“0”作为数字值D输出。
相位选择部件12通过进行信号A、B的逻辑运算来将相位超前的信号和相位滞后的信号区分开来。图2示出相位选择部件12的一个电路构成例。相位选择部件12能够用计算信号A、B的逻辑积的“与”电路121和计算信号A、B的逻辑和的“或”电路122构成。在作为信号A、B输入的是上升沿的情况下，如图3(a)所示，“与”电路121的输出信号为信号LAG，“或”电路122的输出信号为信号LEAD。另一方面，在作为信号A、B输入的是下降沿的情况下，则如图3(b)所示，“与”电路121的输出信号为信号LEAD，“或”电路122的输出信号为信号LAG。
更详细而言，“与”电路121可由“与非”电路123和将它的输出翻转的反相器电路124构成。“或”电路122可由“或非”电路125和将它的输出翻转的反相器电路126构成。
一般来说，因“与非”电路和“或非”电路其门结构不同，故门延迟存在差异。因此，如果使“与非”电路123和“或非”电路125为一般的电路结构，偏置延迟就会由于门延迟的差异而加在相位选择部件12的输出中。如后所述，在将时间差数字转换电路10级联而构成时间差数字转换器的情况下，如果相位选择部件12的输出中存在偏置延迟就会导致转换精度下降。于是，例如，如图4所示，“与非”电路123和“或非”电路125可以由成为输入负载的电容相等的对称电路构成。这样一来，就能够使相位选择部件12的输出入特性成为图7中虚线所示的无偏置延迟特性。
在信号A、B的时间差极小的情况下，“与非”电路123和“或非”电路125的工作情况与信号A、B输入的是同一信号时一样，并作为驱动能力实质上倍增了的反相器电路工作。因此，如图7中的虚线所示，在输入时间差零附近，输出时间差相对于输入时间差的增益减少到1以下。于是，如图5所示，可以在“与非”电路123和“或非”电路125的前级或者后级设置对已输入的两个信号的时间差进行放大的时间差放大部件14。图5(a)示出了一个将时间差放大部件14就设置在反相器电路124和反相器电路126的后面的例子。图5(b)示出了一个将时间差放大部件14就设置在“与非”电路123和“或非”电路125的后面的例子。图5(c)示出了一个将时间差放大部件14就设置在“与非”电路123和“或非”电路125的前面的例子。通过这样设置时间差放大部件14来对基本上成为零的输出时间差或输入时间差进行放大，就能够改善相位选择部件12的输出入特性，使其接近理想特性，如图7中的粗实线所示。
图6示出了时间差放大部件14的一个电路构成例。输入时间差放大部件14的一信号X通过由两个反相器电路140、141形成的信号通道输出。输入时间差放大部件14的另一信号Y通过由两个反相器电路142、143形成的信号通道输出。这些信号通道相互连接在一起，以保证上升沿先通过的信号通道让另一条信号通道的逻辑跃迁滞后。此外，时间差放大部件14的电路结构并不限于此，还能够采用其他各种结构。
如上所述，根据本实施方式，无需等待相位比较结果就能够对两个输入信号的时间差进行调整输出。这样一来，就不用在两个输入信号通道中插入用来等待相位比较结果的延迟部件，因此能够减少时间差数字转换电路的等待时间，同时还能够缩小电路规模，降低功耗。
(第二实施方式)
图8示出第二实施方式所涉及的时间差数字转换器的构成。本实施方式所涉及的时间差数字转换器100将输入的信号S1、S2的时间差转换为n比特的数字码，该时间差数字转换器100是将n-1个第一实施方式所涉及的时间差数字转换电路10级联，并且在最后一级连接上相位比较部件11而构成的。
当已将时间差数字转换器100的转换输入范围设定为±T时，各个时间差数字转换电路10中的延迟部件13的延迟时间就被设定为从第一级时间差数字转换电路10开始依次减半，即在第一级该延迟时间为T，在第二级该延迟时间为T/2，在最后一级(第n-1级)该延迟时间为T/2n-2。第一级时间差数字转换电路10的数字输出D(1)相当于数字码的MSB(最高有效位)，相位比较部件11的数字输出D(n)相当于LSB(最低有效位)。
如上所述，根据本实施方式，使用低等待时间、低电路面积和低功耗的时间差数字转换电路10就能够实现高速且低电路面积、低功耗的时间差数字转换器。
此外，虽然从时间差数字转换器100输出的是已被格雷码化的n比特数字码，但是将格雷码转换成普通的二进制编码是很容易的。
还有，在最后一级设置了相位比较部件11是因为该最后一级无需向下一级传输信号。也就是说，因不需要相位选择部件12和延迟部件13，故省去时间差数字转换电路10中的相位选择部件12和延迟部件13不用。因此，将时间差数字转换电路10设置在最后一级也是可以的。
-产业实用性-
本发明所涉及的时间差数字转换电路，其等待时间、电路规模和功耗都小，故本发明对于高速且低功耗的顺序比较型时间差数字转换器有用。
-符号说明-
10时间差数字转换电路
11相位比较部件
12相位选择部件
121“与”电路(第一逻辑电路)
122“或”电路(第二逻辑电路)
123“与非”电路
124“或非”电路
13延迟部件
14时间差放大部件
100时间差数字转换器
Claims (6)
1.一种时间差数字转换电路，其将两个输入信号的时间差转换为1比特的数字值，并对所述两个输入信号的时间差进行调整后生成两个输出信号，其特征在于：
该时间差数字转换电路包括：
对所述两个输入信号的相位进行比较后生成所述数字值的相位比较部件、
将所述两个输入信号中相位超前的信号作为第一信号输出、将相位滞后的信号作为第二信号输出的相位选择部件、以及
延迟输出所述第一信号的延迟部件，
该时间差数字转换电路将所述延迟部件的输出信号和所述第二信号作为所述两个输出信号输出。
2.根据权利要求1所述的时间差数字转换电路，其特征在于：
所述相位选择部件具有：计算所述两个输入信号的逻辑积的第一逻辑电路和计算所述两个输入信号的逻辑和的第二逻辑电路，
所述第一逻辑电路和所述第二逻辑电路的输出信号之中相位超前的信号被作为所述第一信号输出、相位滞后的信号被作为所述第二信号输出。
3.根据权利要求2所述的时间差数字转换电路，其特征在于：
所述第一逻辑电路具有“与非”电路，
所述第二逻辑电路具有“或非”电路，
所述“与非”电路和所述“或非”电路的电路结构对称。
4.根据权利要求2或3所述的时间差数字转换电路，其特征在于：
所述相位选择部件具有将所述第一逻辑电路和所述第二逻辑电路的输出信号的时间差放大后输出两个信号的时间差放大部件，该相位选择部件将从所述时间差放大部件输出的两个信号之中相位超前的信号作为所述第一信号输出、将相位滞后的信号作为所述第二信号输出。
5.根据权利要求2或3所述的时间差数字转换电路，其特征在于：
所述相位选择部件具有对所述两个输入信号的时间差进行放大后输出两个信号的时间差放大部件，
所述第一逻辑电路和所述第二逻辑电路进行从所述时间差放大部件输出的两个信号的逻辑运算。
6.一种时间差数字转换器，其将两个输入信号的时间差转换为数字码，其特征在于：
该时间差数字转换器包括级联起来的多个时间差数字转换电路，该多个时间差数字转换电路中的每一个时间差数字转换电路都是权利要求1到5中任一项权利要求所述的时间差数字转换电路，
所述时间差数字转换电路中的延迟部件的延迟时间被设定成从第一级时间差数字转换电路开始依次减半。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| C10 | Entry into substantive examination | ||
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| C41 | Transfer of patent application or patent right or utility model | ||
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Effective date of registration: 20151230 Address after: Japan Osaka Applicant after: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd. Address before: Osaka Japan Applicant before: Matsushita Electric Industrial Co.,Ltd. |
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| C14 | Grant of patent or utility model | ||
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