CN101655521A

CN101655521A - 脉冲相位差检测电路以及使用其的a/d转换器

Info

Publication number: CN101655521A
Application number: CN200910163408A
Authority: CN
Inventors: 大场浩幸
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2008-08-19
Filing date: 2009-08-19
Publication date: 2010-02-24
Anticipated expiration: 2029-08-19
Also published as: JP5086937B2; US7864093B2; US20100045503A1; JP2010050529A; CN101655521B

Abstract

本发明提供了一种脉冲相位差检测电路和使用其的A/D转换器。提供的脉冲相位差检测电路包括：第一延迟电路，其接收第一脉冲信号以输出通过延迟第一脉冲信号而获得的信号作为第二脉冲信号，并且包括具有相同延迟量的串行地连接的多个延迟单元；第二延迟电路，其接收第二脉冲信号，并且包括具有相同延迟量的串行地连接的多个延迟单元；第一延迟调节电路，其调节关于第二脉冲信号的延迟量，并且将调节的第二脉冲信号输出回到第一延迟电路作为第三脉冲信号；以及脉冲到达位置检测电路，其基于被分别作为第三和第二脉冲信号而传输的第一和第二延迟电路的延迟单元的输出，检测第一脉冲信号的脉冲到达位置。

Description

脉冲相位差检测电路以及使用其的A/D转换器

技术领域

本发明涉及脉冲相位差检测电路以及使用脉冲相位差检测电路的A/D转换器。

背景技术

通常，用于将模拟信号以高速转换成数字信号的A/D转换器(ADC：模拟数字转换器)的示例包括闪速型A/D转换器和逐次逼近型A/D转换器。然而，闪速型和逐次逼近型A/D转换器需要大量的与给定的分辨率相对应的比较器和基准电压，这导致电路尺寸和设备成本的增加。为了提高每一个基准电压和比较器的精确度，需要半导体处理和具有优秀的模拟特性的设备。另外，为了防止由于布局模式而导致的ADC的电特性中的波动，必须从硬宏(hard macro)的库中选择布局模式，导致在诸如布局布置的设计自由度中的限制。

关于这一点，存在已知的ADC，该ADC通过利用延迟元件的延迟量具有电压依赖性的事实来实现成本和电路尺寸的减少(参见日本未经审查的专利公开No.03-125514和No.2004-357030)。ADC根据用作模拟信号的输入电压生成脉冲相位差，并且通过使用数字电路检测相位差。

图9示出在日本未经审查的专利公开No.03-125514的图1中公布的脉冲相位差检测电路。脉冲相位差检测电路包括门延迟电路10和同步脉冲检测电路20。在门延迟电路10中，输入脉冲信号PA被输入至反相器(inverter)41，并且反相器41的输出被连接至反相器42的输入，并且被输出作为输出脉冲信号P1。此外，以相类似的方式连接反相器43至4L的输出和输入，并且偶数编号的反相器44至4L的输出被分别输出作为输出脉冲信号P2至Pn。换言之，使用通过反相器41至4L引起的延迟时间生成输出脉冲信号P1至Pn。

同步脉冲检测电路20包括D触发器(D-FF：延迟触发器)51至5n，该D触发器(D-FF：延迟触发器)51至5n分别接收输出脉冲信号P1至Pn来作为来自于门延迟电路10的数据，并且还接收脉冲信号PB作为时钟。此外，同步脉冲检测电路20包括AND(与)门61，该AND门61接收D-FF 51的输出Q和D-FF 52的反相输出-Q，并且输出同步脉冲信号P01。此外，同步脉冲检测电路20包括AND门62至6m，AND门62至6m接收D-FF 52至5n的输出Q和反相输出-Q，并且以相类似的方式分别输出同步脉冲信号P02至P0m。

公知的是，当改变反相器的电源电压时，由反相器引起的延迟量发生变化。具体地，电源电压的增加引起延迟量的减少，并且电源电压的减少引起延迟量的增加。在日本未经审查的专利公开No.03-125514中公布的技术中，反相器41至4L中的每一个的电源电压的减少引起输入脉冲信号PA到达反相器4L的时间的增加。同时，反相器41至4L中的每一个的电源电压的增加引起输入信号PA到达反相器4L的时间的减少。如果脉冲位置被转换成数字形式，那么ADC能够使用每个反相器的电源电压作为模拟输入电压进行操作。

为了通过使用日本未经审查的专利公开No.03-125514中公布的脉冲相位差检测电路来实现具有高分辨率的ADC，需要大量的与所需要的位的数目相对应的延迟单元。因此，当比特率变得较高时，延迟单元的总延迟时间增加，并且从输入脉冲信号PA被输入直到脉冲位置被检测到时的时间段(即，所谓的ADC的采样时间)变得较长。这使很难执行高速度操作。

日本未经审查的专利公开No.2004-357030的图1至图4公布了一种脉冲相位差检测电路，其包括具有不同的反相电平并且被连接在每一个均包括一对反相器的延迟单元之间的m个反相器。此构造实现了与log2m位的数目相对应的高分辨率而不减少操作速度。

如日本未经审查的专利公开No.03-125514和No.2004-357030中所公布的一样，由于下述原因延迟单元中的每一个包括一对反相器。即，如果延迟单元中的每一个是由一个反相器组成，由于每个反相器的输出被从低电平切换成高电平时的上升时间(tr)不同于每个反相器的输出被从高电平切换成低电平时的下降时间(tf)，所以检测时间根据反相器脉冲的输出逻辑而变化。

鉴于前面所述，本发明人已经研究了如下的脉冲相位差检测电路。首先，虽然必须使用脉冲相位差检测电路来检测ADC中的精确的脉冲位置，但是也必须确保给定的数据设置时间或者数据保留时段，使得用于检测脉冲位置的D-FF能够获取数据。由COMS工艺确定这些因素。

此外，为了实现具有高操作速度、高分辨率、以及每1个LSB是低电压的ADC，必须提供具有相对于每1个LSB的电压具有较小的延迟时间和较大的延迟变化的延迟特性的反相器。例如，被构造为在接近于阈值电压Vth的电压下进行操作的CMOS晶体管可以被用作具有关于电压的较大的延迟变化的反相器。然而，当反相器被用于在接近于阈值电压Vth的电压下进行操作时，整个延迟单元的延迟量增加并且ADC的采样时间也增加，这使很难执行高速度操作。另外，由于在接近于阈值电压Vth的电压下的晶体管操作是不稳定的，所以反相器的延迟变化(抖动)增加，这导致ADC的转换精确度的减少。为此，反相器通常被构造为在充分高的电压下进行操作，以稳定晶体管操作。

同时，当反相器被构造为在稳定晶体管操作的电压下进行操作时，与每个反相器的电源电压有关的每单个延迟单元的延迟变化被减少。如果与每个反相器的电压有关的每单个延迟单元的延迟变化小于D-FF获取数据所必要的数据设置时间或者数据保留时段，那么对D-FF来说不可能利用如1LSB所定义的延迟单元，即每1个LSB的脉冲位置，来检测延迟变化。因此，为了使用D-FF获得用于脉冲位置检测的每单个延迟单元的充分的延迟变化，在脉冲相位差检测电路的前级需要串行连接用于确保延迟时间的多级延迟单元。在下面将会给出详细的描述。

在使用脉冲相位差检测电路的ADC中，当获得与ADC的输入电压的上限相对应的最小延迟时，用于执行脉冲位置检测的时间被设置为等于用于使脉冲经过所有延迟单元的时间。具体地，用于执行脉冲位置检测的时间被设置为使得在ADC的输入电压对应于上限的情况下，脉冲达到位于脉冲相位差检测电路的头部的最高有效位(MSB)。此外，用于执行脉冲位置检测的时间被设置为使得在ADC的输入电压对应于下限的情况下，脉冲达到位于脉冲相位差检测电路的后端的最低有效位(LSB)。

假定在这里“ΔT”表示在与上限相对应的输入电压下的脉冲相位差检测电路的延迟单元的总延迟量和在与下限相对应的输入电压下的脉冲相位差检测电路的延迟单元之间的总延迟量之间差；“n”表示ADC的位数；“Td1”表示在输入对应于上限时的每单个延迟单元的延迟量；并且“Td2”表示在当输入电压对应于下限时的每单个延迟单元的延迟量，满足关系ΔT＝2ⁿ×(Td2-Td1)。因此，必须在脉冲相位差检测电路的前级提供与总延迟量之间的差ΔT相对应的量的延迟时间。

例如，假定通过采用0.35μm规则的COMS工艺来设计在从2.2V到1.6V的范围中的输入电压下具有1LSB的精确度＝10mV的6位ADC。此外，在这里假定延迟单元是由一对反相器形成。还假定每个反相器包括具有栅极长度L＝1μm并且栅极宽度W＝1μm的Pch晶体管，和具有栅极长度L＝1μm并且栅极宽度W＝1μm的Nch晶体管。由一对反相器组成单个延迟单元的延迟量具有如图10中所示的电压依赖行。具体地，当输入电压是2.2V时延迟量大约是1.2ns，并且当输入电压是1.6V时延迟量是2.3ns。换言之，输入电压是1.6V时获得的延迟量大约是输入电压是2.2V时获得的延迟量的两倍。在此情况下，相对于2.2V的输入电压下的10mV的变化，每单个延迟单元的延迟变化大约是10ps。因此，当使用D-FF时，不能够检测与大约2.2V的输入电压值中的变化相对应的延迟变化。注意的是，在此条件下，在与上限相对应的输入电压下的脉冲相位差检测电路的延迟单元的总延迟量和在与下限相对应的输入电压下的脉冲相位差检测电路的延迟单元的总延迟量之间的差ΔT被表达为ΔT＝(2.3-1.2)ns×64＝70ns。

假定64个延迟单元被连接至由64个延迟单元组成的脉冲相位差检测检测单元的前级，当脉冲达到脉冲相位差检测电路时，与在2.2V的输入电压下的10mV的变化相对应的延迟变化增加了大约与10ps×64＝640ps相对应的量。因此，确保充分的D-FF的响应时间。结果，通过D-FF能够检测与10mV的变化相对应的脉冲位置。

发明内容

本发明人已经发现了如下问题，即，在脉冲相位差检测电路的前级串行地连接用于确保延迟时间的多个延迟单元时，ADC的采样时间增加，并且当比特率变得更高时，高速度的操作变得更加困难。

本发明的第一示例性方面是一种脉冲相位差检测电路，该脉冲相位差检测电路包括：第一延迟电路，该第一延迟电路接收第一脉冲信号以输出通过延迟第一脉冲信号而获得的信号作为第二脉冲信号，并且包括具有相同延迟量并且被串行地连接的多个延迟单元；第二延迟电路，该第二延迟电路接收第二脉冲信号，并且包括具有延迟量并且被串行地连接的多个延迟单元；第一延迟调节电路，该第一延迟调节电路调节关于第二脉冲信号的延迟量，并且将第二脉冲信号再次输入到第一延迟电路作为第三脉冲信号；以及脉冲到达位置检测电路，该脉冲到达位置检测电路基于第一延迟电路的延迟单元的输出并且基于第二延迟电路的延迟单元的输出来检测第一脉冲信号的脉冲到达位置，第一延迟电路的延迟单元的输出被作为第三脉冲信号进行传输并且第二延迟电路的延迟单元的输出被作为第二脉冲信号进行传输。

本发明的第二个示例性方面是一种A/D转换器，包括：第一延迟电路，该第一延迟电路接收第一脉冲信号以输出通过延迟第一脉冲信号而获得的信号作为第二脉冲信号，并且包括具有相同的延迟量的多个延迟单元，所述延迟量根据模拟输入信号的电压电平而进行变化；第二延迟电路，该第二延迟电路接收通过第一延迟电路传输的第一脉冲信号作为第二脉冲信号，并且包括具有等于第一延迟电路的延迟单元的延迟量并且被串行地连接的多个延迟单元；第一延迟调节电路，第一延迟调节电路调节关于第二脉冲信号的延迟量并且将第二脉冲信号再次输入到第一延迟电路作为第三脉冲信号；第一脉冲到达位置检测电路，该第一脉冲到达位置检测电路基于第一延迟电路的延迟单元的输出和第二延迟电路的延迟单元的输出检测第一脉冲信号的脉冲到达位置，第一延迟电路的延迟单元的输出被作为第三脉冲信号进行传输并且第二延迟电路的延迟单元的输出被作为第二脉冲信号进行传输；以及数字数据生成电路，该数字数据生成电路基于第一脉冲信号的脉冲到达位置生成表示模拟输入信号的数字数据。

根据本发明的示例性实施例，第一延迟电路能够被用作用于保证延迟时间的延迟单元，并且还能够用作用于检测脉冲相位差的延迟单元。因此，即使在高的比特率下，也减少了ADC的采样时间并且能够实现高速度操作。

根据本发明的示例性实施例，能够提供具有高分辨率和高操作速度的脉冲相位差检测电路，和使用该脉冲相位差检测电路的A/D转换器。

附图说明

根据下面结合附图对某些示例性实施例的描述，以上和其它示例性方面、优点和特征将更加明显，其中：

图1是示出根据本发明的第一示例性实施例的使用脉冲相位差检测电路的ADC的电路图；

图2是时序图；

图3是示出输入电压V_in低于图2中的输入电压V_in的情况的时序图；

图4是示出根据本发明的第二示例性实施例的使用脉冲相位差检测电路的ADC的电路图；

图5示出根据本发明的第三实施例的脉冲相位差检测电路的电路图；

图6是示出根据第三实施例的ADC的整体结构的框图；

图7是示出在根据第三实施例的ADC中的数据输出处理的流程图；

图8是示出在根据第三实施例的ADC中的延迟量的电压依赖性的图；

图9对应于日本未经审查的专利公开No.03-125514的图1；以及

图10是示出在单个延迟单元中的延迟量的电压依赖性的图。

具体实施方式

[第一示例性实施例]

在下面将会参考附图描述本发明的示例性实施例。图1是示出根据本发明的第一示例性实施例的使用脉冲相位差检测电路的ADC的电路图。如图1中所示，根据第一示例性实施例的ADC包括脉冲相位差检测电路101、电平移位电路102、脉冲边缘检测电路103以及二进制编码器104。

参考图1，脉冲相位差检测电路101包括NOR门NG和(2x+2)个反相器I₀、I₁、I₂、I₃、…、I_x-2、I_x-1、I_x、I_x+1、I_x+2、…、I_2x-1、I_2x以及I_2x+1。在图1中省略了反相器I₄至I_x-3和反相器I_x+3至I_2x-2。在这样的情况下，假定ADC具有n位分辨率，“x”被表达为x＝2ⁿ。反相器中的每一个在基准电压V_ref和输入电压V_in之间的电压下进行操作。例如，当基准电压V_ref被设置为接地电压(0V)并且输入电压V_in改变时，每个反相器的延迟量发生变化。注意的是，在这里基准电压V_ref和输入电压V_in之间的电势差是重要的因素。因此，例如，可以将两个电压设置为要进行变化的输入电压V_in1和V_in2，来代替将电压中的一个设置为基准电压V_ref。

在这里，NOR门NG的输出端子被连接至反相器I₁的输入端子，并且反相器I₁的输出端子被连接至反相器I₂的输入端子。此外，反相器I₂的输出端子被连接至反相器I₃的输入端子，并且以相类似的方式顺序地连接反相器I_x-2至I_2x+1。在这样的情况下，脉冲信号P_in被输入至NOR门NG。

具有相同尺寸和相同延迟量的反相器I₂至I_x-1组成第一延迟电路DC1。同时，具有相同尺寸和相同延迟量的反相器I_x至I_2x+1组成第二延迟电路DC2。第一延迟电路DC1的输出或者反相器I_x-1的输出端子被连接至第二延迟电路DC2的输入端子或者反相器I_x的输入端子。在这样的情况下，被布置在第二延迟电路DC2的末级的反相器I_2x+1是没有必要提供的哑元反相器。然而，为了将反相器I_2x的延迟量设置为等于其它反相器中的每一个的延迟量，优选地添加哑元反相器。

此外，第一延迟电路DC1的输出端子或者反相器I_x-1的输出端子也被连接至反相器I₀的输入端子。反相器I₀的输出端子被连接至NOR门NG的一个输入端子。如上所示，NOR门NG的输出端子被连接至反相器I₁的输入端子。反相器I₀、NOR门NG、以及反相器I₁组成延迟调节电路105。延迟调节电路105的输出或者反相器I₁的输出端子被连接至第一延迟电路DC1的输入端子或者反相器I₂的输入端子。因此，通过延迟调节电路105调节从第一延迟电路DC1输出的各个信号的延迟量，并且如此调节的信号被输入回第一延迟电路DC1。

组成延迟调节电路105的反相器I₀的延迟量等于组成第一和第二延迟电路DC1和DC2的反相器I₂至I_2X+1中的每一个的延迟量。同时，组成延迟调节电路105的反相器I₁的延迟量小于其它的反相器中的每一个的延迟量，并且反相器I₁和NOR门NG的延迟量的总和等于其它的反相器中的每一个的延迟量。

第一延迟电路DC1和第二延迟电路DC2每一个包括多个延迟单元DU。如图1中所示，每个延迟单元DU包括诸如反相器I₂和I₃的一对反相器。第一延迟电路DC1包括(x/2-1)个延迟单元，每个延迟单元分别包括成对的反相器I₂和I₃、I₄和I₅、I₆和I₇、…、I_4＝x和I_x-3、以及I_x-2和I_x-1。同时，第二延迟电路DC2包括x/2个延迟单元，每个延迟单元分别包括成对的反相器I_x+1和I_x+2、I_x+3和I_x+4、…、I_2x＝3和I_2x＝2、以及I_2x＝1和I_2x。

如图1中所示，在反相器I₁至I_x-1中，奇数编号的反相器，即反相器I₁、I₃、…、I_x-3、以及I_x-1分别输出信号P₁、P₃、…、P_x-3、以及P_x-1。在反相器I_x至I_2x中，偶数编号的反相器，即I_x、I_x+2、…、I_2x＝2和I_2x分别输出信号P₀、P₂、…、P_x-2、以及P_x。从脉冲相位差检测电路101输出的信号P₀、P₁、P₂、…、P_x-2、P_x-1、以及P_x被输入至电平移位电路102。

电平移位电路102是如下的电路，其将从脉冲相位差检测电路101输出的每一个信号的电平移位成适当的电平，使得信号被输入到组成脉冲边缘检测电路103的D触发器。将被输入至电平移位电路102的脉冲信号P₀、P₁、P₂、…、P_x-2、P_x-1、以及P_x分别从电平移位电路102输出作为脉冲信号P₀’、P₁’、P₂’、…、P_x-2’、P_x-1’、以及P_x’。

脉冲边缘检测电路103包括(x+1)个D触发器FF₀至FF_x和x个AND门AG₀至AG_x-1。D触发器FF₀的数据输入端子D接收从电平移位电路102输出的脉冲信号P₀’。此外，D触发器FF₁的数据输入端子D接收从电平移位电路102输出的脉冲信号P₁’。同样地，D触发器FF₂至FF_x的数据输入端子D分别接收从电平移位电路102输出的脉冲信号P₂’至P_x’。D触发器中的每一个的复位输入端子R接收所需要的复位信号Reset。D触发器中的每一个的时钟输入端子接收位置检测脉冲P_P。

AND门AG₀接收从D触发器FF₀的输出端子Q输出的信号和从D触发器FF₁的反相输出端子-Q输出的信号。此外，AND门AG₁接收从D触发器FF₁的输出端子Q输出的信号和从D触发器FF₂的反相输出端子-Q输出的信号。同样地，AND门AG₂至AG_x-1分别接收从D触发器FF₂至FF_x-1的输入端子D输出的信号和从D触发器FF₃至FF_x的反相输出端子-Q输出的信号。然后，AND门AG₀至AG_x-1分别输出信号A₀至A_x-1。由此通过AND门输出信号，这增强了检测脉冲位置的精确度。

二进制编码器104对从脉冲边缘检测电路103输出的信号A₀至A_x-1执行二进制转换，并且输出信号作为二进制数字数据。

接下来参考图2和图3，描述了根据第一示例性实施例的使用脉冲相位差检测电路的ADC的操作。图2是示出输入电压V_in处于较高的电平并且延迟量较小的情况的时序图。同时，图3是示出输入电压V_in处于较低的电平并且延迟量较大的情况的时序图。如图2和图3中所示，在开始测量之前，复位信号Reset被输入至组成脉冲边缘检测电路103的D触发器FF₀至FF_x中的每一个的复位输入端子R。

如图2和图3中所示，在开始测量时，负逻辑的脉冲信号P_in被输入至脉冲相位差检测电路101。在这样的情况下，当脉冲信号P_in处于高电平时，从反相器I₁和组成延迟电路DC1的奇数编号的反相器，即，反相器I₃、…、I_x-3以及I_x-1输出的信号P₁、P₃、…、P_x-3、以及P_x-1处于高电平。同时，从组成第二延迟电路DC2的偶数编号的反相器，即，反相器I_x、I_x+2…、I_2x-2以及I_2x输出的信号P₀、P₂、…、P_x-2、以及P_x处于低电平。

当脉冲信号P_n被切换成低电平时，从反相器I₁输出的信号P₁被切换成低电平。然后，在经过包括反相器I₂和I₃的延迟单元DU之后，即与一对反相器相对应的延迟时间流逝之后，从反相器I₃输出的信号P₃被切换成低电平。然后，每次在流逝了与每对反相器相对应的延迟时间时，顺序地将输出信号P₅、P₇、…、P_x-3、以及P_x-1切换成低电平。脉冲信号P_in的输入和来自于反相器I_x-1的脉冲信号的第一输出之间的时间用于生成预定的延迟量。如稍后所述，反相器I₁至I_x-1不仅用于生成延迟量，而且用于检测脉冲相位差。这消除了提供现有技术中用于生成延迟量的延迟单元的需要。因此，延迟单元的数目可以被减半。

从第一延迟电路DC1或者反相器I_x-1输出的信号P_x-1被输入至第二延迟电路DC2。在与一个反相器相对应的延迟时间流逝之后，从反相器I_x输出的信号P₀被从低电平切换成高电平。然后，在经过包括反相器I_x+1和I_x+2的延迟单元DU之后，即，与一对反相器相对应的延迟时间流逝之后，从反相器I_x+2输出的信号P₂被从低电平切换成高电平。然后，每次在流逝了与一对反相器相对应的延迟时间时，顺序地将输出信号P₄、P₆、…、P_x-2、以及P_x从低电平切换成高电平。

从第一延迟电路DC1或者反相器I_x-1输出的信号P_x-1再次通过反相器I₀而被输入到NOR门NG的输入端子，其中，反相器I₀具有与其它反相器的每个相同的延迟量。如上所述，反相器I₁和NOR门NG的延迟量的总和等于其它的反相器中的每一个的延迟量。为此，从反相器I_x-1输出的信号P_x-1被切换成低电平，并且与一对反相器相对应的延迟时间流逝之后，从反相器I₁输出的信号P₁被从低电平切换成高电平。然后，每次在流逝了与一对反相器相对应的延迟时间时，顺序地将输出信号P₃、P₅、…、P_x-3、以及P_x-1从高电平切换成低电平。

因此，参考图2和图3，每次在流逝了与一个反相器相对应的延迟时间时，顺序地将信号P₀、P₁、P₂、P₃、…、P_x-2、以及P_x-1从低电平切换成高电平。以与上述相类似的方式，将ADC设计为能够在接收奇数编号的脉冲信号(P₁、P₃、P₅、…)的输出端子和在接收偶数编号的脉冲信号(P₀、P₂、P₄、…)的输出端子处使用相同的逻辑信号来检测脉冲。这使能够以与一个反相器相对应的延迟时间的间隔来检测脉冲相位差。在这样的情况下，每个反相器的输出的上升时间(tr)和下降时间(tf)是不同的。因此，执行脉冲位置检测的每个延迟单元需要包括一对反相器，并且需要使用相同的逻辑信号来检测脉冲。为此，在现有技术中很难以比与一对反相器相对应的延迟时间的间隔更短的间隔来检测脉冲位置。根据本发明的示例性实施例，能够以与一个反相器相对应的延迟时间的间隔，即，现有技术的延迟时间的一半来检测脉冲位置。

在从将脉冲信号P_in从高电平切换到低电平开始流逝预定时间(即，ADC的采样时间)之后，位置检测信号P_P被输入到组成脉冲边缘检测电路103的D触发器FF₀至FF_x中的每一个的时钟输入端子。参考图2，在输出信号Ax-3处检测脉冲边缘。此外，参考图3，在输出信号A2处检测脉冲边缘。与ADC输入电压的上限相对应的脉冲传输时间可以被设置为ADC的采样时间，其中，所述输入电压的上限是用于最小延迟的条件。

最后，脉冲信号P_in被再次设置为高电平以停止操作。

根据本发明的示例性实施例，能够以与单个反相器相对应的延迟时间的间隔来检测脉冲位置。结果，与现有技术相比较，组成根据本发明的示例性实施例的脉冲相位差检测电路的反相器的数量能够被减半，并且脉冲相位差检测电路101的总延迟量被减半。此外，用于检测脉冲位置的时间(ADC的采样时间)能够被减半，这导致高速度操作。

反相器的数量的减少导致电路尺寸和芯片布局尺寸的减少。此外，这有助于在布局设计中的延迟单元的整体布局，有利于导致延迟单元DU的相对位置之间更短的距离。因此，提高了组成各个延迟单元的反相器之间的延迟量的相对精确度，并且能够确保检测脉冲相位差的稳定精确度。

[第二示例性实施例]

接下来，将会描述本发明的另一示例性实施例。图4是示出根据本发明的第二示例性实施例的ADC的电路图。用相同的附图符号表示与第一示例性实施例相同的组件，并且适当地省略了关于其的描述。如图4中所示，根据第二示例性实施例的ADC包括脉冲边缘检测电路203，该电路包括代替图1中所示的AND门的NOR门。其它的组件与第一示例性实施例的相类似。

NOR门NG_O接收从D触发器FF₀的输出端子Q输出的信号，和从D触发器FF₁的输出端子Q输出的信号。NOR门NG₁接收通过反相器将从D触发器FF₁的输出端子Q输出的信号反相而获得的信号，和从D触发器FF₂的输出端子Q输出的信号。同样地，NOR门NG₂至NG_x-1分别接收通过反相器将从D触发器FF₂至FF_x-1的输出端子Q输出的信号反相而获得的信号，和从D触发器FF₃至FF_x的输出端子Q输出的信号。然后，NOR门NG_O至NG_x-1分别输出信号A₀至A_x-1。

在这样的情况下，当从脉冲相位差检测电路101输出并且具有较早的脉冲到达时间的输出信号P_m处于高电平时，并且当与信号P_m相邻的输出信号P_m+1处于低电平时，输出表示脉冲边缘的出现的结果。同时，当输出信号P_m和相邻的输出信号P_m+1是不同于满足上述条件的逻辑信号时，从NOR门输出表示脉冲边缘还没有到达或者已经经过的结果。

注意的是，通过反相器将具有较早的脉冲到达时间的D触发器的输出进行反相，使得提高了从NOR门产生的输出的稳定和精确度，并且在输入之间提供了时间差。

[第三示例性实施例]

接下来，将描述本发明的又一个示例性实施例。图5是示出根据本发明的第三示例性实施例的脉冲相位差检测电路的电路图。图6是示出使用根据第三示例性实施例的脉冲相位差检测电路的ADC的框图。用相同的附图符号表示与第一示例性实施例相同的组件，并且适当地省略了关于其的描述。

当组成根据第一和第二示例性实施例的脉冲相位差检测电路101的反相器被用于在接近于CMOS晶体管的阈值电压Vth的电压下进行操作时，由于电压中的变化导致的延迟变化增加。这增加了ADC的采样时间和延迟单元的总延迟量，这使很难执行高速度操作。另外，在接近于阈值电压Vth的电压下晶体管操作变得不稳定，从而各个反相器的延迟变化(即，抖动)增加并且减少ADC的转换精确度。因此，为了稳定CMOS晶体管的操作，必须将ADC的输入电压V_in设置为大约是高电势侧电压VDD和低电势侧电压VSS之间的电压的一半。

如图5中所示，根据第三示例性实施例的ADC包括脉冲相位差检测电路101H，该脉冲相位差检测电路101H用于在输入电压V_in处于较高的电平时使用(用于高电势测量)；和脉冲相位差检测电路101L，该脉冲相位差检测电路101L用于当输入电压V_in处于较低的电平时使用(用于低电势测量)。例如，用于高电势测量的脉冲相位差检测电路101H的基准电压V_ref2可以被设置为低电势侧电压VSS。通常，低电势侧电压VSS对应于接地电压(0V)。同时，用于低电势测量的脉冲相位差检测电路101L的基准电压V_ref1可以被设置为高电势侧电压VDD(例如，3V)。

参考图5，在用于高电势测量的脉冲相位差检测电路101H的反相器I₁至I_x-1中，从奇数编号的反相器，即反相器I₁、I₃、…、I_x-3、以及I_x-1输出信号PH₁、PH₃、…、PH_x-3、以及PH_x-1。此外，在反相器I_x至I_2x+1中，从偶数编号的反相器，即反相器I_x、I_x+2、…、I_2x-2、以及I_2x输出信号PH₀、PH₂、…、PH_x-2、以及PH_x。从用于高电势测量的脉冲相位差检测电路101H输出的信号PH₀、PH₁、PH₂、…、PH_x-2、PH_x-1、以及PH_x被输入到用于高电势测量的电平移位电路102H。然后，从用于高电势测量的电平移位电路102H输出脉冲信号PH₀’、PH₁’、PH₂’、…、PH_x-2’、PH_x-1’、以及PH_x’。

用于低电势测量的脉冲相位差检测电路101L以与用于高电势测量的脉冲相位差检测电路101H相类似的方式进行操作。从用于低电势测量的脉冲相位差检测电路101L输出的信号PL₀、PL₁、PL₂、…、PL_x-2、PL_x-1、以及PL_x被输入至用于低电势测量的电平移位电路102L。然后，从用于低电势测量的电平移位电路102L输出脉冲信号PL₀’、PL₁’、PL₂’、…、PL_x-2’、PL_x-1’、以及PL_x’。

图6是根据第三示例性实施例的使用脉冲相位差检测电路的ADC的框图。参考图6，通过与第二示例性实施例的脉冲边缘检测电路203相类似的用于高电势测量的脉冲边缘检测电路203H，从用于高电势测量的电平移位电路102H输出的信号被从用于高电势测量的二进制编码器104H输出作为二进制数字数据“M”。同样地，通过用于低电势测量的脉冲边缘检测电路203L，从用于低电势测量的电平移位电路102L输出的信号被从用于低电势测量的二进制编码器104L输出作为二进制数字数据“N”。

数字数据“M”和“L”被输入至比较器306以进行相互比较。比较结果被输入到复用器MPX作为控制信号。

此外，数字数据“M”被输入至操作单元1。操作单元1基于被存储在寄存器中的数据“a”来计算H+M-2a，并且输出计算结果作为数据“A”。在这样的情况下，数据“a”是假定M＝N获得的值，并且“H”表示用于高电势测量的ADC和用于低电势测量的ADC中每一个的输入电压的上限。

此外，数字数据N被输入至操作单元2。操作单元2计算H-N，并且输出计算结果作为数据“C”。

复用器MPX接收从操作单元1输出的数据“A”、从操作单元2输出的数据“C”、以及用作被存储在寄存器中的数据“a”的数据“B”。然后，响应于从比较器306输出的控制信号，输出结果“D”作为二进制数字数据。在这样的情况下，当M＞N时满足D＝A；当M＝N时满足D＝B；并且当M＜N时满足D＝C。

图7是示出从用于高电势测量的ADC输出的数据“M”和从用于低电势测量的ADC输出的数据“N”的处理的流程图。从用于高电势测量的ADC输出数据“M”(S1)。同时，从用于低电势测量的ADC输出数据“N”(S2)。然后，确定数据“M”是否等于数据“N”(S3)。当在步骤S3中为是时，输出数据“a”作为结果(S4)。当在步骤S3中为否时，确定数据“M”是否大于数据“N”(S5)。当在步骤S5中为是时，输出H+M-2a作为结果(S6)。当在步骤S5中为否时，输出H-N作为结果(S7)。

图8示出当提供了64个延迟单元时相对于输入电压V_in的延迟量中的变化。在上述构造中，由用于高电势测量的脉冲相位差检测电路101H产生的脉冲检测等于由用于低电势测量的脉冲相位差检测电路101L产生的脉冲检测时的输入电压V_in被用作基准。基准对应于数据“a”。当施加高于基准的电压时，通过用于高电势测量的脉冲相位差检测电路101H来检测脉冲相位差。同时，当施加低于基准的电压时，通过用于低电势测量的脉冲相位差检测电路101L来检测脉冲相位差。在第三示例性实施例中，可以确定脉冲相位差检测电路中的哪一个已经检测到MSB附近的脉冲位置，并且可以检测到该脉冲位置。

根据第三示例性实施例，脉冲相位差检测电路的高电势侧电压VDD和低电势侧电压VSS能够直接地输入至输入电压V_in。此外，能够在VDD和VSS之间的宽范围内测量电压。

如上所述，根据本发明的示例性实施例，能够以与单级反相器相对应的延迟时间的间隔来检测脉冲位置。结果，与现有技术相比较，组成脉冲相位差检测电路的反相器的数目能够被减半，并且脉冲相位差检测电路的总延迟量被减半。此外，用于检测脉冲位置的时间(ADC的采样时间)能够被减半，这导致高速度操作。

此外，反相器的数量的减少导致电路尺寸和芯片布局尺寸的减少。此外，这有助于在布局设计中的延迟单元的整体布局，导致延迟单元的相对位置之间更短的距离。因此，提高了组成每个延迟单元的反相器之间的延迟量的相对精确度，并且能够确保检测脉冲相位差的稳定精确度。

虽然已经以若干示例性实施例的方式对本发明进行了描述，但是本领域的技术人员将理解在所附的权利要求的精神和范围内可以利用各种修改方式来实践本发明，并且本发明并不限于上述的示例。

此外，权利要求的范围不受到上述的示例性实施例的限制。

此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行的修改亦是如此。

Claims

1.一种脉冲相位差检测电路，包括：

第一延迟电路，所述第一延迟电路接收第一脉冲信号以输出通过延迟所述第一脉冲信号而获得的信号作为第二脉冲信号，并且包括具有相同的延迟量并且被串行地连接的多个延迟单元；

第二延迟电路，所述第二延迟电路接收所述第二脉冲信号，并且包括具有相同的延迟量并且被串行地连接的多个延迟单元；

第一延迟调节电路，所述第一延迟调节电路调节关于所述第二脉冲信号的延迟量，并且将所调节的第二脉冲信号输出回所述第一延迟电路作为第三脉冲信号；以及

脉冲到达位置检测电路，所述脉冲到达位置检测电路基于所述第一延迟电路的所述延迟单元的输出和基于所述第二延迟电路的所述延迟单元的输出来检测所述第一脉冲信号的脉冲到达位置，所述第一延迟电路的所述延迟单元的所述输出被作为所述第三脉冲信号进行传输，并且所述第二延迟电路的所述延迟单元的所述输出被作为所述第二脉冲信号进行传输。

2.根据权利要求1所述的脉冲相位差检测电路，其中，所述第一延迟电路的给定延迟单元的输出和所述第二延迟电路的给定延迟单元的输出之间的延迟差是所述延迟单元中的每一个的延迟量的一半，所述第一延迟电路的所述给定延迟单元的所述输出被作为所述第三脉冲信号进行传输，并且所述第二延迟电路的所述给定延迟单元的所述输出被作为所述第二脉冲信号进行传输。

3.根据权利要求1所述的脉冲相位差检测电路，其中，所述脉冲到达位置检测电路包括多个锁存电路，所述锁存电路响应于位置检测脉冲而锁存所述第一和第二延迟电路的所述延迟单元中的每一个的输出。

4.一种包括如权利要求1所述的脉冲相位差检测电路的A/D转换器，进一步包括：

数字数据生成电路，所述数字数据生成电路基于所述第一脉冲信号的所述脉冲到达位置生成表示模拟输入信号的数字数据，

其中，所述第一和第二延迟电路的每个延迟单元的延迟量是相同的，并且根据所述模拟输入信号的电压电平而变化；并且

所述第二延迟电路接收通过所述第一延迟电路传输的所述第一脉冲信号作为所述第二脉冲信号。

5.根据权利要求4所述的A/D转换器，其中，所述第一延迟电路的给定延迟单元的输出与所述第二延迟电路的给定延迟单元的输出之间的延迟差是所述延迟单元中的每一个的延迟量的一半，所述第一延迟电路的所述给定延迟单元的所述输出被作为所述第三脉冲信号进行传输，并且所述第二延迟电路的所述给定延迟单元的所述输出被作为所述第二脉冲信号进行传输。

6.根据权利要求4所述的A/D转换器，其中，所述脉冲到达位置检测电路包括多个锁存电路，所述锁存电路响应于位置检测脉冲而锁存所述第一和第二延迟电路的所述延迟单元中的每一个的输出。

7.根据权利要求4所述的A/D转换器，进一步包括：

第三延迟电路，所述第三延迟电路输出通过延迟所述第一脉冲信号而获得的信号作为第四脉冲信号，并且包括具有与所述第一延迟电路的所述延迟单元的延迟量相等的延迟量并且被串行地连接的多个延迟单元；

第四延迟电路，所述第四延迟电路接收所述第四脉冲信号，并且包括具有与所述第一延迟电路的所述延迟单元的延迟量相等的延迟量并且被串行地连接的多个延迟单元；

第二延迟调节电路，所述第二延迟调节电路调节关于所述第四脉冲信号的延迟量，并且将所调节的第四脉冲信号输出回所述第三延迟电路作为第五延迟信号；以及

第二脉冲到达位置检测电路，所述第二脉冲到达位置检测电路基于所述第三延迟电路的所述延迟单元的输出并且基于所述第四延迟电路的所述延迟单元的输出来检测所述第一脉冲信号的脉冲到达位置，所述第三延迟电路的所述延迟单元的所述输出被作为所述第五脉冲信号进行传输，并且所述第四延迟电路的所述延迟单元的所述输出被作为所述第四脉冲信号进行传输，

其中，基于所述模拟输入信号和第一基准电压信号之间的电势差来确定所述第一和第二延迟电路的所述延迟单元中的每一个的延迟量，并且基于第二基准电压信号和所述模拟输入信号之间的电势差来确定所述第三和第四延迟电路的所述延迟单元中的每一个的延迟量，所述第二基准电压信号不同于所述第一基准电压信号。

8.根据权利要求6所述的A/D转换器，其中，所述多个锁存电路中的每一个包括触发器。

9.根据权利要求8所述的A/D转换器，其中，所述第一脉冲到达位置检测电路包括多个AND门，所述AND门接收分别从两个不同的触发器输出的两个信号。

10.根据权利要求8所述的A/D转换器，其中，所述第一脉冲到达位置检测电路包括多个NOR门，所述NOR门接收分别从两个不同的触发器输出的两个信号。

11.根据权利要求4所述的A/D转换器，其中，所述多个延迟单元中的每一个包括被串行地连接的一对反相器。

12.根据权利要求11所述的A/D转换器，其中，组成所述多个延迟单元中的每一个的所述一对反相器具有相同的延迟量。

13.根据权利要求4所述的A/D转换器，进一步包括哑元反相器，所述哑元反相器被提供在所述第二延迟电路的末级。