JP3960267B2 - A/d変換方法及び装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路を用いて、アナログ入力信号を数値データに変換するA/D変換方法及び装置に関する。
【0002】
【従来の技術】
従来より、構成が簡単で高分解能のデジタル値が得られるA/D変換装置として、各種ゲート回路からなる複数の遅延ユニットをリング状に接続してなるパルス遅延回路に対して、A/D変換対象となるアナログ入力信号を電源電圧として供給し、且つ、伝送用のパルス信号を入力することにより、パルス遅延回路内で各遅延ユニットの遅延時間に対応した速度でパルス信号を周回させ、そのパルス信号の周回中、所定のサンプリング時間内にパルス遅延回路内でパルス信号が通過した遅延ユニットの個数をカウントすることにより、アナログ入力信号を数値データに変換するA/D変換装置が知られている(例えば、特許文献1参照)。
【0003】
このA/D変換装置は、遅延ユニットの遅延時間が電源電圧に応じて変化するのを利用したものであり、アナログ入力信号を電源電圧としてパルス遅延回路を構成している各遅延ユニットに供給することで、パルス遅延回路内を周回するパルス信号の移動速度をアナログ入力信号にて変調し、その移動速度を、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの個数をカウントすることにより測定し、その測定結果(カウント値)をA/D変換後の数値データとして出力する。
【0004】
そして、このA/D変換装置によれば、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間とA/D変換を行う際のサンプリング時間とに応じて、得られる数値データの電圧分解能を設定でき、その数値データの電圧分解能を高めるためには、遅延ユニット一段当たりの遅延時間を短くするか、或いは、サンプリング時間を長くすればよいことから、高精度なA/D変換を実現し得るA/D変換装置を簡単な構成で安価に提供できることになる。
【0005】
【特許文献1】
特開平5−259907号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上記A/D変換装置において、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間は、遅延ユニットを構成する素子(インバータ等のゲート回路)の微細化レベル(CMOSデザインルール)により決定されるため、A/D変換の分解能を高めるためにパルス遅延回路の遅延ユニット一段当たりの遅延時間を短くするには限界がある。
【0007】
また、上記A/D変換装置において、A/D変換の分解能を高めるためにA/D変換を行う際のサンプリング時間を長くすると、例えば、A/D変換速度が数MHz〜数十MHzというように、高速なA/D変換が要求されるシステムでは、スピード不足となってしまい、対応できなくなるという問題が生じる。
【0008】
つまり、上記A/D変換装置は所謂積分型のA/D変換装置であり、得られるデジタル値は、アナログ入力信号の変動成分をA/D変換のサンプリング時間によって積分したものとなるため、A/D変換の分解能を高めるためにA/D変換時のサンプリング時間を長くすると、アナログ入力信号が変動する場合に、得られるデジタル値にその変動量を反映させることができず、高速なA/D変換が要求されるシステムでは利用することができなくなってしまうのである。
【0009】
このため、従来、A/D変換の速度と精度とが要求される装置では、上記のような積分型のA/D変換装置に比べて高速なA/D変換が可能な逐次比較型のA/D変換装置や、瞬時にA/D変換が可能な並列型(フラッシュ型とも呼ばれる)のA/D変換装置等が利用されている。
【0010】
しかし、これらの逐次比較形や並列型のA/D変換装置において、A/D変換の分解能を高めるには、その分解能に応じた多数の基準電圧を生成する必要があるため、A/D変換の速度と精度が要求される装置においては、構成が複雑で高価なA/D変換装置を用いるしかなく、装置全体のコストアップを招くという問題が生じる。
【0011】
本発明は、こうした問題に鑑みなされたものであり、構成が簡単で安価に実現し得るA/D変換装置を用いて、アナログ信号を高速且つ高精度にデジタル値に変換することのできるA/D変換方法及び装置を提供することを目的とする。
【0012】
【課題を解決するための手段及び発明の効果】
かかる目的を達成するためになされた請求項1記載のA/D変換方法によれば、パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路における各遅延ユニットの遅延時間をアナログ入力信号にて変調すると共に、パルス遅延回路にパルス信号を入力することによりパルス遅延回路内でパルス信号を伝送させ、その後、所定のタイミングで、パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、そのラッチした各信号のレベルに基づき、パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成することにより、アナログ入力信号を数値データに変換する。
【0013】
そして、特に本発明方法では、パルス遅延回路を構成する各遅延ユニットからの出力信号のラッチ及び数値データの生成を、複数のパルス位置数値化手段を用いて同時に行うと共に、各パルス位置数値化手段毎に、各遅延ユニットからの出力信号の入力タイミングを遅延ユニットの遅延時間よりも短い時間△Tにてずらし、各パルス位置数値化手段にて得られた数値データを加算する。
【0014】
つまり、本発明のA/D変換方法においては、上述した従来のA/D変換装置と同様にパルス遅延回路を用いてアナログ入力信号を数値データに変換(A/D変換)するが、そのA/D変換は、複数のパルス位置数値化手段を用いて同時に行い、各パルス位置数値化手段にて得られた数値データを加算することにより、A/D変換結果としての数値データを得るようにしているのである。
【0015】
このため、パルス位置数値化手段の個数を「m」、各パルス位置数値化手段で得られる数値データのビット数を「n」とすれば、本発明のA/D変換方法にて得られる数値データのビット数は「n+log2 m」となる。
また、パルス遅延回路を構成する各遅延ユニットから各パルス位置数値化手段への出力信号の入力タイミングは、遅延ユニットの遅延時間よりも短い時間△Tだけずれることから、各パルス位置数値化手段にてラッチされる各遅延ユニットからの出力信号の中で信号レベルが変化する出力信号の位置(つまり、パルス遅延回路内でのパルス信号の到達位置)は、出力信号の入力タイミングのずれ△Tによってばらつき、各パルス位置数値化手段にて生成される数値データもばらつくことになる。
【0016】
このため、各パルス位置数値化手段にて生成された数値データを加算することにより最終的に得られる数値データ(つまりA/D変換結果)は、遅延ユニットの遅延時間よりも短い時間△Tだけ異なるタイミングで数値化された数値データを加算したものとなり、最終的に得られる数値データの分解能を、上述した従来のA/D変換方法に比べて高めることができる。
【0017】
また、本発明方法では、パルス遅延回路内でのパルス信号の位置を数値化する数値化動作を複数回連続的に実行するのではなく、複数の数値化動作を同時に実行することから、A/D変換に要する時間が従来方法に比べて長くなるようなことはなく、従来方法と同じ時間でより高精度のA/D変換を行うことができる。また、加算によって得られる数値データの電圧分解能が従来と同じでよければ、A/D変換に要する時間を短くすることもできる。
【0018】
よって、本発明方法によれば、遅延ユニット一段当たりの遅延時間を短くしたりサンプリング時間を長くすることなく、アナログ入力信号をより高速且つ高精度にA/D変換し得るA/D変換装置を実現できることになる。
また、このA/D変換装置では、逐次比較形や並列型のA/D変換装置のようにアナログ入力信号と比較するための基準電圧を生成する必要がないことから、その装置構成を簡単にして安価に実現できる。よって本発明方法を利用すれば、A/D変換の速度と精度とが要求される装置を従来のものよりも安価に実現できることになる。
【0019】
ここで、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Tは、請求項2に記載のように、遅延ユニットの遅延時間(Td)をパルス位置数値化手段の個数(m)で除した時間(Td/m)に設定することが望ましい。
つまり、このようにすれば、各パルス位置数値化手段にて生成される数値データは、遅延ユニットの遅延時間(Td)をパルス位置数値化手段の個数(m)で除算した時間(Td/m)分だけ互いにずれた時刻(基準時刻に対してTd/m、2×Td/m、3×Td/m、…分だけずれた時刻)におけるパルス遅延回路内でのパルス信号の到達位置を表す値となり、その分解能(換言すれば、その数値データの最下位ビット(LSB)に対応する電圧値)が、パルス遅延回路内でパルス信号を遅延させる遅延ユニットの遅延時間(Td)で決まる分解能の1/m分だけ互いにずれることになる。
【0020】
このため、請求項2に記載のA/D変換方法により最終的に得られる数値データ1ビット当たりの電圧値は、一つのパルス位置数値化手段にて生成される数値データ1ビット当たりの電圧値の1/mとなり、アナログ入力信号の電圧値をより正確に数値データに変換することができるようになる。
【0021】
次に、各パルス位置数値化手段毎に各遅延ユニットからの出力信号の入力タイミングをずらすには、各パルス位置数値化手段に入力される出力信号を遅延させればよいが、このためには出力信号の遅延時間を、パルス遅延回路を構成する遅延ユニットの遅延時間よりも短くする必要がある。
【0022】
そして、各遅延ユニットには、通常、インバータ等のゲート素子が用いられることから、各遅延ユニットからの出力信号の入力タイミングを各パルス位置数値化手段毎にずらせるためには、請求項3に記載のように、パルス遅延回路内の各遅延ユニットから各パルス位置数値化手段への出力信号の入力経路にそれぞれ設けられたインバータを利用し、そのインバータの反転レベル(換言すればインバータのスイッチングレベル)を、各パルス位置数値化手段毎に異なるレベルに設定するようにするとよい。
【0023】
なお、出力信号遅延用のインバータには、各遅延ユニットから各パルス位置数値化手段への出力信号の入力経路に別途設けたインバータを利用するようにしてもよく、或いは、各パルス位置数値化手段に設けられるインバータ(例えば出力信号ラッチ用のラッチ回路を構成するインバータ)を利用するようにしてもよい。
【0024】
また次に、請求項3に記載のように、インバータを用いて各パルス位置数値化手段への出力信号の入力タイミングをずらす場合、インバータの駆動電圧をアナログ入力電圧とは異なる一定電圧に設定すると、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Tを、パルス遅延回路を構成する遅延ユニットの遅延時間Tdに対応して設定することができない。
【0025】
つまり、パルス遅延回路を構成する遅延ユニットの遅延時間は、アナログ入力信号にて変調され、アナログ入力信号の電圧値が変化すれば遅延ユニットの遅延時間も変化するが、出力信号遅延用のインバータの駆動電圧をアナログ入力電圧とは異なる一定電圧に設定すると、インバータの反転レベルは一定レベルとなってしまうことから、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Tを遅延ユニットの遅延時間Tdに応じて変化させることができず、特に、請求項2に記載においては、アナログ入力信号のA/D変換精度を向上するために、各パルス位置数値化手段毎の出力信号の入力タイミングをTd/m単位で異なるタイミングに設定することが困難になってしまう。
【0026】
そこで、請求項3に記載のA/D変換方法においては、更に請求項4に記載のように、インバータの駆動電圧を、アナログ入力電圧とすることが望ましい。
つまり、このようにすれば、インバータの反転レベル(換言すればインバータによる出力信号の遅延時間)を、パルス遅延回路を構成する遅延ユニットの遅延時間に対応して変化させることが可能となり、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Tを、パルス遅延回路を構成する遅延ユニットの遅延時間Tdに対応して設定することができるようになる。
【0027】
また、請求項3又は請求項4に記載のA/D変換方法のように、各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Tを、反転レベルの異なるインバータにて設定する場合には、請求項5に記載のように、インバータの出力側にバッファを設けることにより、インバータの出力側に接続される回路の入力インピーダンスを大きくして、インバータの出力側にバッファを介して接続される回路(パルス位置数値化手段内のラッチ回路等)の負荷容量が温度によって変化しても、その回路に入力される各遅延ユニットからの出力信号の入力タイミングが変化することのないようにすることが望ましい。
【0028】
つまり、各遅延ユニットから各パルス位置数値化手段への出力信号の入力経路に反転レベルの異なるインバータを設けた場合、このインバータの出力をパルス位置数値化手段を構成するラッチ回路等に直接接続するようにすると、インバータの出力側に接続される負荷容量が温度によって変化した際に、インバータの出力が反転するのに要する時間も変化してしまうことから、各パルス位置数値化手段への出力信号の入力経路に、出力信号の入力タイミング調整用のインバータを設ける場合には、請求項5に記載のように、そのインバータの出力側にバッファを設けて、各インバータを、後段の負荷容量の影響を受けることなく動作させるようにすることが望ましい。
【0029】
なお、バッファとしては、パルス遅延回路を構成する遅延ユニットのように、同一特性のゲート回路(例えば、反転レベルが一定のインバータ)を用いることができる。そして、バッファにインバータを用いる場合には、各パルス位置数値化手段に入力される出力信号の信号レベルが反転されることになるので、この信号レベルの反転によって、パルス位置数値化手段を正常に動作させることができない場合には、各パルス位置数値化手段に入力される出力信号の信号レベルを更に反転させるために、例えば、各パルス位置数値化手段への出力信号の入力タイミングを調整するインバータの前・後段に、それぞれ、インバータからなるバッファを設けるようにしてもよい。
【0030】
一方、請求項1〜請求項5何れか記載のA/D変換方法において、各パルス位置数値化手段を同じタイミングで動作させるためには、請求項6に記載のように、各パルス位置数値化手段に、共通のサンプリングクロックを入力することで、各パルス位置数値化手段をその共通のサンプリングクロックにて動作させるようにするとよい。
【0031】
また、このように各パルス位置数値化手段を共通のサンプリングクロックにて動作させる際には、請求項7に記載のように、各パルス位置数値化手段を、サンプリングクロックに同期して繰り返し動作させ、複数のパルス位置数値化手段の内の特定のパルス位置数値化手段からは、そのサンプリングクロックに同期して得られた今回の数値データと前回の数値データとの偏差を最新の数値データとして出力させ、他のパルス位置数値化手段からは、当該パルス位置数値化手段内でサンプリングクロックに同期して得られた今回の数値データと特定のパルス位置数値化手段内でサンプリングクロックに同期して得られた前回の数値データとの偏差を最新の数値データとして出力させるようにすれば、アナログ入力信号のA/D変換をサンプリングクロックに同期して繰り返し行うことができるようになる。
【0032】
つまり、このようにすれば、各パルス位置数値化手段の一つは、サンプリングクロックに同期した基準周期Ts内にパルス遅延手段内でパルス信号が通過した遅延ユニットの個数を数値化することになり、他のパルス位置数値化手段は、その基準周期Tsに各パルス位置数値化手段毎の出力信号の入力タイミングのずれ△Tを整数倍した時間(1×△T、2×△T、3×△T、…)を加えた時間内にパルス遅延手段内でパルス信号が通過した遅延ユニットの個数をそれぞれ数値化することになり、その数値化により得られた数値データを加算することによって、A/D変換結果として、高分解能の数値データを生成することが可能となる。
【0033】
なお、このように、各パルス位置数値化手段に共通のサンプリングクロックを入力することにより、各パルス位置数値化手段にて繰り返し数値データを生成するようにした場合、パルス遅延回路を、遅延ユニットを単に直列接続した遅延線として構成すると、パルス遅延回路を構成する遅延ユニットの数を極めて多くする必要があるが、パルス遅延回路を構成する遅延ユニットの数を増やせば、パルス遅延回路の回路規模の大型化を招くことになる。
【0034】
このため、請求項7に記載のA/D変換方法を実施する際には、請求項8に記載のように、パルス遅延回路として、遅延ユニットがリング状に連結されることによりパルス信号を周回させるパルス周回回路を使用し、このパルス周回回路へのパルス信号入力後の該パルス周回回路内でのパルス信号の周回回数を周回数カウンタによりカウントし、各パルス数値化手段では、サンプリングクロックに同期してパルス周回回路内でのパルス信号の位置を数値化し、その数値化により得られた数値データを下位ビットデータ、周回数カウンタによりカウントされたパルス信号の周回回数を上位ビットデータとする数値データを生成するようにするとよい。
【0035】
つまり、このようにすれば、パルス遅延回路において、パルス信号は、リング状に連結された遅延ユニットを繰り返し通過することになるため、パルス遅延回路を構成する遅延ユニットの数を少なくしても、A/D変換動作を長時間に渡って繰り返し行うことができるようになる。
【0036】
次に、請求項9〜請求項16に記載の発明は、上述した請求項1〜請求項8に記載のA/D変換方法に従ってアナログ入力信号を数値データに変換するA/D変換装置に関するものである。
そして、請求項9に記載のA/D変換装置においては、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、このパルスパルス遅延回路にパルス信号が入力された後の所定のタイミングで、パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、そのラッチした各信号のレベルに基づき、パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成するm個のパルス位置数値化手段と、各パルス位置数値化手段毎に、各遅延ユニットからの出力信号の入力タイミングを遅延ユニットの遅延時間よりも短い時間にてずらす遅延手段と、各パルス位置数値化手段にて得られた数値データを加算し、その加算結果をアナログ入力信号を表す数値データとして出力する加算手段とを備える。このため、請求項9に記載のA/D変換装置によれば、上述した請求項1に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項1と同様の効果を得ることができる。
【0037】
また、請求項10に記載のA/D変換装置は、請求項9に記載のA/D変換装置において、遅延手段を、各パルス位置数値化手段への前記出力信号の入力タイミングが、それぞれ、前記遅延ユニットの遅延時間(Td)を前記パルス位置数値化手段の個数(m)で除した時間(Td/m)分だけずれるように、出力信号を遅延させるように構成したものである。このため、請求項9に記載のA/D変換装置によれば、上述した請求項2に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項2と同様の効果を得ることができる。
【0038】
また、請求項11に記載のA/D変換装置は、請求項9又は請求項10に記載のA/D変換装置において、遅延手段を、パルス遅延回路を構成する各遅延ユニットから前記各パルス位置数値化手段への前記出力信号の入力経路上にそれぞれ設け、しかも、反転レベルが各パルス位置数値化手段毎に異なるレベルに設定されたインバータにて構成したものである。このため、請求項11に記載のA/D変換装置によれば、上述した請求項3に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項3と同様の効果を得ることができる。
【0039】
また次に、請求項12に記載のA/D変換装置は、請求項11に記載のA/D変換装置において、遅延回路を構成するインバータが、アナログ入力電圧を駆動電圧として動作するように構成したものである。このため、請求項12に記載のA/D変換装置によれば、上述した請求項4に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項4と同様の効果を得ることができる。
【0040】
また次に、請求項13に記載のA/D変換装置は、請求項11又は請求項12に記載のA/D変換装置において、遅延手段を構成するインバータの出力側に、それぞれ、バッファを設けたものである。このため、請求項13に記載のA/D変換装置によれば、上述した請求項5に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項5と同様の効果を得ることができる。
【0041】
一方、請求項14に記載のA/D変換装置は、請求項9〜請求項13何れか記載のA/D変換装置において、各パルス位置数値化手段を、共通のサンプリングクロックを受けて動作するように構成したものである。このため、請求項14に記載のA/D変換装置によれば、上述した請求項6に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項6と同様の効果を得ることができる。
【0042】
次に、請求項15に記載のA/D変換装置は、請求項14に記載のA/D変換装置において、m個のパルス位置数値化手段の内、特定のパルス位置数値化手段を、サンプリングクロックに同期して生成した今回の数値データと前回の数値データとの偏差をA/D変換結果を表す数値データとして加算手段に出力するように構成し、他のパルス位置数値化手段を、サンプリングクロックに同期して生成した今回の数値データと特定のパルス位置数値化手段内でサンプリングクロックに同期して生成された前回の数値データとの偏差をA/D変換結果を表す数値データとして加算手段に出力するように構成したものである。このため、請求項15に記載のA/D変換装置によれば、上述した請求項7に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項7と同様の効果を得ることができる。
【0043】
また次に、請求項16に記載のA/D変換装置は、請求項15に記載のA/D変換装置において、パルス遅延回路を、遅延ユニットがリング状に連結されることによりパルス信号を周回させるパルス周回回路にて構成すると共に、このパルス周回回路内でのパルス信号の周回回数をカウントする周回数カウンタを設け、各パルス数値化手段を、それぞれ、サンプリングクロックに同期してパルス周回回路内でのパルス信号の位置を数値化し、その数値化により得られた数値データを下位ビットデータ、周回数カウンタによりカウントされたパルス信号の周回回数を上位ビットデータとする数値データを生成するよう構成したものである。このため、請求項16に記載のA/D変換装置によれば、上述した請求項8に記載のA/D変換方法に従いアナログ入力信号を数値データに変換することができるようになり、請求項8と同様の効果を得ることができる。
【0044】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
図1は本発明が適用された実施例のA/D変換装置の構成を表すブロック図である。
【0045】
図1に示すように、本実施例のA/D変換装置は、パルス信号を遅延させて出力する遅延ユニット2を複数個直列に接続することにより構成されたパルス遅延回路10と、外部から周期的に入力されるサンプリングクロックCK0の立上がり(又は立下がり)タイミングに同期して、パルス遅延回路10を構成する各遅延ユニット2からの出力信号をラッチし、そのラッチした出力信号の信号レベルの変化点からパルス遅延回路10内でのパルス信号PAの到達位置を数値化することによりnビットの数値データDT1〜DTmを生成するm個(本実施例ではm=4)のパルス位置数値化部(本発明のパルス位置数値化手段に相当)12-1、12-2、12-3、12-4と、これら各パルス位置数値化部12-1〜12-4から出力されるm個(4個)の数値データDT1〜DT4を、サンプリングクロックCK0の立上がり(又は立下がり)タイミングに同期して加算することで、「n+log2 m」ビット(本実施例では「n+2」ビット)の数値データDTAを生成し、外部に出力する加算器(本発明の加算手段に相当)14とから構成されている。
【0046】
ここで、パルス遅延回路10を構成する各遅延ユニット2は、例えば、前後2段のインバータ等からなるゲート回路(図4参照)にて構成されており、各遅延ユニット2には、A/D変換の対象となるアナログ入力信号(電圧)Vinが駆動電圧として印加されている。
【0047】
また、加算器14は、図2に示すように、各パルス位置数値化部12-1〜12-4から出力される数値データDT1〜DT4をサンプリングクロックCK0の立上がり(又は立下がり)タイミングに同期してそれぞれラッチするラッチ回路40-1、40-2、40-3、40-4と、これら各ラッチ回路40-1〜40-4にてラッチされた各数値データDT1〜DT4をサンプリングクロックCK0の立上がり(又は立下がり)タイミングに同期して加算する加算回路42とから構成されている。
【0048】
一方、各パルス位置数値化部12-1〜12-4は、図2に示すように、それぞれ、パルス遅延回路10を構成する各遅延ユニット2からの出力信号を、各パルス位置数値化部12-1〜12-4毎に互いに異なる入力タイミングで取り込むためのインバータ群20-1、20-2、20-3、20-4と、これら各インバータ群20-1〜20-4を介して入力された各遅延ユニット2からの出力信号をサンプリングクロックCK0の立上がり(又は立下がり)タイミングでラッチするラッチ群22-1、22-2、22-3、22-4と、これら各ラッチ群22-1〜22-4にてラッチされた各遅延ユニット2からの出力信号に基づき、パルス遅延回路10内で遅延ユニット2からの出力がHighレベルからLow レベルに変化している位置(つまり、パルス遅延回路10内でのパルス信号の到達位置)を検出するパルスセレクタ24-1、24-2、24-3、24-4と、このパルスセレクタ24-1〜24-4による検出結果(パルス遅延回路10内でのパルス信号の到達位置)を数値データに変換するエンコーダ26-1、26-2、26-3、26-4と、パルス位置数値化部12-1〜12-4の内の特定のパルス位置数値化部(本実施例ではパルス位置数値化部12-1)のエンコーダ26-1からの出力をそれぞれサンプリングクロックCK0の立上がり(又は立下がり)タイミングでラッチするラッチ回路28-1、28-2、28-3、28-4と、自己のエンコーダ26-1〜26-4から出力されている現在の数値データ(現在値)とラッチ回路28-1〜28-4にラッチされているエンコーダ26-1からの前回の数値データとの偏差を求め、これをnビットの数値データDT1〜DTmとして出力する減算器38と、から構成されている。
【0049】
また、各パルス位置数値化部12-1〜12-4内のインバータ群20-1〜20-4及びラッチ群22-1〜22-4は、図3(a)に示す如く(図ではパルス位置数値化部12-1内のインバータ群20-1及びラッチ群22-1のみを示す)、パルス遅延回路10を構成する各遅延ユニット2からの出力信号を個々に取り込み、ラッチするため、パルス遅延回路10を構成する各遅延ユニット2の個数に対応した数だけ設けられている。
【0050】
そして、そのインバータ群20-1〜20-4を構成するインバータINVには、各パルス位置数値化部12-1〜12-4毎に、それぞれ、反転レベル(換言すればスイッチングレベル)が異なるインバータINV1、INV2、INV3、INV4が用いられている。
【0051】
即ち、図4に示すように、各インバータ群20-1〜20-4を構成するインバータINV1〜INV4は、遅延ユニット2を構成するインバータINVと同様、Pチャネルトランジスタ(FET)とnチャネルトランジスタ(FET)とからなるCMOSインバータにて構成されているが、その反転レベルは、例えば、図3(b)に示すように、各インバータINV1〜INV4を構成するPチャネルトランジスタ(FET)のトランジスタ幅Wp(図ではインバータINV1とINV2のトランジスタ幅Wp1,Wp2を示す)を調整することによって、互いに異なるレベルに設定されている。
【0052】
つまり、インバータINV1〜INV4の反転レベルや遷移時間は、インバータINV1〜INV4を構成するトランジスタの構造によって任意に設定することができることから、本実施例では、各インバータ群20-1〜20-4を構成するインバータINV1〜INV4毎に、それを構成するPチャネルトランジスタ(FET)のトランジスタ幅Wp1、Wp2、Wp3、Wp4を、Wp1>Wp2>Wp3>Wp4となるように調整することによって、図5に示すように、入力信号のレベル変化に対する出力レベルの遷移時間Tfが遅延ユニット2の遅延時間Tdとほぼ等しく、しかも、反転レベルが、夫々、遅延ユニット2からの出力信号(図に示す遅延パルスP1)の信号レベルの変化分(Low レベルとHighレベルとの偏差)を略「m+1」等分(ここでは5当分)する電圧レベル(図に示す反転レベル1〜4)となって、パルス遅延回路10の各遅延ユニット2から各パルス位置数値化部12-1〜12-4(詳しくはラッチ群22-1〜22-4)に入力される出力信号(遅延パルス)の入力タイミングが、遅延ユニット2の遅延時間Tdをパルス位置数値化部12-1〜12-4の個数m(本実施例ではm=4)で除算した時間Td/mだけ互いにずれるようにしているのである。
【0053】
なお、本実施例のように、各インバータINV1〜INV4の反転レベルを互いに異なるレベルに設定するには、必ずしも各インバータINV1〜INV4を構成するPチャネルトランジスタのトランジスタ幅Wpを調整する必要はなく、Pチャネルトランジスタのゲート長Lp、或いは、nチャネルトランジスタのゲート長LnやWnを調整するようにしてもよく、これら各パラメータの全て若しくは複数を調整するようにしてもよい。
【0054】
また、各パルス位置数値化部12-1〜12-4への出力信号(遅延パルス)の入力タイミングが、アナログ入力信号Vinの電圧変化によってTd/mから外れることのないようにするため、本実施例では、図4に示すように、各インバータ群20-1〜20-4を構成するインバータINV1〜INV4についても、遅延ユニット2と同様、A/D変換対象となるアナログ入力信号Vinにて駆動するようにされている。
【0055】
この結果、本実施例のA/D変換装置においては、パルス遅延回路10にパルス信号PAを入力して、パルス遅延回路10内でパルス信号PAを伝送させているときに、各パルス位置数値化部12-1〜12-4でサンプリングクロックCK0に同期して生成される数値データDT1〜DTmは、各パルス位置数値化部12-1〜12-4内でインバータ群20-1〜20-4を介してラッチ群22-1〜22-4に入力される各遅延ユニット2からの出力信号(遅延パルス)の入力タイミングのずれによって、最下位ビット(LSB)がばらつくことになり、加算器14の加算動作によって最終的に得られるA/D変換結果である数値データの電圧分解能は、一つのパルス位置数値化部12にて得られる数値データの電圧分解能に比べて、加算によって増加するビット数(log2 m)分だけ高分解能となる。
【0056】
よって、本実施例のA/D変換装置によれば、パルス遅延回路10と一つのパルス位置数値化部12とで構成される従来のA/D変換装置に対して、A/D変換の速度を低下させることなく、A/D変換結果として得られる数値データDTAの電圧分解能を高めることができる。また、従来のA/D変換装置に対して、得られる数値データDTAの電圧分解能を高める必要がなければ、サンプリングクロックCK1〜CKmの周期を短くして、A/D変換をより高速に行うことができる。
【0057】
また、本実施例のA/D変換装置のように、複数のパルス位置数値化部12を用いてパルス遅延回路10内でのパルス信号の到達位置を数値化し、その数値化結果(数値データ)を加算することにより、最終的に得られる数値データのビット数(換言すれば電圧分解能)を高める方法としては、例えば、図6に示す参考例1のように、m個(4個)のパルス位置数値化部12を、ラッチ群22と、パルスセレクタ24と、エンコーダ26と、自己のエンコーダ26からの出力をラッチするラッチ回路28と、ラッチ回路28の出力とエンコーダ26からの出力との偏差を演算する減算器30とを用いて、全て共通に構成し(図6(b)参照)、各パルス位置数値化部12には、位相がサンプリング周期の1/mだけ互いにずれたサンプリングクロックCK1〜CK4を入力することにより(図6(a)参照)、互いに異なるタイミングで数値データを生成するようにすることが考えられる。
【0058】
しかし、この参考例1のA/D変換方法では、各パルス位置数値化部12でのA/D変換タイミングは異なるものの、各パルス位置数値化部12のA/D変換特性は、全て同じA/D変換特性(図7に示すオフセットのないA/D変換特性1)となり、各パルス位置数値化部12で得られる数値データの分解能は全て同じになる。したがって、入力電圧Vinが時間的に変化しない場合は、分解能の向上は得られない。
【0059】
これに対して、本実施例のA/D変換装置では、各パルス位置数値化部12-1〜12-4内で各遅延ユニット2からの出力信号(遅延パルス)を取り込むタイミングを、各パルス位置数値化部12-1〜12-4毎に、遅延ユニット2の遅延時間Tdを1/mした時間分だけずらすようにしていることから、実質的に、各パルス位置数値化部12-1〜12-4においてパルス信号の到達位置を検出する際のサンプリング時間が、遅延ユニット2の遅延時間Tdを1/mした時間分だけずれることと等価になる。
【0060】
この結果、各パルス位置数値化部12-1〜12-4のA/D変換特性は、図7に示すように、例えば、パルス位置数値化部12-1のA/D変換特性がオフセットのないA/D変換特性1であるとすれば、他のパルス位置数値化部12-2〜12-4のA/D変換特性は、その基準となるA/D変換特性1に一定のオフセット量(=LSBの1/m分)を順に加算した3種類のA/D変換特性2〜4となり、各パルス位置数値化部12-1〜12-4で得られる数値データの分解能を、LSBの1/m分だけ互いに異なる値に設定できることになる。
【0061】
よって、本実施例のA/D変換装置によれば、アナログ入力信号Vinが変動している場合であっても、また、アナログ入力信号Vinの電圧レベルが一定で変化しない場合であっても、各パルス位置数値化部12-1〜12-4のオフセットの違いによって、各パルス位置数値化部12で得られる数値データが異なる値となり、上記参考例1に比べて、アナログ入力信号Vinをより精度よくA/D変換することができるようになる。
【0062】
つまり、図6に示した参考例1では、アナログ入力信号Vinが変動している場合には、本実施例と略同じA/D変換結果(図7では6+5×3=21)が得られるものの、アナログ入力信号Vinの電圧レベルが一定である場合には、各パルス位置数値化部12で得られる数値データが全て同一の値になるため、最終的に得られる数値データの電圧分解能を高めることができないのに対して、本実施例のA/D変換装置によれば、アナログ入力信号Vinの電圧レベルが一定であっても、各パルス位置数値化部12で得られる数値データが異なる値となるため、最終的に得られる数値データの電圧分解能を高めることができるようになるのである。
【0063】
以上、本発明の一実施例について説明したが、本発明は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、パルス遅延回路10を構成する各遅延ユニット2からの出力信号(遅延パルス)の入力タイミングを各パルス位置数値化部12-1〜12-4毎にずらすためのインバータ群20-1〜20-4には、互いに反転レベルが異なるインバータINV1〜INV4を、パルス遅延回路10内の各遅延ユニット2毎に設けるものとして説明したが、A/D変換装置を温度変化が大きい環境下(例えば、自動車等)で使用する際には、図8に示すように、各インバータ群20-1〜20-4を構成するインバータINV1〜INV4の少なくとも出力側(図8では、入力側と出力側)に、パルス遅延回路10内の遅延ユニット2を構成しているインバータINVと同じ一般的なインバータ(但し、駆動能力は必要に応じて変える。即ち、スイッチングレベルは一般的に設定するが、pチャネルとnチャネルの両トランジスタサイズは条件に合わせて大きくする)を設け、これをバッファとして利用するようにするとよい。
【0064】
つまり、例えば、各遅延ユニット2から各パルス位置数値化部12-1〜12-4への出力信号(遅延パルス)の入力経路に、反転レベルの異なるインバータINV1〜INV4を設けた場合、このインバータINV1〜INV4の出力をラッチ群22-1〜22-4を構成するラッチ回路に直接接続するようにすると、インバータINV1〜INV4の出力側の負荷容量が温度によって変化した際に、インバータINV1〜INV4の出力が反転するのに要する時間も変化してしまうことから、A/D変換装置を温度変化が大きい環境下(例えば、自動車等)で使用する際には、少なくとも、各インバータINV1〜INV4の出力側には、インバータ等からなるバッファを設けて、各インバータINV1〜INV4を後段の負荷条件の影響を受けることなく動作させるようにするとよい。
【0065】
また、上記実施例では、各パルス位置数値化部12-1〜12-4は、外部から周期的に入力されるサンプリングクロックCK0の立上がり(又は立下がり)タイミングで動作し、各パルス位置数値化部12-1〜12-4では、パルス位置数値化部12-1にて前回のサンプリングクロックCK0の立上がり(又は立下がり)タイミングで生成した数値データと、各パルス位置数値化部12-1〜12-4にて今回のサンプリングクロックCK0の立上がり(又は立下がり)タイミングで生成した数値データとの偏差を求めるものとして説明したが、この方法で、数値データを繰り返し生成するには、パルス遅延回路10を構成する遅延ユニット2の数を極めて多くする必要があり、パルス遅延回路10の大型化を招くことになる。
【0066】
このため、各パルス位置数値化部12-1〜12-4内で、サンプリングクロックCK0に同期して、繰り返し数値データを生成する際には、A/D変換装置を、図9に示すように構成してもよい。
即ち、図9に示すA/D変換装置においては、パルス遅延回路として、遅延ユニット2をリング状に連結することにより、最終段の遅延ユニット2eから初段の遅延ユニット2sにパルス信号PAを戻して、パルス信号を周回させるように構成されたパルス周回回路11を備え、このパルス周回回路11の最終段の遅延ユニット2sからの出力を、アンド回路ANDを介して周回数カウンタ16に入力することにより、周回数カウンタ16にてパルス周回回路11内でのパルス信号の周回回数をカウントするように構成されている。
【0067】
また、パルス位置数値化部12-1には、インバータ群20-1、ラッチ群22-1、パルスセレクタ24-1、エンコーダ26-1、ラッチ回路28-1、減算器30-1に加えて、サンプリングクロックCKの立上がり(又は立下がり)タイミングで周回数カウンタ16からの出力(kビット)をラッチするラッチ回路32-1と、サンプリングクロックCKをその周期よりも短い(半分程度)の遅延時間を有する遅延線36-1を介して受けて、その立上がり(又は立下がり)タイミングで周回数カウンタ16からの出力(kビット)をラッチするラッチ回路34-1と、エンコーダ26-1から出力される数値データ(jビット)の最上位(MSB)のビットデータがLow レベルであればラッチ回路32-1からの出力を選択し、そのビットデータがHighレベルであればラッチ回路34-1からの出力を選択するセレクタ38-1とを備え、エンコーダ26-1からの出力(jビット)を下位ビットデータ、セレクタ38-1からの出力(kビット)を上位ビットデータとするnビットの数値データISを生成するようにされている。
【0068】
そして、その数値データISは、上記実施例と同様、ラッチ回路28-1に入力されてラッチされると共に、減算器30-1にて、そのラッチされた前回の数値データISと、今回生成した数値データISとの偏差が演算され、その演算結果が、数値データDT1として図示しない加算器14に出力される。
【0069】
また、図示しないが、他のパルス位置数値化部12-2〜12-4も、パルス位置数値化部12-1と同様に構成されており、パルス位置数値化部12-1と同様にnビットの数値データISを生成して、その生成した数値データと、ラッチ回路28-2〜28-4にてラッチしたパルス位置数値化部12-1での前回の数値データとの偏差を、減算器30-1にて演算して、その演算結果を、数値データDT2〜DT4として出力するようにされている。
【0070】
この結果、図9に示したA/D変換装置によれば、パルス遅延回路としてのパルス周回回路11内でパルス信号を周回させつつ、その周回回数とパルス周回回路11内でのパルス信号の到達位置とに基づき、アナログ入力信号VinをA/D変換することができるようになり、パルス遅延回路(詳しくはパルス周回回路11)を構成する遅延ユニット2の数を少なくしても、A/D変換動作を長時間に渡って繰り返し行うことができるようになる。
【0071】
なお、パルス周回回路11から周回数カウンタ16へのパルス信号の入力経路に設けられたアンド回路ANDは、パルス周回回路11の最終段の遅延ユニット2eに接続されない側の入力端子がHighレベルであるとき、遅延ユニット2eからの出力を周回数カウンタ16に入力して、周回数カウンタ16のカウント動作を許可し、逆に、パルス周回回路11の周回動作が停止状態で最終段の遅延ユニット2eの出力がLow レベルであるときに、その最終段の遅延ユニット2eに接続されない側の入力端子にカウンタテスト用のテストクロックTCKを入力することにより、周回数カウンタ16のカウント動作を外部からテストできるようにするためのものである。
【0072】
また次に、上記実施例では、加算器14の動作によって得られた数値データ(つまり加算結果)を、そのままアナログ入力信号VinのA/D変換結果として出力するものとして説明したが、A/D変換結果のSN比(信号対雑音比)を向上するためには、例えば、図10に例示するように、加算器14から出力される加算後の数値データDTAを、D−フリップフロップ等からなるラッチ回路18a、18b、18cにて順次シフトしながらラッチし、各ラッチ回路18a、18b、18cにてラッチされた過去3回分の数値データDTAと、加算器14から出力される数値データDTAの最新値とを加算回路19にて加算することにより、数値データDTAの移動平均をとるようにしてもよい。なお、図10では、加算回路19から出力される移動平均後の数値データDout が、加算器14から出力される数値データDTAのビット数に1ビットを加えた「n+log2 m+1」ビットとなるように、加算回路19を構成している。
【0073】
以上、本発明の実施例及び変形例について説明したが、次に、本発明と同様に複数のパルス位置数値化部12を用いてパルス遅延回路10内でのパルス信号の到達位置を数値化し、その数値化結果(数値データ)を加算することにより、本発明と同様の電圧分解能にて、アナログ入力信号VinをA/D変換する方法について説明する(参考例2)。
【0074】
図11(a)は、この参考例2のA/D変換装置の構成を表すブロック図である。
図11(a)に示すように、参考例2のA/D変換装置は、図1に示した実施例のA/D変換装置と同様、パルス遅延回路10と、m個(4個)のパルス位置数値化部12-1〜12-2と、これら各パルス位置数値化部12-1〜12-4から出力されるm個(4個)の数値データDT1〜DTm(DTm=DT4)を加算することで「n+log2 m」ビットの数値データDTAを生成する加算器14とから構成されている。
【0075】
そして、本参考例2のA/D変換装置が上記実施例のA/D変換装置と異なる点は、4個のパルス位置数値化部12-1〜12-4が図12に示す如く構成され、これら各パルス位置数値化部12-1〜12-4に、図11(b)に示す一定周期(周期:Ts)の基準クロックCK0と、この基準クロックCK0に基づき生成された4個のサンプリングクロックCK1〜CK4の一つが入力される点である。
【0076】
即ち、図11(b)に示すように、4個のパルス位置数値化部12-1〜12-4に夫々入力される4個のサンプリングクロックCK1〜CK4は、基準クロックCK0を遅延させることにより生成されたものであり、各サンプリングクロックCK1〜CK4の位相は、パルス遅延回路10を構成する遅延ユニット2の遅延時間TdをサンプリングクロックCK1〜CK4の個数m(つまり「4」)で除算した単位時間△Tだけ互いにずれている。つまり、サンプリングクロックCK2〜CK4は、サンプリングクロックCK1を基準に、単位時間△Tの整数倍の時間(1×△Ts、2×△Ts、3×△Ts)だけ遅延されている。
【0077】
また、図12に示すように、4個のパルス位置数値化部12-1〜12-4は、図2に示した実施例のものから、インバータ群20-1〜20-4を削除し、パルス遅延回路10を構成する各遅延ユニット2からの出力を各ラッチ群22-1〜22-4に直接入力するようにされている。
【0078】
このように構成された参考例2のA/D変換装置によれば、上記実施例と同様に、各パルス位置数値化部12-1〜12-4において、サンプリングクロックCK1の一周期Tsを基準として互いに時間△Tだけずれたサンプリング周期(Ts、Ts+△T、Ts+2×△T、Ts+3×△t)で、パルス遅延回路10内でパルス信号PAが通過した遅延ユニット2の個数が数値化されることになる。
【0079】
従って、この参考例2のA/D変換装置によっても、上記実施例と同様の効果が得られる。
但し、この参考例2のA/D変換装置では、基準クロックCK0を用いて、各パルス位置数値化部12-1〜12-4の動作タイミングを決定するサンプリングクロックCK1〜CK4を生成する回路を別途設ける必要があり、しかも、その生成したサンプリングクロックCK1〜CK4が異なる時間で遅延されて各パルス位置数値化部12-1〜12-4に入力されることのないよう、各回路の配置を高精度に設定する必要があるため、上記実施例に比べて回路構成が複雑で、設計が難しいという問題がある。
【0080】
なお、基準クロックCK0からサンプリングクロックCK1〜CK4を生成するための回路については、例えば、図13に示すように、基準クロックCK0を、上記実施例と同様に反転タイミングの異なるインバータINV1〜INV4を通過させることによって生成するように構成すればよいが、この場合にも、各インバータINV1〜INV4が出力側の負荷条件(容量等)の温度変化の影響を受けることのないよう、各インバータINV1〜INV4の出力側に、同一特性のインバータINV等からなるバッファを設けることが望ましい。但し、この場合でも、駆動能力は必要に応じて変える必要がある。即ち、スイッチングレベルは一般的に設定するが、pチャネルとnチャネルの両トランジスタサイズは、条件(駆動負荷)に合わせて大きくする。
【図面の簡単な説明】
【図1】 実施例のA/D変換装置の構成を表すブロック図である。
【図2】 実施例のパルス位置数値化部の構成を表すブロック図である。
【図3】 実施例のインバータ群及びラッチ群の構成を表す説明図である。
【図4】 実施例のインバータ群及び遅延ユニットの構成を表す電気回路図である。
【図5】 実施例のインバータ群を構成するインバータの動作を説明する説明図である。
【図6】 参考例1のA/D変換装置の構成を表すブロック図である。
【図7】 実施例のパルス位置数値化部のA/D変換特性を表す説明図である。
【図8】 実施例のインバータ群の他の構成例を表す電気回路図である。
【図9】 パルス遅延回路としてパルス周回回路を用いたA/D変換装置の構成を表すブロック図である。
【図10】 A/D変換結果を移動平均する回路を設けたA/D変換装置の構成を表すブロック図である。
【図11】 参考例2のA/D変換装置の構成及びサンプリングクロックを表す説明図である。
【図12】 参考例2のパルス位置数値化部の構成を表すブロック図である。
【図13】 参考例のA/D変換装置においてサンプリングクロックを生成するのに用いられるサンプリングクロック生成回路の構成例を説明する説明図である。
【符号の説明】
2…遅延ユニット、10…パルス遅延回路、11…パルス周回回路、12-1〜12-4,12…パルス位置数値化部、14…加算器、16…周回数カウンタ、18a〜18c,28-1〜28-4,32-1,34-1,40-1〜40-4…ラッチ回路、19,42-1〜42-4…加算回路、20-1〜20-4…インバータ群、22-1〜22-4…ラッチ群、24-1〜24-4…パルスセレクタ、26-1〜26-4…エンコーダ、30-1〜30-4…減算器、36-1…遅延線、38-1…セレクタ、INV,INV0〜INV4…インバータ。
Claims (16)
- パルス信号を遅延して出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路における各遅延ユニットの遅延時間をアナログ入力信号にて変調すると共に、
前記パルス遅延回路にパルス信号を入力することにより、前記パルス遅延回路内でパルス信号を伝送させ、
その後、所定のタイミングで、前記パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、
該ラッチした各信号のレベルに基づき、前記パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成することにより、前記アナログ入力信号を数値データに変換するA/D変換方法であって、
前記パルス遅延回路を構成する各遅延ユニットからの出力信号のラッチ及び前記数値データの生成を、複数のパルス位置数値化手段を用いて同時に行うと共に、
該各パルス位置数値化手段毎に、前記各遅延ユニットからの出力信号の入力タイミングを前記遅延ユニットの遅延時間よりも短い時間にてずらし、
前記各パルス位置数値化手段にて得られた数値データを加算することを特徴とするA/D変換方法。 - 前記各パルス位置数値化手段毎の前記出力信号の入力タイミングのずれは、前記遅延ユニットの遅延時間(Td)を前記パルス位置数値化手段の個数(m)で除した時間(Td/m)に設定することを特徴とする請求項1記載のA/D変換方法。
- 前記各遅延ユニットから前記各パルス位置数値化手段への前記出力信号の入力経路上にそれぞれ設けられたインバータの反転レベルを各パルス位置数値化手段毎に異なるレベルに設定することにより、前記各パルス位置数値化手段への前記出力信号の入力タイミングをずらすことを特徴とする請求項1又は請求項2記載のA/D変換方法。
- 前記インバータの駆動電圧を前記アナログ入力電圧とすることを特徴とする請求項3記載のA/D変換方法。
- 前記インバータの出力側にはバッファを設けることを特徴とする請求項3又は請求項4記載のA/D変換方法。
- 前記各パルス位置数値化手段は、共通のサンプリングクロックを用いて動作させることを特徴とする請求項1〜請求項5何れか記載のA/D変換方法。
- 前記各パルス位置数値化手段を、前記サンプリングクロックに同期して繰り返し動作させると共に、
前記複数のパルス位置数値化手段の内の特定のパルス位置数値化手段からは、前記サンプリングクロックに同期して得られた今回の数値データと前回の数値データとの偏差を、最新の数値データとして出力させ、
他のパルス位置数値化手段からは、前記サンプリングクロックに同期して得られた今回の数値データと、前記特定のパルス位置数値化手段内で前記サンプリングクロックに同期して得られた前回の数値データとの偏差を、最新の数値データとして出力させることを特徴とする請求項6記載のA/D変換方法。 - 前記パルス遅延回路として、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるパルス周回回路を使用し、
該パルス周回回路へのパルス信号入力後の該パルス周回回路内でのパルス信号の周回回数を周回数カウンタによりカウントし、
前記各パルス位置数値化手段では、前記サンプリングクロックに同期して、前記パルス周回回路内でのパルス信号の位置を数値化し、該数値化により得られた数値データを下位ビットデータ、前記周回数カウンタによりカウントされた前記パルス信号の周回回数を上位ビットデータとする数値データを生成することを特徴とする請求項7記載のA/D変換方法。 - アナログ入力信号を数値データに変換するA/D変換装置であって、
前記アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数個直列に接続してなるパルス遅延回路と、
前記パルス遅延回路にパルス信号が入力された後の所定のタイミングで、前記パルス遅延回路を構成する各遅延ユニットからの出力信号をラッチし、該ラッチした各信号のレベルに基づき、前記パルス遅延回路内でのパルス信号の到達位置を表す数値データを生成するm個のパルス位置数値化手段と、
該各パルス位置数値化手段毎に、前記各遅延ユニットからの出力信号の入力タイミングを前記遅延ユニットの遅延時間よりも短い時間にてずらす遅延手段と、前記各パルス位置数値化手段にて得られた数値データを加算し、該加算結果を、前記アナログ入力信号を表す数値データとして出力する加算手段と、
を備えたことを特徴とするA/D変換装置。 - 前記遅延手段は、前記各パルス位置数値化手段への前記出力信号の入力タイミングが、それぞれ、前記遅延ユニットの遅延時間(Td)を前記パルス位置数値化手段の個数(m)で除した時間(Td/m)分だけずれるように、出力信号を遅延させることを特徴とする請求項9記載のA/D変換装置。
- 前記遅延手段は、前記パルス遅延回路を構成する各遅延ユニットから前記各パルス位置数値化手段への前記出力信号の入力経路上にそれぞれ設けられ、反転レベルが各パルス位置数値化手段毎に異なるレベルに設定されたインバータからなることを特徴とする請求項9又は請求項10記載のA/D変換装置。
- 前記インバータは、前記アナログ入力電圧を駆動電圧として動作することを特徴とする請求項11記載のA/D変換装置。
- 前記インバータの出力側にバッファを設けたことを特徴とする請求項11又は請求項12記載のA/D変換装置。
- 前記各パルス位置数値化手段は、共通のサンプリングクロックを受けて動作することを特徴とする請求項9〜請求項13何れか記載のA/D変換装置。
- 前記複数のパルス位置数値化手段の内の特定のパルス位置数値化手段は、前記サンプリングクロックに同期して生成した今回の数値データと前回の数値データとの偏差を、A/D変換結果を表す数値データとして、前記加算手段に出力し、
他のパルス位置数値化手段は、前記サンプリングクロックに同期して生成した今回の数値データと、前記特定のパルス位置数値化手段内で前記サンプリングクロックに同期して生成された前回の数値データとの偏差を、A/D変換結果を表す数値データとして、前記加算手段に出力することを特徴とする請求項14記載のA/D変換装置。 - 前記パルス遅延回路を、前記遅延ユニットがリング状に連結されることにより前記パルス信号を周回させるパルス周回回路にて構成すると共に、
該パルス周回回路内でのパルス信号の周回回数をカウントする周回数カウンタを設け、
前記各パルス位置数値化手段を、それぞれ、前記サンプリングクロックに同期して、前記パルス周回回路内でのパルス信号の位置を数値化し、該数値化により得られた数値データを下位ビットデータ、前記周回数カウンタによりカウントされた前記パルス信号の周回回数を上位ビットデータとする数値データを生成するよう構成してなることを特徴とする請求項15記載のA/D変換装置。
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