JP7119982B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、パルス信号を遅延して出力する遅延ユニットを複数個直列接続してなるパルス遅延回路を用いてアナログ入力信号を数値データに変換するＡ／Ｄ変換回路に関する。

Ａ／Ｄ変換回路は、その構成を簡単化しながら高分解能のデジタル値を取得できるように開発が進められている（例えば、特許文献１参照）。特許文献１記載のＡ／Ｄ変換装置は、各種ゲート回路からなる複数の遅延ユニットを直列接続してなるパルス遅延回路を備える。このＡ／Ｄ変換装置は、Ａ／Ｄ変換対象となるアナログ入力信号をパルス遅延回路の電源電圧として供給すると同時に、伝送用のパルス信号（スタートパルス）を入力するように構成されている。

そしてパルス遅延回路は、各遅延ユニットの前記電源電圧に依存する遅延時間に対応した速度でパルス信号を遅延させることになり、そのパルス信号が伝達する間、所定のサンプリング時間内にパルス信号が通過した遅延ユニットの個数をカウントすることでアナログ入力信号を数値データに変換している。このＡ／Ｄ変換装置は、１つのパルス遅延回路と、複数のサンプリングクロックにより動作する複数のパルス位置数値化部と、サンプリングクロック発生回路と、それぞれパルス位置を数値化するエンコーダを用いて構成されており、クロックエッジシフト（ＣＫＥＳ）型のＡ／Ｄ変換回路と称されている。

特開２００４－００７３８５号公報 特開２０１８－１８２５６１号公報

特許文献１記載のＡ／Ｄ変換回路のように、奇数個のパルス遅延ユニットを用いてパルス遅延回路を構成すると、２のＮ乗個の遅延ユニットを用いた場合の周辺回路構成を採用できない。この場合、複数のエンコーダの出力データにコード欠け等の誤差を生じる。近年の動作の高速化の要求に伴い、クロックエッジシフト型のＡ／Ｄ変換回路では、その誤差が積算されてしまう可能性が高くなっており、Ａ／Ｄ変換結果に大きな誤差を生じやすくなり、Ａ／Ｄ変換精度が低下してしまう。

本発明の目的は、複数のエンコーダの出力データの誤差が積算されることを抑制することで高精度なＡ／Ｄ変換結果を得られるようにしたＡ／Ｄ変換回路を提供することにある。

請求項１記載の発明によれば、複数のエンコーダのエンコード値をサンプリングクロックを用いてサンプリングするが、このとき初期値から終値にかけて順に設定されるエンコード値を周回して同期サンプリングする。複数の減算部は、連続するサンプリングクロックにて同期サンプリングされるエンコーダの数値データの前回値と今回値との差をそれぞれ算出する。

通常、エンコーダは、連続するサンプリングクロックにてエンコード値を同期サンプリングし、減算部が、順に設定されるエンコード値の今回値と前回値との差を算出すると、その差がパルス信号の移動速度に依存する。このため、加算部が複数の減算部の減算結果を加算することで、パルス信号の移動速度に相関のあるアナログ信号の大きさに依存したデジタルデータを出力できる。

それぞれ時間的に連続するサンプリングクロックにて複数のエンコーダのエンコード値を同期サンプリングしたとき、例えば前回値がエンコード値の終値に近い値に設定され、今回値が終値を周回してエンコード値の初期値に近い値に戻って設定されることがある。この場合、加算部が複数の減算部の減算結果を加算すると、エンコーダの出力データはエンコード値の終値から初期値に戻り周回したときに、コード増加などステップ的な誤差（以下、ステップ誤差と称する）を生じる。

特に、サンプリングクロックにて複数のエンコーダのエンコード値を同期サンプリングするため、例えば多数のエンコーダのエンコード値をサンプリングしたときに、これらにステップ誤差を生じてしまうと、ステップ誤差が積算されることで誤差が大きくなる。

請求項１記載の発明によれば、エンコード値は、少なくとも２以上のエンコーダ間でシフトするように設定されているため、たとえ加算部が、前述のステップ誤差の影響を受けて複数の減算部の減算結果を加算したとしても、当該ステップ誤差は少数のエンコーダ分だけ積算されるだけに留まる。このため、ステップ誤差を極力積算することなく減算結果を加算できる。これにより、誤差を極力抑制でき、Ａ／Ｄ変換結果を高精度に得られる。

第１実施形態についてＡ／Ｄ変換回路の電気的構成図 クロック発生回路の電気的構成図 Ａ／Ｄ変換回路の詳細を示す電気的構成図 複数のエンコーダにおけるエンコード値の内容説明図 コード欠け、コード増加の積算誤差の比較例の説明図 積算誤差を抑制した効果の説明図 第２実施形態についてＡ／Ｄ変換回路の詳細を示す電気的構成図 複数のエンコーダにおけるエンコード値の内容説明図 第３実施形態についてＡ／Ｄ変換回路の電気的構成図 複数のエンコーダにおけるエンコード値の内容説明図 第４実施形態について示す複数のエンコーダにおけるエンコード値の内容説明図 第５実施形態におけるＡ／Ｄ変換回路の電気的構成図 複数のエンコーダにおけるエンコード値の内容説明図 第６実施形態について示す複数のエンコーダにおけるエンコード値の内容説明図 第７実施形態についてＡ／Ｄ変換回路の詳細を示す電気的構成図 コード増加、コード欠けの様子を示す説明図 コード欠けおよびコード増加が相殺される様子を示す説明図

以下、Ａ／Ｄ変換装置の幾つかの実施形態について図面を参照しながら説明する。以下に示す各実施形態において、先行する実施形態で説明した内容に対応する部分には同一の参照符号を付して重複する説明を省略することがある。特に、各実施形態において実質的に同一又は類似部分には同一符号又は類似符号（例えば一及び十の位に同一符号を付すと共に百の位に他の符号）を付して必要に応じて説明を省略する。

（第１実施形態）
図１から図６は、第１実施形態の説明図を示している。図１に示すＴＡＤ１は、時間Ａ／Ｄ（ＴＡＤ：Time Analog to Digital Converter）方式のＡ／Ｄ変換回路であり、例えば自動車の電子制御ユニット（以下、ＥＣＵ）に搭載されたマイクロコンピュータやＥＣＵとのデジタル通信機能を有するセンサ製品などの半導体集積回路装置の内部にＣＭＯＳ製造プロセスを用いて構成される。ＴＡＤ１は、センサ等から出力されたアナログ入力信号Ｖinを入力し、このアナログ入力信号Ｖinをデジタル値となるＡ／Ｄ変換データＤＴに変換して出力する。

ＴＡＤ１は、リング状パルス遅延回路（以下、単にパルス遅延回路と称す：パルス遅延部相当）２と、クロック発生回路３と、複数のパルス位置数値化部（Ｌ＆Ｅ／Ｓ: Latch-&-Encoder and Subtractor）４１…４４と、加算部としての加算器５とを備える。

＜パルス遅延回路２の構成説明＞
パルス遅延回路２は、パルス信号ＰＡを反転遅延して出力する遅延ユニットＤＵ（Ｇ１…Ｇ１５）を奇数個直列接続して例えばリング状に構成される。遅延ユニットＤＵは、それぞれパルス信号ＰＡを所定の遅延時間Ｔｄだけそれぞれ遅延させて出力するゲート回路Ｇ１…Ｇ１５により構成されている。このため、以下の説明では、１又は複数の遅延ユニットを「ＤＵ」と表記したり、またはゲート回路として「Ｇ１」…「Ｇ１５」と表記する。本形態では、パルス遅延回路２はゲート回路Ｇ１…Ｇ１５を１５個接続した形態を示す。パルス遅延回路２は、各遅延ユニットＤＵ（Ｇ１…Ｇ１５）の出力をパルス位置数値化部４１…４８に出力するように構成されている。

各ゲート回路Ｇ１…Ｇ１５には、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖinが電源電圧（駆動電圧）として入力され、各ゲート回路Ｇ１…Ｇ１５がこのアナログ入力信号Ｖinの値に応じて信号出力する。各ゲート回路Ｇ１…Ｇ１５は、アナログ入力信号Ｖinによりその遅延時間Ｔｄが変化するゲート回路であればどのようなものでも用いることができるが、図１に示すように、ＮＡＮＤゲートＧ１、ＮＯＴゲートＧ２…Ｇ１５を組み合わせて遅延ユニットＤＵを構成することが望ましい。

図１に示すパルス遅延回路２は、初段の１個のＮＡＮＤゲートＧ１とその後段の偶数個のＮＯＴゲートＧ２…Ｇ１５とを用いて構成される。偶数個のＮＯＴゲートＧ２…Ｇ１５は縦続接続されており、ＮＡＮＤゲートＧ１はパルス信号ＰＡを入力すると共に、最後段のＮＯＴゲートＧ１５の出力を入力して構成されている。これにより、パルス信号ＰＡがパルス遅延回路２に入力されると、パルス遅延回路２は、このパルス信号ＰＡを伝送して周回させる。

ＮＯＴゲートＧ２…Ｇ１５は、その回路構成をより簡単化し遅延時間Ｔｄを極力短縮して時間分解能を高めるため、１段のＣＭＯＳインバータを用いて構成されている。

ＮＯＴゲートＧ２…Ｇ１５が、１段のＣＭＯＳインバータにより構成されているときには、パルス遅延回路２に入力されるパルス信号ＰＡをＬレベルからＨレベルに切替えると、奇数段目ではＨレベルからＬレベルに切り替わると共に、偶数段目ではＬレベルからＨレベルに切り替わる。ＮＯＴゲートＧ２…Ｇ１５が１段のＣＭＯＳインバータ６により構成されている場合には、遅延時間Ｔｄを短くでき、より高速にＡ／Ｄ変換結果を得られる。遅延ユニットＤＵは全体で奇数段構成されているため、入出力が共にＨレベル又はＬレベルとなる遅延ユニットＤＵが順に移動する。これにより発振状態が保持される。

＜クロック発生回路３の構成＞
図２に示すように、クロック発生回路３は、インバータＭ１を前段に接続すると共にインバータＭ２ａ…Ｍ２ｄを後段に並列接続して構成され、これにより複数のサンプリングクロックＣＫ１…ＣＫｍを出力する。この図２の構成では、インバータＭ１を１段目、インバータＭ２ａ…Ｍ２ｄを２段目としている。なお、本実施形態ではｍ＝４の形態を示している。

これらの複数段のインバータＭ１、Ｍ２ａ…Ｍ２ｄには、アナログ入力信号Ｖinが電源電圧（駆動電圧）として与えられており、パルス遅延回路２のパルス信号ＰＡの遅延時間Ｔｄに合わせて、サンプリングクロックＣＫ１…ＣＫ４の遅延時間が調整されるように構成されている。クロック発生回路３は、基準として入力されるサンプリングクロック基準信号ＣＫｓに基づいて複数のサンプリングクロックＣＫ１…ＣＫ４を生成する。サンプリングクロック基準信号ＣＫｓは、外部から入力されるメインのサンプリングクロックでありＡ／Ｄ変換に用いられる。

１段目のインバータＭ１はクロック基準信号ＣＫｓを入力してパルスを伝達して２段目のインバータＭ２に出力し、２段目のインバータＭ２ａ…Ｍ２ｄもまたパルスを伝達して出力する。１段目のインバータＭ１、及び２段目の複数のインバータＭ２ａ…Ｍ２ｄは、ｐチャネルトランジスタ及びｎチャネルトランジスタを用いて構成される。インバータＭ２ａ…Ｍ２ｄは、ｐチャネルトランジスタ及びｎチャネルトランジスタのゲート幅、ゲート長が互いに異なっており、クロックエッジの立上り遅延時間差ΔＴｓを相対的に変化させるようになっている。サンプリングクロックＣＫ１、ＣＫ２…ＣＫｍは、この順にクロックエッジの立上り時間が順に遅くなるように設定されている。

これらの２段目のインバータＭ２ａ…Ｍ２ｄの後段には、それぞれラッチ回路４１ａ…４１ｄ（図３参照）が接続されており、これによりインバータＭ２ａ…Ｍ２ｄの出力によりパルス位置数値化部４１…４４のラッチ回路４１ａ…４１ｄのラッチタイミングが決定される。
また、サンプリングクロックＣＫ１…ＣＫｍの周期Ｔｓは、各遅延ユニットＤＵの各遅延時間Ｔｄに比べて長い時間、例えば、１つの遅延ユニットＤＵの遅延時間Ｔｄの数倍以上の一定時間に設定されている。各サンプリングクロックＣＫ１…ＣＫｍは、隣接するクロック同士の位相差がその周期を１／ｍした一定時間△Ｔｓとなるように設定されている。

またパルス遅延回路２の遅延ユニットＤＵの接続段数は、各パルス位置数値化部４１…４４がそれぞれ入力するサンプリングクロックＣＫ１…ＣＫｍの周期Ｔｓに同期して所定回数の数値化動作を実行できるように、サンプリングクロックＣＫ１…ＣＫｍの周期Ｔｓに比較して長い時間だけパルス信号ＰＡを伝送可能な段数に設定されている。

＜パルス位置数値化部４１…４４の構成＞
図３の詳細図を参照して全体構成説明を続ける。複数のパルス位置数値化部４１…４４は、サンプリングクロックＣＫ１…ＣＫ４の立上り又は立下りのクロックエッジのタイミングに同期して、そのサンプリングクロックＣＫ１…ＣＫ４の一周期内にパルス遅延回路２の内部にてパルス信号ＰＡが通過した遅延ユニットＤＵの個数を検出し、その検出結果に相関のあるＡ／Ｄ変換データＤＴを出力する。

特に、複数のパルス位置数値化部４１…４４は、パルス信号ＰＡの位置を数値化して表した前回値と今回値との偏差に基づいて、各サンプリングクロックＣＫ１…ＣＫ４の一周期内にパルス遅延回路２の内部にてパルス信号ＰＡが通過した遅延ユニットＤＵの個数を算出することでＡ／Ｄ変換データＤＴ（ＤＴ１…ＤＴ４）を生成出力する。

具体的には、パルス位置数値化部４１…４４は、それぞれ、ラッチ回路４１ａ…４１ｄ、及びパルス位置数値化部本体４１ｂ…４４ｂを備えている。パルス位置数値化部本体４１ｂ…４４ｂは、それぞれ、パルスセレクタ１３と、エンコーダ１４と、ラッチ回路１５と、減算器１６とを備える。

ラッチ回路４１ａ…４１ｄは、それぞれ対応したサンプリングクロックＣＫ１…ＣＫ４のクロックエッジのタイミングに同期して、パルス遅延回路２の各遅延ユニットＤＵの出力のＨ／Ｌレベルをラッチする。パルスセレクタ１３は、図３に示すように１５段の排他的論理和ゲートを図示形態に接続して構成される。

パルスセレクタ１３は、遅延ユニットＤＵの前段出力（例えばＰ１）のラッチ回路４１ａ…４４ａの保持Ｈ／Ｌレベルと、遅延ユニットＤＵの自段出力（例えばＰ２）のラッチ回路４１ａ…４４ａの保持Ｈ／Ｌレベルとを比較し、共にＨレベル又は共にＬレベルになる位置を検出し、この検出位置をパルス信号ＰＡの到達位置としてエンコーダ１４に出力する。

すなわちパルス位置数値化部本体４１ｂ…４４ｂのパルスセレクタ１３は、パルス遅延回路２内で隣接する遅延ユニットＤＵの出力が同レベルとなる位置をパルス信号ＰＡの到達位置として検出する。これによりパルスセレクタ１３は、パルス遅延回路２を周回するパルス信号ＰＡの到達位置を検出できる。

エンコーダ１４は、パルスセレクタ１３による検出結果をＡ／Ｄ変換データＤＴに変換するように構成され、これによりパルス遅延回路２の内部のパルス信号ＰＡの到達位置を数値化する。ラッチ回路１５は、エンコーダ１４から出力されるデータをラッチすることで前回値として格納する。減算器１６は、エンコーダ１４から出力されるデータの今回値から、ラッチ回路１５に格納されたデータの前回値を２進数の補数演算により減算し、この減算データを数値データＤＴ１…ＤＴｍとして出力する。

加算器５は、複数のパルス位置数値化部４１…４８により出力されるｍ個の数値化結果である数値データＤＴ１…ＤＴｍを加算することで「ｎ＋ｌｏｇ_２ｍ」ビットのＡ／Ｄ変換データＤＴを生成する。

このように構成されたＡ／Ｄ変換回路１は、各遅延ユニットＤＵの遅延時間Ｔｄがアナログ入力信号Ｖinの信号電圧レベルの大きさに応じて変化する。アナログ入力信号Ｖinの信号電圧レベルが高いほど、各遅延ユニットＤＵを構成するＣＭＯＳインバータ用トランジスタのオン抵抗が低下するため、遅延時間Ｔｄが短くなる。この場合、パルス信号ＰＡの移動速度が速くなる。

逆に、アナログ入力信号Ｖinの信号電圧レベルが低いほど、各遅延ユニットＤＵを構成するＣＭＯＳインバータ用トランジスタのオン抵抗が高くなるため、遅延時間Ｔｄが長くなる。この場合、パルス信号ＰＡの移動速度が遅くなる。したがって、アナログ入力信号Ｖinの信号電圧レベルの大きさに応じて、複数のパルス位置数値化部４１…４４が数値化する数値データＤＴ１…ＤＴ４も変化し、数値データＤＴ１…ＤＴ４を加算したデータを、アナログ入力信号Ｖinの大きさに相関のあるＡ／Ｄ変換データＤＴとして取得できる。

各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ１４は、図４に示すように初期値「０」から終値「１４」にかけてエンコード値を順に出力するように構成されている。この図４には、エンコード値を１０進数表記しているが、実際には、各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ１４は論理回路により構成され、パルスセレクタ１３の出力及びサンプリングクロックＣＫ１…ＣＫ４の出力を入力することで、初期値「０」から終値「１４」の何れかのエンコード値を２の補数によるデジタルデータとしてビット出力する。

各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ１４は、それぞれ入力されるサンプリングクロックＣＫ１…ＣＫ４を用いて、各エンコーダ１４のエンコード値を同期サンプリングして出力する。パルスセレクタ１３は、隣接する遅延ユニットＤＵの出力が同レベルとなる位置を周回して出力するため、エンコーダ１４もまた、初期値「０」から終値「１４」にかけて順に設定されるエンコード値を周回して同期サンプリング出力することになる。

減算器１６は、ラッチ回路１５によりラッチされた前回値とエンコーダ１４により出力される今回値との差を算出しデジタルデータとしてビット出力する。例えば、パルス位置数値化部本体４１ｂのエンコーダ１４が、サンプリングクロックＣＫ１の発生タイミングにてエンコード値「０」を出力することで、ラッチ回路１５がこの「０」を保持し、その後、連続した次のサンプリングクロックＣＫ１の発生タイミングにてエンコード値「２」を出力した場合を考える。この場合、減算器１６は、今回値「２」と前回値「０」との差「２」を出力する。この差「２」はパルス信号ＰＡの移動速度に依存して得られた値である。

同様に、パルス位置数値化部本体４２ｂ…４４ｂのエンコーダ１４がサンプリングクロックＣＫ２…ＣＫ４の発生タイミングにてそれぞれエンコード値「４」「８」「１２」を出力することで、ラッチ回路１５がこれらのエンコード値「４」「８」「１２」を出力することで、ラッチ回路１５がそれぞれ「４」「８」「１２」を保持し、その後、パルス信号ＰＡが移動し、連続した次のサンプリングクロックＣＫ２…ＣＫ４の発生タイミングにてエンコード値「６」「１０」「１４」を出力する。この場合、パルス位置数値化部本体４２ｂ…４４ｂの減算器１６はそれぞれ差「２」を出力する。このため加算器５が、複数の減算器１６の減算結果を加算することで「８」を出力するが、パルス信号ＰＡの移動速度に相関のあるアナログ入力信号Ｖinの大きさに対応したＡ／Ｄ変換データＤＴ＝「８」を出力できる。

サンプリングクロックＣＫ１…ＣＫ４のクロックエッジは、遅延時間差ΔＴｓを生じて立ち上がるものの原則的には同期して発生するため、サンプリングクロックＣＫ１…ＣＫ４の発生タイミングでは、概ね同一の遅延ユニットＤＵの出力に対応したエンコーダ１４のエンコード値を出力することになる。

このため、減算器１６が減算した差の加算値はアナログ入力信号Ｖinに依存したＡ／Ｄ変換データＤＴとなる。加算器５は、これらの数値データＤＴ１…ＤＴｍを入力して加算するため、Ａ／Ｄ変換データＤＴは、各サンプリングクロックＣＫ１…ＣＫｍの一周期の時間Ｔｓの中で各パルス位置数値化部４１…４４により取得された数値データＤＴ１…ＤＴ４を平均化した値に対応して得られる。このＡ／Ｄ変換データＤＴの分解能は、パルス位置数値化部４１…４４から得られる数値データＤＴ１…ＤＴ４の分解能に比較して高分解能になり、しかも、加算されるビット数ｍ（この場合４）に応じて高分解能になる。

また、それぞれ時間的に連続するサンプリングクロックＣＫ１…ＣＫｍにて複数のエンコーダ１４のエンコード値を同期サンプリングしたとき、例えば前回値がエンコード値の終値「１４」に近い値に設定され、今回値が終値「１４」を周回してエンコード値の初期値「０」に近い値に戻って設定されることがある。

この場合、加算器５が、複数の減算器１６の減算結果を加算すると、エンコーダ１４の出力データはエンコード値の終値「１４」から初期値「０」に戻り周回したときに、コード増加などのステップ誤差を生じる。
特に、サンプリングクロックＣＫ１…ＣＫｍにて複数のエンコーダ１４のエンコード値を同期サンプリングするため、例えば多数のエンコーダ１４のエンコード値をサンプリングしたときに、これらに前述のステップ誤差を生じてしまうと、これらの誤差が積算されることで誤差が大きくなる。

そこで本実施形態では、エンコード値は、各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ１４間でシフトするように設定されている。特に、エンコード値は、各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ１４間のシフト量Ｄtsが「４」に設定されており、順にシフトされている。シフト量Ｄst、サンプリングクロックＣＫ１…ＣＫ４のクロックエッジシフト数Ｎckes、及び、遅延ユニットＤＵの数Ｎduの関係は、概ね以下の（１）式の関係を満たすようにすることが望ましい。
Ｄts ≒ Ｎdu ／ Ｎckes …（１）
本実施形態では、シフト量Ｄts ＝ １５／４ ≒ ４としている。このように設定することでシフト量を均等に割り振ることができる。

たとえ加算器５が、前述のステップ誤差の影響を受けて複数の減算器１６の減算結果を加算したとしても、当該ステップ誤差は少数のエンコーダ１４分だけ積算されるだけに留まる。この結果、ステップ誤差を極力積算することなく減算結果を加算できる。これにより、誤差を極力抑制でき、Ａ／Ｄ変換結果を高精度に得られる。

以下、比較形態と本実施形態の具体例を対比して説明する。
＜比較形態の具体例＞
例えば、全てのサンプリングクロックＣＫ１…ＣＫｍに対応したエンコード値がシフトされていない場合を考える。図４を参照して説明すると、各ビット［１］…［１５］に対応したパルスセレクタ１３の排他的論理和ゲートにより設定される値（図４中の縦系列の値）が全て同一値となっている場合を考える。

エンコーダ１４が前回値としてエンコード値の終値「１４」を出力し、今回値としてエンコード値の終値「１４」を周回して初期値「０」に近い値「２」に戻って出力した場合、今回値「２」から前回値「１４」を減算した減算値の２の補数の演算結果が、各パルス位置数値化部本体４１ｂ…４４ｂから出力される。前述のように、エンコード値がシフトされていないと、加算器５がこのステップ誤差を含んだ減算結果をサンプリングクロックＣＫ１…ＣＫ４に対応して４つ分積算してしまい、大きな誤差となる。Ａ／Ｄ変換データＤＴは、図５にイメージを示すように、正しい値よりも４つ分の誤差を積算した積算誤差を加えたコード増加を生じる場合がある。

＜本実施形態の具体例＞
これに対し本実施形態では、エンコード値が互いに「４」づつシフトされている。このため、ある一つのパルス位置数値化部本体４１ｂのエンコーダ１４のエンコーダ値が前回値「１４」、今回値「２」とステップ誤差を含んで出力されたとしても、他のパルス位置数値化部本体４１ｂ…４１ｄのエンコーダ１４は、ステップ誤差を含むことなく出力される可能性が高くなる。例えば、パルス位置数値化部本体４１ｂのエンコーダ１４は、前回値「３」、今回値「６」と出力し、パルス位置数値化部本体４１ｃのエンコーダ１４は、前回値「７」、今回値「１０」と出力し、パルス位置数値化部本体４１ｄのエンコーダ１４は、前回値「１１」、今回値「１４」と出力する。この場合、ステップ誤差は含まれない。

このため加算器５が、前述のステップ誤差の影響を受けて複数の減算器１６の減算結果を加算したとしても、図６にイメージを示すように、当該ステップ誤差は少数（１つ）のエンコーダ１４分だけ積算されるだけに留まる。このため、ステップ誤差を極力積算することなく減算結果を加算できる。これにより、誤差を極力抑制でき、Ａ／Ｄ変換結果を高精度に得られる。
シフト量Ｄtsが各エンコーダ１４のエンコード値間で「４」に均等に設定されているため、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。
シフト量Ｄtsは、後述の例えば第３実施形態に比較して多くなるため、１回のＡ／Ｄ変換処理においてステップ誤差を生じるエンコーダ１４の数を極力少なくできる。

（第２実施形態）
図７および図８は、第２実施形態の説明図を示している。本実施形態は、４つのサンプリングクロックＣＫ１…ＣＫ４により１７段の遅延ユニットＤＵ（Ｇ１…Ｇ１７）の出力をラッチしてパルス信号の位置を数値化（エンコード）する場合の例を示す。
本形態のパルス遅延回路２０２は、図７に示すように、パルス信号ＰＡを反転遅延して出力する遅延ユニットＤＵ（Ｇ１…Ｇ１７）を１７段直列接続してリング状に構成される。その他、ラッチ回路２４１ａ…２４４ａ、パルス位置数値化部本体２４１ｂ…２４４ｂの構成は、１７段のゲート回路Ｇ１…Ｇ１７に対応するように構成される。パルス位置数値化部本体２４１ｂ…２４４ｂは、それぞれ、１７段の排他的論理和ゲートを図示形態に接続して構成されたパルスセレクタ２１３と、エンコーダ２１４と、ラッチ回路２１５と、減算器２１６とを備える。

パルス位置数値化部本体２４１ｂ…２４４ｂのエンコーダ２１４は、図８に示すように初期値「０」とし終値「１６」としたエンコード値を順に出力するように構成される。この図４には、エンコード値を１０進数表記しているが、実際には、各パルス位置数値化部本体２４１ｂ…２４４ｂのエンコーダ２１４は論理回路により構成され、パルスセレクタ２１３の出力及びサンプリングクロックＣＫ１…ＣＫｍの出力を入力することで、初期値「０」…終値「１６」の何れかのエンコード値を２の補数によりデジタルデータとしてビット出力する。各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ２１４のエンコード値は、図８に示すように「４」づつ均等にシフトされている。その他の構成は、第１実施形態と同様の構成であるため説明を省略する。

本実施形態の構成においても、エンコーダ２１４が、前回値から今回値にかけて終値「１６」から初期値「０」に戻してエンコード値を出力することでステップ誤差を生じることになるが、各パルス位置数値化部本体４１ｂ…４４ｂのエンコーダ２１４は出力エンコード値を互いにシフトしている。
このため、前述実施形態と同様の作用効果が得られる。本形態においても、各パルス位置数値化部本体２４１ｂ…２４４ｂのエンコーダ２１４のエンコード値間において、シフト量Ｄtsが「４」に均等に設定されているため、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。

（第３実施形態）
図９および図１０は、第３実施形態の説明図を示す。本実施形態は、８つのサンプリングクロックＣＫ１…ＣＫ８により１５段の遅延ユニットＤＵ（Ｇ１…Ｇ１５）の出力をラッチしてパルス信号の位置を数値化（エンコード）する場合の例を示す。
図９に示すように、Ａ／Ｄ変換回路３０１は、サンプリングクロックＣＫ１…ＣＫ８を８つ出力するクロック発生回路３０３を備え、さらにパルス位置数値化部４１…４８、及び加算器５を備える。すなわち本形態ではｍ＝８の場合の例を示す。パルス位置数値化部４１…４８の内部構成は、第１実施形態に示したパルス位置数値化部４１…４４のそれぞれの構成と同様であるため説明を省略する。

各パルス位置数値化部４１…４８のエンコーダ１４のエンコード値は、図１０に示すように互いに「２」だけ均等にシフトされている。その他の構成は、前述実施形態と同様の構成であるため説明を省略する。

本実施形態においても前述実施形態と同様の作用効果を奏する。またエンコード値のシフト量Ｄtsが、各パルス位置数値化部４１…４８のエンコーダ１４間で均等に設定されているため、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。

（第４実施形態）
図１１は、第４実施形態の説明図を示す。本実施形態は、８つのサンプリングクロックＣＫ１…ＣＫ８により１７段の遅延ユニットＤＵ（Ｇ１…Ｇ１７）の出力をラッチしてパルス信号の位置を数値化、すなわちエンコードする場合の例を示す。
本実施形態では、各パルス位置数値化部４１…４８の内部にエンコーダ２１４が構成される。各パルス位置数値化部４１…４８のエンコーダ２１４のエンコード値は、図１１に示すように互いに「２」づつ均等にシフトされている。

このように構成すれば本実施形態においても前述実施形態と同様の作用効果を奏する。またエンコード値のシフト量が各パルス位置数値化部４１…４８のエンコーダ１４間で同値に均等に設定されているため、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。

（第５実施形態）
図１２は、第５実施形態の説明図を示す。本実施形態は、１６つのサンプリングクロックＣＫ１…ＣＫ１６により１５段の遅延ユニットＤＵ（Ｇ１…Ｇ１５）の出力をラッチして、パルス信号の位置を数値化、すなわちエンコードする場合の例を示す。
図１２に示すように、ＴＡＤ５０１は、サンプリングクロックＣＫ１…ＣＫ１６を１６出力するクロック発生回路５０３を備え、さらにパルス位置数値化部４１…５６、及び加算器５０５を備える。すなわち本形態ではｍ＝１６の場合の例を示す。パルス位置数値化部４１…５６の内部構成は、第１実施形態に示したパルス位置数値化部４１…４４のそれぞれの構成と同様であるため説明を省略する。

各パルス位置数値化部４１…５６のエンコーダ１４のエンコード値は、図１３に示すようにシフト量Ｄtsは「１」であり均等にシフトされている。本実施形態では、サンプリングクロックＣＫ１…ＣＫ１６のクロックエッジシフト数Ｎckes＝１６が、遅延ユニットＤＵの数Ｎdu＝１５より大きいが、この場合、シフト量Ｄtsを最小値「１」に設定することが望ましい。その他の構成は、前述実施形態と同様の構成であるため説明を省略する。

本実施形態においても前述実施形態と同様の作用効果を奏する。またエンコード値のシフト量が各パルス位置数値化部４１…５５のエンコーダ１４間で均等に設定されている。このため、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。

本実施形態では、サンプリングクロックＣＫ１…ＣＫ１６の数が１６であり、遅延ユニットＤＵの数が１５であるため、エンコーダ１４のエンコード値は２つのパルス位置数値化部４１、５６間で同一値になっているが、このような場合においても、他のエンコード値のシフト量Ｄtsが異なっているため、前述実施形態と概ね同様の効果を奏する。

（第６実施形態）
図１４は、第６実施形態の説明図を示す。本実施形態は、１６つのサンプリングクロックＣＫ１…ＣＫ１６により１７段の遅延ユニットＤＵ（Ｇ１…Ｇ１７）の出力をラッチして、パルス信号の位置を数値化（エンコード）する場合の例を示す。
本実施形態では、各パルス位置数値化部４１…５６の内部にエンコーダ２１４が構成される。各パルス位置数値化部４１…５６のエンコーダ２１４のエンコード値は、図１４に示すように互いに「１」づつシフトされている。

このようにエンコード値を設定すれば、本実施形態においても前述実施形態と同様の作用効果を奏する。またエンコード値のシフト量Ｄtsが、複数のパルス位置数値化部４１…５６のエンコーダ２１４間で均等に設定されているため、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。

（第７実施形態）
図１５から図１７は、第７実施形態の説明図を示す。ＴＡＤ６０１は、第１のＴＡＤ１の機能と、第２のＴＡＤ２０１の機能とを合わせもつ構成であるため、前述実施形態で説明した同一部分には同一符号を付して必要に応じて説明を省略する。

パルス遅延回路２とパルス遅延回路２０２は、共通のパルス信号ＰＡ及びアナログ入力信号Ｖinを入力して動作する。パルス遅延回路２は第１パルス遅延部相当であり、パルス遅延回路２０２は第２パルス遅延部相当である。またパルス遅延回路２の遅延ユニットＤＵが第１遅延ユニットに相当し、パルス遅延回路２０２の遅延ユニットＤＵが第２遅延ユニットに相当する。
またパルス位置数値化部４１…４４とパルス位置数値化部２４１…２４４とはクロック発生回路３のサンプリングクロックＣＫを共通入力して動作する。このサンプリングクロックＣＫは、前述実施形態で説明したサンプリングクロックＣＫ１…ＣＫ４に相当している。

パルス位置数値化部４１…４４のラッチ＆エンコーダ４０は、前述実施形態で説明したラッチ回路４１ａ…４４ａとパルス位置数値化部本体４１ｂ…４４ｂのパルスセレクタ１３及びエンコーダ１４とを備える構成である。ラッチ回路４１ａ…４４ａは第１ラッチ回路に相当する。ラッチ＆エンコーダ４０は、クロック発生回路３の出力に基づくタイミングにて遅延ユニットＤＵ（Ｇ１…Ｇ１５）の出力を取得し、パルス信号ＰＡの到達位置に対応した数値データＤＴｐ１を第１エンコーダ１４から検出する。複数の第１エンコーダ１４は、それぞれ第１初期値「０」から第１終値「１４」にかけて周期的に第１エンコード値が設定されており、第１エンコーダ１４の第１エンコード値のシフト量Ｄtsは、複数の第１エンコーダ１４間で均等に設定されている。第１実施形態の図４参照。

数値データＤＴｐ１はラッチ回路１５及び第１減算器１６に入力される。ラッチ回路１５は数値データＤＴｐ１を保持する。第１減算部としての第１減算器１６は、連続するサンプリングクロックＣＫにてサンプリングされる数値データＤＴｐ１の前回値（ラッチ回路１５の保持値）と今回値との差を２の補数演算により算出する。これにより、パルス信号ＰＡの到達位置の差を演算できる。このとき、前述実施形態と同様に、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。この演算結果ＤＴ１Ｓは加算器６０５に出力される。

他方、パルス位置数値化部２４１…２４４のラッチ＆エンコーダ２４０は、前述実施形態で説明したラッチ回路２４１ａ…２４４ａとパルス位置数値化部本体２４１ｂ…２４４ｂのパルスセレクタ２１３及びエンコーダ２１４とを備える構成である。ラッチ回路２４１ａ…２４４ａは第２ラッチ回路に相当する。ラッチ＆エンコーダ２４０は、クロック発生回路３の出力に基づくタイミングにて１７個の遅延ユニットＤＵ（Ｇ１…Ｇ１７）の出力を取得し、パルス信号ＰＡの到達位置に対応した数値データＤＴｐ２を第２エンコーダ２１４から検出する。複数の第２エンコーダ２１４は、それぞれ第２初期値「０」から第２終値「１６」にかけて周期的に第２エンコード値が設定されており、第２エンコーダ２１４の第２エンコード値のシフト量Ｄtsは、複数のエンコーダ２１４間で均等に設定されている。第２実施形態の図７参照。

数値データＤＴｐ２はラッチ回路２１５及び第２減算器２１６に入力される。ラッチ回路２１５は数値データＤＴｐ２を保持する。第２減算部としての第２減算器２１６は、連続するサンプリングクロックＣＫにてサンプリングされる数値データＤＴｐ２の前回値（ラッチ回路２１５の保持値）と今回値との差を２の補数演算により算出し加算器５に出力する。これによりパルス信号ＰＡの到達位置の差を演算できる。この場合も前述実施形態と同様に、多数回のＡ／Ｄ変換処理を実行したときにステップ誤差の発生偏りを削減でき、ステップ誤差を生じる割合を均等にできる。この演算結果ＤＴ２Ｓもまた加算器６０５に出力される。

減算器１６が２の補数により減算すると、図１６の上段に示すように第１のＴＡＤ１の演算結果ＤＴ１Ｓは、遅延ユニットＤＵの個数が１６個（＝２の４乗）よりも１少ないため、正値Ｙよりも１大きい現象を表すコード増加を生じる場合がある。他方、減算器２１６が２の補数により減算すると、図１６の下段に示すように第２のＴＡＤ２０１の演算結果ＤＴ２Ｓは、遅延ユニットＤＵの個数が１６個よりも１多いため、正値Ｙよりも１小さい現象を表すコード欠けを生じる場合がある。

加算器６０５は、第１のＴＡＤ１の出力データＤＴ１Ｓと、第２のＴＡＤ２０１の出力データＤＴ２Ｓを加算するため、図１７に示すように、これらのコード増加とコード欠けとを相殺した値２ＹをＡ／Ｄ変換データＤＴにすることができる。これによりコード欠け、コード増加を相殺できる。

（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
前述実施形態では、遅延ユニットＤＵを１５個、１７個だけ直列接続した形態を示したが、２のｎ乗個±１（ｎは１以上の自然数）で表される奇数個だけ直列接続した形態に適用することができる。
前述実施形態では、エンコーダ１４、２１４を、４、８、１６設けた形態を示したが、２以上設ければ良い。

また第７実施形態では、２のｎ乗個±１個で表される１５個、１７個の遅延ユニットＤＵを用いた形態を示したが、これに限定されるものではない。２のｎ乗個±（２ｘ－１）個（ｘは１以上の自然数）だけ直列接続して構成しても良い。
第７実施形態では、クロック発生回路３を用いてサンプリングクロックＣＫ１…ＣＫ４によりラッチ回路４１ａ…４４ａのラッチ出力をサンプリングした形態を示したが、これに限定されるものではなく、クロック発生回路３０３、５０３を用いて構成しても良い。すなわち、ｍ＝４、８、１６の何れの形態に適用しても良い。
第７実施形態において、第１エンコーダ１４の第１エンコード値、第２エンコーダ２１４の第２エンコード値のシフト量Ｄtsが均等に設定されている形態を示したが、これに限定されるものではない。

前述実施形態におけるエンコーダ１４の第１エンコード値は、少なくとも２以上のエンコーダ１４間でシフトするように設定されていれば良い。また第７実施形態におけるエンコーダ２１４の第２エンコード値もまた、少なくとも２以上のエンコーダ２１４間でシフトするように設定されていれば良い。

パルス遅延回路２は、ＮＡＮＤゲートＧ１及びＮＯＴゲートＧ２…Ｇ１５からなる遅延ユニットＤＵをリング状に接続した形態を示したが、これに限定されるものではなく、遅延ユニットＤＵを直列接続して構成されていれば良く、リング状に接続していなくても良い。

前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。

本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

図面中、１、２０１、５０１はＴＡＤ（Ａ／Ｄ変換回路）、２、２０２はパルス遅延回路（パルス遅延部）、３、２０３はクロック発生回路、５、５０５、６０５は加算器（加算部）、１４はエンコーダ（第１エンコーダ）、２１４はエンコーダ（第２エンコーダ）、１６は減算器（第１減算器、第１減算部）、２１６は減算器（第２減算器、第２減算部）、４１…４４、４１…４８、４１…５６はパルス位置数値化部、４１ａ…４４ａ、２４１ａ…２４４ａはラッチ回路、ＣＫ１…ＣＫ４、ＣＫ１…ＣＫ８、ＣＫ１…ＣＫ１６はサンプリングクロック、ＤＵは遅延ユニット、を示す。

Claims (6)

1. アナログ信号（Ｖin）を数値データに変換するＡ／Ｄ変換回路（１；２０１；５０１）であって、
   奇数個だけ直列接続されパルス信号を反転遅延する遅延ユニット（ＤＵ）を備え、前記アナログ信号の値に応じて前記パルス信号が前記遅延ユニットを通過した数を変化させるパルス遅延部（２；２０２）と、
   前記パルス遅延部により遅延した前記パルス信号を複数のサンプリングクロックに同期してラッチする複数のラッチ回路（４１ａ…４４ａ；２４１ａ…２４４ａ）と、
   前記複数のラッチ回路によりラッチされた前記パルス信号及び前記複数のサンプリングクロックを用いて、初期値から終値にかけて順に周期的に設定されるエンコード値を周回して同期サンプリングすることで前記パルス信号の位置を数値データとする複数のエンコーダ（４１ｂ…４４ｂの１４：２４１ｂ…２４４ｂの２１４）と、
   連続する前記サンプリングクロックにて同期サンプリングされる前記エンコーダの数値データの前回値と今回値との差をそれぞれ算出する複数の減算部（１６；２１６）と、
   前記複数の減算部の減算結果を加算してデジタルデータを出力する加算部（５；５０５）と、を備え、
   前記エンコード値は、少なくとも２以上の前記エンコーダ間でシフトするように設定されているＡ／Ｄ変換回路。
2. 前記エンコード値のシフト量が、前記複数のエンコーダ間で均等に設定されている請求項１記載のＡ／Ｄ変換回路。
3. 前記エンコーダは、２以上設けられている請求項１または２記載のＡ／Ｄ変換回路。
4. アナログ信号（Ｖin）を数値データに変換するＡ／Ｄ変換回路（６０１）であって、
   ｛２のｎ乗－（２ｘ－１）｝（ｎ、ｘは１以上の自然数）個だけ直列接続されパルス信号を反転遅延する第１遅延ユニットを備え、前記アナログ信号の値に応じて前記パルス信号が前記第１遅延ユニットを通過した数を変化させる第１パルス遅延部（２）と、
   前記第１パルス遅延部により遅延した前記パルス信号を複数のサンプリングクロックに同期してラッチする複数の第１ラッチ回路（４１ａ…４４ａ）と、
   前記複数の第１ラッチ回路によりラッチされた前記パルス信号及び前記複数のサンプリングクロックを用いて、それぞれ、第１初期値から第１終値にかけて周期的に設定される第１エンコード値をサンプリングすることで前記パルス信号の位置を数値データとする複数の第１エンコーダ（４１…４４の１４）と、
   連続する前記サンプリングクロックにてサンプリングされる前記第１エンコーダの数値データの前回値と今回値との差をそれぞれ算出する複数の第１減算部（１６）と、
   ｛２のｎ乗＋（２ｘ－１）｝個だけ直列接続され前記パルス信号を反転遅延する第２遅延ユニットを備え、前記アナログ信号の値に応じて前記パルス信号が前記第２遅延ユニットを通過した数を変化させる第２パルス遅延部（２０２）と、
   前記第２パルス遅延部により遅延した前記パルス信号を複数のサンプリングクロックに同期してラッチする複数の第２ラッチ回路（２４１ａ…２４４ａ）と、
   前記複数の第２ラッチ回路によりラッチされた前記パルス信号及び前記複数のサンプリングクロックを用いて、それぞれ、第２初期値から第２終値にかけて周期的に設定される第２エンコード値をサンプリングすることで前記パルス信号の位置を数値データとする複数の第２エンコーダ（２４１…２４４の２１４）と、
   連続する前記サンプリングクロックにてサンプリングされる前記第２エンコーダの数値データの前回値と今回値との差をそれぞれ算出する複数の第２減算部（２１６）と、
   前記複数の第１減算部の減算結果を加算すると共に前記複数の第２減算部の減算結果を加算することで前記数値データを出力する加算部（６０５）と、を備え、
   前記第１エンコード値は少なくとも２以上の前記エンコーダ間でシフトするように設定されると共に、前記第２エンコード値は少なくとも２以上の前記第２エンコーダ間でシフトするように設定されるＡ／Ｄ変換回路。
5. 前記第１エンコード値のシフト量が前記複数の第１エンコーダ間で均等に設定され、前記第２エンコード値のシフト量が前記複数の第２エンコーダ間で均等に設定されている請求項４記載のＡ／Ｄ変換回路。
6. 前記第１エンコーダ及び前記第２エンコーダは、それぞれ２以上設けられている請求項４または５記載のＡ／Ｄ変換回路。

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