JP2009218729A - 時間デジタル変換回路 - Google Patents
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Abstract
【解決手段】被測定信号SCの基準クロックCLKに対する位相を検出する時間デジタル変換回路であって、第1遅延量τ1の第1遅延素子21を複数直列に接続した第1ディレイラインと、第1ディレイラインの複数の接続ノードまたは初段の入力ノードに接続され、第1遅延量と異なる第2遅延量τ2の第2遅延素子22を少なくとも1つ以上直列に接続した第2ディレイライン群と、被測定信号SCの変化エッジが、第1遅延素子21および第2遅延素子22の出力する遅延クロックの変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路23と、判定結果から被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路24と、を備え、第1遅延量と第2遅延量の差τ1−τ2は、第1遅延量τ1および第2遅延量τ2より小さい。
【選択図】図3
Description
22 第2遅延素子(ノンインバータバッファ)
23 判定回路(フリップ・フロップ)
24 演算回路(エンコーダ回路)
Claims (4)
- 被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、
入力信号を第1遅延量で遅延する第1遅延素子を複数直列に接続し、初段の前記第1遅延素子に前記基準クロックが入力される第1ディレイラインと、
前記第1ディレイラインの複数の前記第1遅延素子の接続ノードまたは初段の前記第1遅延素子の入力ノードに接続され、入力信号を前記第1遅延量と異なる第2遅延量で遅延する第2遅延素子を少なくとも1つ以上直列に接続した第2ディレイライン群と、
前記被測定信号の変化エッジが、前記第1ディレイラインの複数の前記第1遅延素子および前記第2ディレイライン群の複数の前記第2遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、
前記複数の判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する演算回路と、を備え、
前記第1遅延量と前記第2遅延量の差は、前記第1遅延量および前記第2遅延量より小さいことを特徴とする時間デジタル変換回路。 - 前記第1遅延量と前記第2遅延量の差は、前記第1遅延量の整数分の1である請求項1に記載の時間デジタル変換回路。
- 複数の前記第1遅延素子および複数の前記第2遅延素子は、出力する前記基準クロックを遅延した信号の遅延量が重複しない請求項1または2に記載の時間デジタル変換回路。
- 前記第1ディレイラインの複数の前記第1遅延素子の接続ノードまたは初段の前記第1遅延素子の入力ノードおよび前記第2ディレイライン群の複数の前記第2遅延素子の接続ノードに接続され、入力信号を前記第1遅延量および第2遅延量と異なる第3遅延量で遅延する第3遅延素子を少なくとも1つ以上直列に接続した第3ディレイライン群と、
前記被測定信号の変化エッジが、前記第3ディレイライン群の複数の前記第3遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の追加判定回路と、をさらに備え、
前記演算回路は、前記複数の判定回路および前記複数の追加判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する請求項1から3のいずれか1項に記載の時間デジタル変換回路。
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