WO2012137268A1 - 時間デジタル変換器及びそれを用いたｐｌｌ周波数シンセサイザ - Google Patents

時間デジタル変換器及びそれを用いたｐｌｌ周波数シンセサイザ Download PDF

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reset
time
digital converter
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秀聡 山崎
淳史 大原
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パナソニック株式会社
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    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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    • H—ELECTRICITY
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    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present invention relates to a time-to-digital converter (TDC) and a PLL (Phase-Locked Loop) frequency synthesizer using the time-to-digital converter (TDC).
  • TDC time-to-digital converter
  • PLL Phase-Locked Loop
  • a digital PLL frequency synthesizer that digitally controls a voltage-controlled oscillator has been studied in place of an analog PLL frequency synthesizer that controls an output frequency with an analog voltage using a charge pump circuit.
  • a time digital converter TDC is generally used as means for detecting a phase difference between an oscillation signal and a reference signal, and studies for increasing the time resolution of TDC are also made.
  • TDC time digital converter
  • FIG. 11 shows a schematic configuration example of the conventional TDC 103.
  • the TDC 103 includes a delay element row (delay line) in which a plurality of delay elements (non-inverter buffers) 503 that sequentially delay the clock signal CKV by a predetermined delay amount dT in series, and a delay clock sequentially delayed by the delay line.
  • an encoder 507 for calculating a phase difference “ ⁇ ” between the clock signal CKV and the reference signal FREF.
  • FIG. 12 is a timing chart showing an ideal operation of the TDC 103 of FIG. Considering an ideal state where the setup time (ST) and hold time (HT) of the holding circuit 505 is 0, the rising edge interval ⁇ Tr between the clock signal CKV and the reference signal FREF is as shown in FIG. 12, and the reference signal FREF
  • the rising edge time t0 is between the rising edge time t1 of the delayed clock signal D (n) and the rising edge time t2 of the delayed clock signal D (n + 1)
  • the quantization error E which is the difference between the true phase difference ⁇ Tr and the ⁇ Tr detected value
  • E ⁇ Tr detected value ⁇ Tr
  • the resolution (phase quantization error) of the TDC 103 in FIG. 11 is ideally defined by the delay amount dT of the delay element 503.
  • the holding circuit 505 since the holding circuit 505 has finite ST and HT, if the phase difference ⁇ is so small (or large) that the required ST or HT cannot be satisfied, the holding circuit 505 cannot perform a correct phase comparison.
  • the holding circuit 505 has ST and HT of a finite size, the rising edge of the input signal FREF to the clock terminal of the holding circuit 505, and the delayed clock signal as the data input signal If the distance from the edge of D (n) is so small that the required ST or HT cannot be satisfied, the holding circuit 505 does not react, and the value output and held by the holding circuit 505 last time is output as it is. Thus, a so-called dead zone exists in the holding circuit 505 including a flip-flop (FF) and a latch.
  • FF flip-flop
  • the delay amount dT is, for example, about 40 ps in a 90 nm process.
  • the holding circuit 505 SR-FF or D-FF is usually used.
  • the dead zones of SR-FF and D-FF are about 1 ps and about 10 ps, respectively, and have a size that cannot be ignored with respect to the delay amount dT of the delay element 503.
  • FIG. 14 is a timing chart for explaining the operation of the TDC 103 when ST and HT of the holding circuit 505 are taken into consideration.
  • the timing relationship between the clock signal CKV and the reference signal FREF is FREF (case1) in FIG. 14, the rising edge time t0 of the reference signal FREF and the rising edge time t1 of the delayed clock signal D (n) are close to each other, 0 ⁇ t0-t1 ⁇ ST (3)
  • the latch output Q (n) is 1 in the ideal state but may be erroneously determined as 0.
  • the detected ⁇ Tr value is (n ⁇ 1) ⁇ dT, from Equation (1), ⁇ ST ⁇ E ⁇ 0 (4) It becomes.
  • the rising edge time t0 of the reference signal FREF and the rising edge time t2 of the delayed clock signal D (n + 1) are close to each other, 0 ⁇ t2-t0 ⁇ HT (5)
  • the latch output Q (n + 1) is 0 in the ideal state but may be erroneously determined as 1.
  • the ⁇ Tr detection value is (n + 1) ⁇ dT, from Equation (1), dT ⁇ E ⁇ dT + HT (6) It becomes.
  • the range of the quantization error E is expressed by the equations (2), (4), and (6) as follows. -ST ⁇ E ⁇ dT + HT (7) It becomes. Therefore, the fluctuation range of the quantization error E corresponding to the time resolution of the TDC 103 is “dT + ST + HT”.
  • Patent Document 3 describes a TDC configuration in which the time resolution is increased by using delay elements having different delay amounts so that the time resolution is defined by the delay amount difference. The degree of degradation of resolution due to the dead zone naturally increases.
  • the configuration of the holding circuit for the purpose of losing the dead zone of the holding circuit and performing the phase comparison of the two signals reliably is described in Patent Document 4, but the configuration of the holding circuit of Patent Document 4 is simply It is more complicated than using SR-FF or D-FF.
  • the number of delay elements and holding circuits is the time to detect the phase difference (time difference) between the clock signal CKV and the reference signal FREF (normally one cycle or half cycle of the clock signal CKV).
  • the number obtained by adding a predetermined margin to the number divided by the resolution is required. Therefore, as the time resolution of the TDC is higher, a larger number of delay elements and holding circuits are required. Therefore, applying a holding circuit having a complicated configuration as in Patent Document 4 to a high-resolution TDC is a matter of circuit scale. It is unsuitable for.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a time digital converter that has improved time resolution by preventing deterioration of time resolution corresponding to the dead band width of a holding circuit with a simple configuration.
  • the present invention has taken the following solutions. That is, in a time digital converter that detects a phase difference between a first signal and a second signal, a plurality of delay elements that sequentially delay the first signal, and output values of the plurality of delay elements, A plurality of holding circuits each holding and outputting at an edge of a signal related to the second signal (the second signal itself or a signal obtained by delaying the second signal), and each of the plurality of holding circuits An encoder that calculates a phase difference between the first signal and the second signal from an output value of the output signal, and a reset signal that outputs a reset signal so as to reset the plurality of holding circuits at a predetermined timing prior to the edge
  • generation part is taken.
  • the plurality of holding circuits are reset to a high level by the plurality of first holding circuits whose outputs are reset to a low level by the reset signal and the reset signals.
  • a plurality of second holding circuits, and the encoder compares the corresponding output values of the plurality of first holding circuits and the plurality of second holding circuits with the first signal.
  • a configuration for calculating a phase difference from the second signal is adopted.
  • the time digital converter uses the comparison result of the output values of the first holding circuit and the second holding circuit.
  • the time resolution of the time digital converter can be higher than the resolution (the delay amount of the delay element) obtained when an ideal holding circuit without a dead zone is used in the conventional configuration.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a reset signal generation unit in FIG. 1.
  • FIG. 3 is a timing diagram illustrating an operation of a reset signal generation unit in FIG. 2. It is a timing diagram for demonstrating operation
  • FIG. 6 is a timing chart for explaining the operation of the time digital converter of FIG. 5. It is a block diagram which shows schematic structure of the digital PLL frequency synthesizer which concerns on the application example of this invention.
  • FIG. 10 is a perspective view of a television equipped with the wireless communication device of FIG. 9. It is a block diagram which shows the schematic structural example of the conventional time digital converter.
  • FIG. 12 is a timing diagram for explaining an ideal operation of the time digital converter of FIG. 11.
  • FIG. 12 is a timing diagram for explaining an operation in a dead zone of the holding circuit in FIG. 11. It is a timing diagram for demonstrating the subject in the time digital converter of FIG.
  • FIG. 1 is a block diagram showing an example of a time digital converter (TDC) 101 according to the first embodiment of the present invention
  • FIG. 2 is a circuit diagram showing an example of a reset signal generator 11 in FIG.
  • FIG. 4 is a timing chart showing the operation of the reset signal generation unit 11.
  • the TDC 101 is sequentially delayed by a delay element row (delay line) in which a plurality of delay elements 503 that sequentially delay the clock signal CKV by a predetermined delay amount dT are connected in series, and this delay line.
  • a delayed clock signal D (1) to D (L) (L is a natural number) is used as a data input, a plurality of holding circuits 10 with a reset terminal using a reference signal FREF as a clock input, and a reset signal RESET is generated from the reference signal FREF.
  • the reset signal generation unit 11 and an encoder 507 for calculating a phase difference “ ⁇ ” between the clock signal CKV and the reference signal FREF from the latch outputs Q (1) to Q (L) of the L holding circuits 10. Yes.
  • the reset signal generator 11 is composed of an inverter 2 and a NOR circuit 3. As shown in FIG. 3, the reset signal generator 11 is synchronized with the falling edge of the reference signal FREF and is equivalent to the delay time ⁇ of the inverter 2. A reset signal RESET having a pulse width is generated and output.
  • the L holding circuits 10 are configured by FFs or the like having a reset function.
  • the reset signal RESET output from the reset signal generation unit 11 is input to the reset terminal, the values held until then are reset, The values of the latch outputs Q (1) to Q (L) are set to L level and the values (L level) are held.
  • FIG. 4 is a timing diagram for explaining the operation of the TDC 101 in consideration of ST and HT of the holding circuit 10.
  • the timing relationship between the clock signal CKV and the reference signal FREF is FREF (case 1) in FIG. 4
  • the rising edge time t0 of the reference signal FREF and the rising edge time t1 of the delayed clock signal D (n) are close to each other, 0 ⁇ t0-t1 ⁇ ST (3)
  • the latch output Q (n) is at the H level (hereinafter, the H level value is represented by 1) in the ideal state (ST is 0).
  • the holding circuit 10 receives the reference signal.
  • the L level value is expressed as 0
  • the held value is 0.
  • the detected ⁇ Tr value is (n ⁇ 1) ⁇ dT, from Equation (1), -ST ⁇ E ⁇ 0 (8) It becomes.
  • the holding circuit 10 is always reset and held at the L level (hereinafter, the L level value is expressed as 0) before the rising edge of the reference signal FREF is input. Since the value is 0, the latch output Q (n) is always 0 as in the ideal state (HT is 0), and no erroneous determination is made. In this case, since the ⁇ Tr detection value is n ⁇ dT, from Equation (1), 0 ⁇ E ⁇ dT-ST (9) It becomes.
  • the resolution of “ST + HT” is deteriorated.
  • the same resolution as the ideal state that is, the delay amount dT per stage of the delay element 503 can be maintained as the resolution.
  • the main point of the present invention is that a reset function is added to each holding circuit 10 composed of FFs that determine the phase relationship (delay, advance) of two signals (for example, the clock signal CKV and the reference signal FREF) with binary values. Then, the holding value is reset to a predetermined value every time before the holding circuit 10 holds the next value by the clock input.
  • the configuration in which the holding circuit 505 in the conventional TDC 103 shown in FIG. 11 is replaced with the holding circuit 10 with a reset function has been described as an example.
  • the present invention can be applied to various TDCs, such as replacing the FFs in a few TDCs with the holding circuit 10 with a reset function and adding a reset signal generation unit 11.
  • the data input of the holding circuit 10 is the clock signal CKV
  • the clock input is the reference signal FREF.
  • the present invention is not limited to this.
  • the reference signal FREF is used as in the holding circuit in the TDC of Patent Document 5. It is also possible to apply the present invention to a portion of a holding circuit that receives data and inputs a clock signal CKV (or a signal obtained by delaying the clock signal CKV).
  • FIG. 5 is a block diagram showing an example of the TDC 102 according to the second embodiment of the present invention.
  • the configuration of the TDC 102 shown in FIG. 5 further includes a plurality (L) of second holding circuits 20, and latch outputs Q (1) to Q (1) of the first holding circuit 10 instead of the encoder 507 of FIG. L) and the latch outputs P (1) to P (L) of the second holding circuit 20, and the encoder 12 for calculating the phase difference “ ⁇ ” between the clock signal CKV and the reference signal FREF is included. Since this is common with the TDC 101 of the first embodiment in FIG. 1, description of common parts is omitted, and differences between them will be described.
  • the L second holding circuits 20 are configured by an FF or the like having a reset function, and when the reset signal RESET output from the reset signal generation unit 11 is input to the reset terminal, the value held until then is stored.
  • the values of the latch outputs P (1) to P (L) are set to the H level and the values (H level) are held.
  • FIG. 6 is a timing chart for explaining the operation of the TDC 102 when the ST and HT of the first holding circuit 10 and the second holding circuit 20 are taken into consideration.
  • FREF case 1 in FIG. 6
  • the rising edge time t0 of the reference signal FREF and the rising edge time t1 of the delayed clock signal D (n) are close to each other, t1-HT ⁇ t0 ⁇ t1 + ST (11)
  • the first holding circuit 10 is always reset to 0 before the rising edge of the reference signal FREF is input, and the held value is 0. Therefore, the latch output Q (n) is always 0.
  • the latch output P (n) is always 1 Become.
  • the latch output Q (n) of the first holding circuit 10 and the latch output P (n of the second holding circuit 20 for the same delayed clock signal D (n). ) Is different.
  • the timing relationship between the clock signal CKV and the reference signal FREF is FREF (case 2) in FIG. 6, and the rising edge time t0 of the reference signal FREF and the rising edge times of the delayed clock signals D (n) and D (n + 1).
  • the relationship between t1 and t2 is t1 + ST ⁇ t0 ⁇ t2-HT (12) In this case, there is no place where the latch output Q (n) and the latch output P (n) are different.
  • the encoder 12 has, for example, L exclusive OR circuits therein, and the latch output Q (first latch circuit 10) corresponding to the same delayed clock signal D (n) (n is an integer of 1 to L). n) and the latch output P (n) of the second holding circuit 20 are compared. If the values of the latch output Q (n) and the latch output P (n) are different as in FREF (case 1), the ⁇ Tr detection value is (n ⁇ 1) ⁇ dT. Further, when there is no portion where the values of the latch output Q (n) and the latch output P (n) are different as in FREF (case 2) of FIG. 6, the ⁇ Tr detection value is set to (n ⁇ 0.5) ⁇ dT. And
  • the maximum range of the quantization error E when considering all cases is [Lower limit of Formula (13)] ⁇ E ⁇ [Upper limit of Formula (13)], or [Lower limit of formula (14)] ⁇ E ⁇ [Upper limit of formula (14)] , That is, any one of formulas (13) and (14).
  • the maximum range of the quantization error E is defined by Expression (13)
  • the fluctuation range of the quantization error E corresponding to the time resolution of the TDC 102 is ST + HT (17) It becomes.
  • the maximum range of the quantization error E is defined by the equation (14)
  • the fluctuation range of the quantization error E is dT- (ST + HT) (18) It becomes. Therefore, when the values of the equations (17) and (18) are smaller than the delay amount dT, the resolution of the time resolution (dT) in the ideal state of the conventional TDC 103 can be made higher by using the TDC 102 of this configuration. it can.
  • the value of the delay amount dT is limited by the configuration of the delay element and the semiconductor process.
  • the delay element When an inverter is used as the delay element, it is about 20 ps in the 90 nm process, and about 40 ps in the case of the non-inverter buffer. .
  • the size of the dead zone which is the sum of ST and HT, is about 10 ps when D-FF is used for the first and second holding circuits 10 and 20, for example. Therefore, since the values of the equations (17) and (18) are smaller than the delay amount dT, the use of the TDC 102 of this configuration solves the problem of time resolution degradation due to the dead zone, and the time in the ideal state of the conventional TDC 103.
  • the resolution can be higher than the resolution (dT).
  • the time resolution in the ideal state of the conventional TDC 103 is about 20 ps, but the time resolution of the TDC 102 of this configuration is the first and second holding circuits 10 and 20.
  • D-FF When D-FF is used, it becomes about 10 ps. Therefore, by using the TDC 102 of this configuration, the time resolution can be increased about twice as compared with the conventional case.
  • the time resolution can be increased without increasing the number of delay elements 503 compared to the conventional case (See Patent Document 3). Further, when the TDC 102 of this configuration is used, it is equivalent to the case where the time resolution is increased by shortening the delay amount dT by simply improving the delay element 503 in the TDCs 101 and 103 of the first embodiment or the conventional configuration. Can be achieved with a small circuit scale.
  • FIG. 7 is a block diagram showing a schematic configuration of a digital PLL frequency synthesizer 100 according to an application example of the present invention.
  • 111 is a cumulative adder
  • 112 is a phase comparator
  • 113 is a digital loop filter
  • 114 is a gain adjuster
  • 115 is a digitally controlled oscillator
  • 121 is a sine wave digital converter
  • 116 is a counter
  • 117 and 120 are
  • a latch 118 is a TDC
  • 119 is a reclocking circuit.
  • the digital PLL frequency synthesizer 100 receives a reference signal FREF from an external reference crystal oscillator and a frequency control word FCW from an external register or the like.
  • the reference phase information Rr [k] is obtained by accumulating the frequency control word FCW for each period of the reference signal FREF.
  • [k] means a signal output corresponding to the k-th transition of the clock driving the cumulative adder 111.
  • FCW includes a decimal value, and fosc is set to a frequency higher than fr.
  • the output signal of the digital control oscillator 115 is converted from the sine wave to the digital clock signal CKV by the sine wave digital converter 121.
  • the counter 116 counts the number of rising edges of the clock signal CKV (clock transition from “0” to “1”), and outputs a count value Rv [i] that changes in synchronization with the rising edge of the clock signal CKV.
  • [i] means a signal output corresponding to the i-th transition of the clock signal CKV.
  • the count value Rv [i] is latched for each period of the reference signal FREF and output as oscillation signal phase information Rv [k].
  • ⁇ (with a resolution equal to or less than the period of the clock signal CKV) between the reference signal FREF and the clock signal CKV is detected by the TDC 118 and accumulated in the latch 120 for each period of the reference signal FREF, and ⁇ [k] As output.
  • phase information Rr [k], Rv [k], and ⁇ [k] are added / subtracted by the phase comparator 112, whereby the phase error signal PHE [between the reference signal FREF and the clock signal CKV that is the output of the digital control oscillator 115 is obtained. k].
  • a high frequency component is removed from the phase error signal PHE [k] by the digital loop filter 113, and processing such as gain adjustment of the oscillator is performed via the gain adjuster 114. Then, the phase error signal PHE [k] is fed back to the oscillator 115. Is controlled.
  • the reclock circuit 119 generates a clock signal CKR having substantially the same period as the reference signal FREF synchronized with the clock signal CKV by latching the reference signal FREF with the clock signal CKV, and this reclocked clock signal CKR.
  • the latch 117, the cumulative adder 111, and the latch 120 are driven.
  • the TDCs 101 and 102 described in the first or second embodiment of the present invention are used as the TDC 118 in the digital PLL frequency synthesizer 100 having a general configuration (see Non-Patent Document 1) as shown in FIG.
  • the phase difference ⁇ can be detected with higher precision than when the conventional TDC 103 having the same time resolution in the ideal state is used. Therefore, the phase noise characteristic of the digital PLL frequency synthesizer 100 is improved as compared with the conventional one.
  • FIG. 8 is an example of a phase noise characteristic simulation result of the digital PLL frequency synthesizer 100 when the conventional TDC 103 having the same time resolution in the ideal state and the TDC 101 according to the first embodiment of the present invention are employed. It can be seen that the in-band phase noise characteristics are improved when the TDC 101 of the present invention is used (solid line in FIG. 8) compared to the case where the conventional TDC 103 is applied (dotted line in FIG. 8). Thus, by applying the TDC 101 of the present invention to the digital PLL frequency synthesizer 100, the phase noise characteristics can be improved as compared with the conventional case.
  • the TDCs 101 and 102 of the present invention are applied to the TDC 118 of the digital PLL frequency synthesizer 100 having a general configuration.
  • the TDCs 101 and 102 of the present invention have various configurations. It can be applied to other TDCs.
  • the present invention can be applied to a holding circuit portion of a TDC or a holding circuit portion of a TDC replica circuit.
  • FIG. 9 is a configuration diagram of a wireless communication device 300 according to an application example.
  • the wireless communication device 300 in FIG. 9 is a digital PLL frequency synthesizer 301 and a transmission / reception device 302 that receives the data signal Din in synchronization with the clock signal CKV, processes Din, and transmits the processed data to the outside as the data signal Dout. And can be configured.
  • the digital PLL frequency synthesizer 301 is a digital PLL frequency synthesizer including the TDCs 101 and 102 according to either the first or second embodiment.
  • the wireless communication device 300 can be used as a tuner mounted on, for example, the television 350 shown in FIG.
  • the time digital converter according to the present invention can realize high resolution while preventing deterioration of time resolution corresponding to the width of the dead zone of the holding circuit, and is useful as a component of a PLL frequency synthesizer. .

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Abstract

　クロック信号（ＣＫＶ）を順次遅延させる複数の遅延素子（５０３）と、複数の遅延素子（５０３）の出力値を基準信号（ＦＲＥＦ）のエッジで保持して出力する複数の保持回路（１０）と、複数の保持回路（１０）の出力値からクロック信号（ＣＫＶ）と基準信号（ＦＲＥＦ）との位相差を算出するエンコーダ（５０７）とを有する時間デジタル変換器（１０１）にて、基準信号（ＦＲＥＦ）のエッジに先立つ所定のタイミングで複数の保持回路（１０）をリセットするようにリセット信号（ＲＥＳＥＴ）を出力するリセット信号生成部（１１）を設ける。これにより、不感帯に伴う時間分解能劣化を防止する。

Description

時間デジタル変換器及びそれを用いたＰＬＬ周波数シンセサイザ
　本発明は、時間デジタル変換器（Time-to-Digital Converter：ＴＤＣ）及びそれを用いたＰＬＬ（Phase-Locked Loop）周波数シンセサイザに関するものである。
　近年、半導体の微細化、高速化に伴い、チャージポンプ回路を用いてアナログ電圧で出力周波数を制御するアナログＰＬＬ周波数シンセサイザに代わり、デジタル的に電圧制御発振器を制御するデジタルＰＬＬ周波数シンセサイザが検討されている（例えば、特許文献１、２、６及び非特許文献１参照）。また、デジタルＰＬＬ周波数シンセサイザにおいては、発振信号と基準信号との位相差を検出する手段として、一般的に時間デジタル変換器（ＴＤＣ）が用いられており、ＴＤＣの時間分解能を高める検討も行われている（例えば、特許文献３、４、５参照）。
　図１１は、従来のＴＤＣ１０３の概略構成例を示している。ＴＤＣ１０３は、クロック信号ＣＫＶを所定の遅延量ｄＴずつ順次遅延する複数の遅延素子（ノンインバータバッファ）５０３を直列に接続した遅延素子列（ディレイライン）と、このディレイラインで順次遅延された遅延クロック信号Ｄ（１）（＝ＣＫＶ），Ｄ（２），Ｄ（３），…をデータ入力とし、基準信号ＦＲＥＦをクロック入力とする複数の保持回路５０５と、複数の保持回路５０５のラッチ出力Ｑ（１），Ｑ（２），Ｑ（３），…からクロック信号ＣＫＶと基準信号ＦＲＥＦとの位相差「ε」を算出するエンコーダ５０７とで構成されている。
　図１２は、図１１のＴＤＣ１０３の理想的な動作を示したタイミング図である。保持回路５０５のセットアップタイム（ＳＴ）やホールドタイム（ＨＴ）が０という理想状態を考えると、クロック信号ＣＫＶと基準信号ＦＲＥＦとの立ち上がりエッジ間隔ΔＴｒが図１２のようになっており、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０が遅延クロック信号Ｄ（ｎ）の立ち上がりエッジ時刻ｔ１と遅延クロック信号Ｄ（ｎ＋１）の立ち上がりエッジ時刻ｔ２との間にある場合、保持回路５０５の出力値は、Ｑ（１）＝Ｑ（２）＝…＝Ｑ（ｎ）＝１であるが、Ｑ（ｎ＋１）＝０である。このようにラッチ出力Ｑの値が０を取る位置を検出し、遅延素子５０３の遅延量ｄＴで量子化された位相差ΔＴｒがｎ・ｄＴと検出される。この時、真の位相差ΔＴｒとΔＴｒ検出値との差である量子化誤差Ｅを、図１２に示すように、
　Ｅ＝ΔＴｒ検出値－ΔＴｒ　…（１）
と定義すると、基準信号ＦＲＥＦの立ち上がりエッジが時刻ｔ１に近づくほど量子化誤差Ｅは大きくなり遅延量ｄＴに近づき、基準信号ＦＲＥＦの立ち上がりエッジが時刻ｔ２に近づくほど量子化誤差Ｅは小さくなり０に近づくので、量子化誤差Ｅの範囲は、
　０＜Ｅ＜ｄＴ　　　　　　　…（２）
となる。したがって、ＴＤＣ１０３の時間分解能に相当する量子化誤差Ｅの変動幅は、ｄＴである。
米国特許第６３２６８５１号明細書 特開２００２－７６８８６号公報 特開２００９－２１８７２９号公報 特開２００９－１６４８３１号公報 特開２０１０－１１９０７７号公報 特開２０１０－１６６３９２号公報
R.B.STASZEWSKI and P.T.BALSARA,"ALL-DIGITAL FREQUENCY SYNTHESIZER IN DEEP-SUBMICRON CMOS", Chap.4, John Wiley and Sons,Inc, 2006
　上記のとおり、図１１のＴＤＣ１０３の分解能（位相量子化誤差）は、理想的には、遅延素子５０３の遅延量ｄＴで規定される。しかしながら、保持回路５０５には有限のＳＴとＨＴとが存在するため、位相差εが所要のＳＴやＨＴを満足できないほど小さく（又は大きく）なると、保持回路５０５では正しい位相比較ができなくなる。
　図１３に示したように、保持回路５０５には有限の大きさのＳＴとＨＴとが存在し、保持回路５０５のクロック端子への入力信号ＦＲＥＦの立ち上がりエッジと、データ入力信号としての遅延クロック信号Ｄ（ｎ）のエッジとの間隔が所要のＳＴやＨＴを満足できないほど小さい場合には保持回路５０５が反応せず、保持回路５０５が前回出力し保持した値がそのまま出力される。このように、フリップフロップ（ＦＦ）やラッチから構成された保持回路５０５にはいわゆる不感帯が存在する。
　具体的には、遅延素子５０３としてノンインバータバッファを用い、ノンインバータバッファを例えばインバータを２段接続して構成した場合、遅延量ｄＴは例えば９０ｎｍプロセスでは４０ｐｓ程度となる。一方、保持回路５０５としては、通常ＳＲ－ＦＦやＤ－ＦＦが用いられている。ＳＲ－ＦＦ、Ｄ－ＦＦの不感帯は各々１ｐｓ程度、１０ｐｓ程度あり、遅延素子５０３の遅延量ｄＴに対し無視できない大きさを有する。
　図１４は、保持回路５０５のＳＴとＨＴとを考慮した場合のＴＤＣ１０３の動作を説明するためのタイミング図である。クロック信号ＣＫＶと基準信号ＦＲＥＦとのタイミング関係が図１４のＦＲＥＦ（ｃａｓｅ１）のように、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０と遅延クロック信号Ｄ（ｎ）の立ち上がりエッジ時刻ｔ１とが近接し、
　０＜ｔ０－ｔ１＜ＳＴ　　…（３）
となる場合、ラッチ出力Ｑ（ｎ）は理想状態では１であるが０と誤判定する場合がある。この場合、ΔＴｒ検出値は（ｎ－１）・ｄＴとなるので、式（１）より
　－ＳＴ＜Ｅ≦０　　　　　…（４）
となる。
　一方、図１４のＦＲＥＦ（ｃａｓｅ２）のように、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０と遅延クロック信号Ｄ（ｎ＋１）の立ち上がりエッジ時刻ｔ２とが近接し、
　０＜ｔ２－ｔ０＜ＨＴ　　…（５）
となる場合、ラッチ出力Ｑ（ｎ＋１）は理想状態では０であるが１と誤判定する場合がある。この場合、ΔＴｒ検出値は（ｎ＋１）・ｄＴとなるので、式（１）より、
　ｄＴ≦Ｅ＜ｄＴ＋ＨＴ　　…（６）
となる。
　なお、図１４のＦＲＥＦ（ｃａｓｅ１）やＦＲＥＦ（ｃａｓｅ２）のタイミング関係にあっても、保持回路５０５の前回保持した値が今回出力すべき値（理想状態での出力）と同じ場合には、誤判定は発生しない。この場合、量子化誤差Ｅは式（２）の範囲となる。
　よって、保持回路５０５のＳＴとＨＴとを考慮すると、式（２）、（４）、（６）より、量子化誤差Ｅの範囲は、
　－ＳＴ＜Ｅ＜ｄＴ＋ＨＴ　…（７）
となる。したがって、ＴＤＣ１０３の時間分解能に相当する量子化誤差Ｅの変動幅は「ｄＴ＋ＳＴ＋ＨＴ」となる。
　このように、保持回路５０５のＳＴとＨＴとを考慮すると、ＴＤＣ１０３の時間分解能の理想状態に比べ、「ＳＴ＋ＨＴ」分、すなわちＦＦのいわゆる不感帯の幅分だけ劣化してしまう。
　なお、特許文献３には遅延量の異なる遅延素子を用いてその遅延量差によって時間分解能が規定されるようにして時間分解能を高めたＴＤＣ構成が記載されているが、時間分解能が高いほどこの不感帯による分解能の劣化の度合いは当然大きくなる。
　また、保持回路の不感帯を失くし２つの信号の位相比較を確実に行うことを目的とした保持回路の構成が特許文献４に記載されているが、特許文献４の保持回路の構成は単純にＳＲ－ＦＦやＤ－ＦＦを用いた場合に比べ複雑である。従来のＴＤＣでは、遅延素子や保持回路の個数はクロック信号ＣＫＶと基準信号ＦＲＥＦとの位相差（時間差）の検出すべき範囲時間（通常クロック信号ＣＫＶの１周期分又は半周期）をＴＤＣの時間分解能で除した数に所定のマージンを加えた個数が必要とされる。したがって、ＴＤＣの時間分解能が高いほど多数の遅延素子と保持回路とが必要となるため、特許文献４のような複雑な構成の保持回路を高分解能のＴＤＣへ適用することは、回路規模の面で不向きである。
　本発明は、かかる点に鑑みてなされたものであり、保持回路の不感帯の幅分の時間分解能劣化を単純な構成で防止して、時間分解能を高めた時間デジタル変換器を提供することを目的とする。
　上記課題を解決するため、本発明では次のような解決手段を講じた。すなわち、第１の信号と第２の信号との位相差を検出する時間デジタル変換器において、前記第１の信号を順次遅延させる複数の遅延素子と、前記複数の遅延素子の各々の出力値をそれぞれ前記第２の信号に関連する信号（第２の信号自体又は第２の信号を遅延して得られる信号）のエッジで保持して出力する複数の保持回路と、前記複数の保持回路の各々の出力値から前記第１の信号と前記第２の信号との位相差を算出するエンコーダと、前記エッジに先立つ所定のタイミングで前記複数の保持回路をリセットするようにリセット信号を出力するリセット信号生成部とを備えた構成を採る。
　これによると、時間デジタル変換器は、第１の信号を遅延させた遅延信号と第２の信号との位相差が保持回路のＳＴやＨＴ未満となる不感帯において誤判定が発生しても、不感帯がない理想的な保持回路を用いた場合と同じ時間分解能を実現できる。
　あるいは、上述の時間デジタル変換器は、前記複数の保持回路が、前記リセット信号により出力がローレベルにリセットされる複数の第１の保持回路と、前記リセット信号により出力がハイレベルにリセットされる複数の第２の保持回路とを有し、前記エンコーダが、前記複数の第１の保持回路と前記複数の第２の保持回路との対応する出力値どうしを比較して前記第１の信号と前記第２の信号との位相差を算出する構成を採る。
　これによると、時間デジタル変換器は、ＳＴとＨＴとの和が遅延素子の遅延量より小さい場合に、第１の保持回路と第２の保持回路との出力値の比較結果を利用することで、時間デジタル変換器の時間分解能を従来の構成で不感帯がない理想的な保持回路を用いた場合に得られる分解能（遅延素子の遅延量）より高めることができる。
　本発明によれば、保持回路の不感帯の幅分の時間分解能劣化を防いだ高分解能の時間デジタル変換器を提供することができる。
本発明の第１の実施の形態に係る時間デジタル変換器の概略構成を示すブロック図である。 図１中のリセット信号生成部の詳細構成例を示す回路図である。 図２のリセット信号生成部の動作を示すタイミング図である。 図１の時間デジタル変換器の動作を説明するためのタイミング図である。 本発明の第２の実施の形態に係る時間デジタル変換器の概略構成を示すブロック図である。 図５の時間デジタル変換器の動作を説明するためのタイミング図である。 本発明の応用例に係るデジタルＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。 図７のデジタルＰＬＬ周波数シンセサイザの動作のシミュレーション結果を従来例とともに示す図である。 本発明の応用例に係る無線通信機器の概略構成を示すブロック図である。 図９の無線通信機器を搭載したテレビの斜視図である。 従来の時間デジタル変換器の概略構成例を示すブロック図である。 図１１の時間デジタル変換器の理想的な動作を説明するためのタイミング図である。 図１１中の保持回路の不感帯における動作を説明するためのタイミング図である。 図１１の時間デジタル変換器における課題を説明するためのタイミング図である。
　以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、従来と同一の構成要素には同一の符号を付し、その説明は背景技術の項で説明したことと重複するので極力省略する。
　《第１の実施の形態》
　図１は本発明の第１の実施の形態に係る時間デジタル変換器（ＴＤＣ）１０１の一例を示すブロック図、図２は図１中のリセット信号生成部１１の一例を示す回路図、図３はリセット信号生成部１１の動作を示したタイミング図である。
　図１に示すように、ＴＤＣ１０１は、クロック信号ＣＫＶを所定の遅延量ｄＴずつ順次遅延する複数の遅延素子５０３を直列に接続した遅延素子列（ディレイライン）と、このディレイラインで順次遅延された遅延クロック信号Ｄ（１）～Ｄ（Ｌ）（Ｌは自然数）をデータ入力とし、基準信号ＦＲＥＦをクロック入力とする複数のリセット端子付保持回路１０と、基準信号ＦＲＥＦからリセット信号ＲＥＳＥＴを生成するリセット信号生成部１１と、Ｌ個の保持回路１０のラッチ出力Ｑ（１）～Ｑ（Ｌ）からクロック信号ＣＫＶと基準信号ＦＲＥＦとの位相差「ε」を算出するエンコーダ５０７とで構成されている。
　図２に示すように、リセット信号生成部１１はインバータ２とＮＯＲ回路３とで構成されており、図３のように基準信号ＦＲＥＦの立ち下がりエッジに同期してインバータ２の遅延時間τ分のパルス幅を持つリセット信号ＲＥＳＥＴを生成し、出力する。
　Ｌ個の保持回路１０は、リセット機能を有するＦＦ等により構成され、リセット信号生成部１１から出力されたリセット信号ＲＥＳＥＴがリセット端子に入力されると、それまで保持していた値をリセットし、ラッチ出力Ｑ（１）～Ｑ（Ｌ）の値をＬレベルとするとともに、その値（Ｌレベル）を保持する。
　図４は、保持回路１０のＳＴとＨＴとを考慮した場合のＴＤＣ１０１の動作を説明するためのタイミング図である。クロック信号ＣＫＶと基準信号ＦＲＥＦとのタイミング関係が図４のＦＲＥＦ（ｃａｓｅ１）のように、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０と遅延クロック信号Ｄ（ｎ）の立ち上がりエッジ時刻ｔ１とが近接し、
　０＜ｔ０－ｔ１＜ＳＴ　　…（３）
となる場合、ラッチ出力Ｑ（ｎ）は、理想状態（ＳＴが０）ではＨレベル（以下、Ｈレベル値を１と表す）であるが、本発明のＴＤＣ１０１の構成では保持回路１０は基準信号ＦＲＥＦの立ち上がりエッジが入力される前に常にＬレベル（以下、Ｌレベル値を０と表す）にリセットされており保持している値は０であるため、常に誤判定する。この場合、ΔＴｒ検出値は（ｎ－１）・ｄＴとなるので、式（１）より、
　－ＳＴ＜Ｅ≦０　　　　　…（８）
となる。
　一方、図４のＦＲＥＦ（ｃａｓｅ２）のように、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０と遅延クロック信号Ｄ（ｎ＋１）の立ち上がりエッジ時刻ｔ２とが近接し、
　０＜ｔ２－ｔ０＜ＨＴ　　…（５）
となる場合、本発明のＴＤＣ１０１の構成では保持回路１０は基準信号ＦＲＥＦの立ち上がりエッジが入力される前に常にＬレベル（以下、Ｌレベル値を０と表す）にリセットされており保持している値は０であるため、ラッチ出力Ｑ（ｎ）は、理想状態（ＨＴが０）と同じく常に０となり誤判定することがない。この場合、ΔＴｒ検出値はｎ・ｄＴとなるので、式（１）より、
　０≦Ｅ＜ｄＴ－ＳＴ　　　…（９）
となる。
　よって、保持回路１０のＳＴとＨＴとを考慮すると、式（８）、（９）より、量子化誤差Ｅの範囲は、
　－ＳＴ＜Ｅ＜ｄＴ－ＳＴ　…（１０）
となる。したがって、ＴＤＣ１０１の時間分解能に相当する量子化誤差Ｅの変動幅は、（ｄＴ－ＳＴ）－（－ＳＴ）＝ｄＴである。
　したがって、本発明のＴＤＣ１０１の構成を用いて保持回路１０の保持値を基準信号ＦＲＥＦの立ち上がりエッジが入力される前に常に０にリセットしておくことにより、「ＳＴ＋ＨＴ」分の分解能の劣化を生じることなく、理想状態と同じ分解能、すなわち遅延素子５０３の１段あたりの遅延量ｄＴを分解能として保つことができる。
　本発明の要点は、２つの信号（例えば、クロック信号ＣＫＶと基準信号ＦＲＥＦ）の位相関係（遅れ、進み）を２値で判定するＦＦ等で構成された個々の保持回路１０にリセット機能を付加し、保持回路１０がクロック入力によって次の値を保持する前に毎回その保持値を所定の値にリセットしておくことである。
　なお、第１の実施の形態では、図１１に示した従来のＴＤＣ１０３における保持回路５０５をリセット機能付の保持回路１０に置き換えた構成を例として説明をしたが、もちろんこれに限らず、特許文献２、３のＴＤＣ中のＦＦをリセット機能付の保持回路１０に置き換え、リセット信号生成部１１を付加する等、本発明は様々なＴＤＣに適用可能である。
　また、これまでの説明では、保持回路１０のデータ入力をクロック信号ＣＫＶ、クロック入力を基準信号ＦＲＥＦとしたが、これに限らず、例えば特許文献５のＴＤＣにおける保持回路のように基準信号ＦＲＥＦをデータ入力とし、クロック信号ＣＫＶ（又はクロック信号ＣＫＶを遅延させた信号）をクロック入力とする保持回路の部分に本発明を適用することも可能である。
　《第２の実施の形態》
　図５は、本発明の第２の実施の形態に係るＴＤＣ１０２の一例を示すブロック図である。図５に示したＴＤＣ１０２の構成は複数（Ｌ個）の第２の保持回路２０を更に有し、図１のエンコーダ５０７に替えて第１の保持回路１０のラッチ出力Ｑ（１）～Ｑ（Ｌ）と、第２の保持回路２０のラッチ出力Ｐ（１）～Ｐ（Ｌ）とを比較してクロック信号ＣＫＶと基準信号ＦＲＥＦとの位相差「ε」を算出するエンコーダ１２を有する点以外は、図１の第１の実施の形態のＴＤＣ１０１と共通するので共通部分の説明を省略し、これらの相違点について説明する。
　Ｌ個の第２の保持回路２０は、リセット機能を有するＦＦ等により構成され、リセット信号生成部１１から出力されたリセット信号ＲＥＳＥＴがリセット端子に入力されると、それまで保持していた値をリセットし、ラッチ出力Ｐ（１）～Ｐ（Ｌ）の値をＨレベルとするとともに、その値（Ｈレベル）を保持する。
　図６は、第１の保持回路１０や第２の保持回路２０のＳＴとＨＴとを考慮した場合のＴＤＣ１０２の動作を説明するためのタイミング図である。クロック信号ＣＫＶと基準信号ＦＲＥＦとのタイミング関係が図６のＦＲＥＦ（ｃａｓｅ１）のように、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０と遅延クロック信号Ｄ（ｎ）の立ち上がりエッジ時刻ｔ１とが近接し、
　ｔ１－ＨＴ＜ｔ０＜ｔ１＋ＳＴ　…（１１）
となる場合、第１の保持回路１０は基準信号ＦＲＥＦの立ち上がりエッジが入力される前に常に０にリセットされており、保持している値は０であるため、ラッチ出力Ｑ（ｎ）は常に０となる。一方、第２の保持回路２０は基準信号ＦＲＥＦの立ち上がりエッジが入力される前に常に１にリセットされており、保持している値は１であるため、ラッチ出力Ｐ（ｎ）は常に１となる。このように、式（３）の条件が成立する場合、同じ遅延クロック信号Ｄ（ｎ）に対する第１の保持回路１０のラッチ出力Ｑ（ｎ）と第２の保持回路２０のラッチ出力Ｐ（ｎ）とは異なる。
　また、クロック信号ＣＫＶと基準信号ＦＲＥＦとのタイミング関係が図６のＦＲＥＦ（ｃａｓｅ２）のように、基準信号ＦＲＥＦの立ち上がりエッジ時刻ｔ０と遅延クロック信号Ｄ（ｎ），Ｄ（ｎ＋１）の立ち上がりエッジ時刻ｔ１，ｔ２との関係が、
　ｔ１＋ＳＴ≦ｔ０≦ｔ２－ＨＴ　…（１２）
となる場合、ラッチ出力Ｑ（ｎ）とラッチ出力Ｐ（ｎ）とが異なる箇所は存在しない。
　エンコーダ１２は、例えば内部にＬ個の排他的論理和回路を有し、同じ遅延クロック信号Ｄ（ｎ）（ｎは１～Ｌの整数）の対応する第１の保持回路１０のラッチ出力Ｑ（ｎ）と第２の保持回路２０のラッチ出力Ｐ（ｎ）との比較を行う。そして、上記ＦＲＥＦ（ｃａｓｅ１）のように、ラッチ出力Ｑ（ｎ）とラッチ出力Ｐ（ｎ）との値が異なる場合、ΔＴｒ検出値を（ｎ－１）・ｄＴとする。また、図６のＦＲＥＦ（ｃａｓｅ２）のようにラッチ出力Ｑ（ｎ）とラッチ出力Ｐ（ｎ）との値が異なる箇所が存在しない場合は、ΔＴｒ検出値を（ｎ－０．５）・ｄＴとする。
　このようにΔＴｒ検出値を決定した場合、図６から分かるように量子化誤差Ｅの範囲は、
ＦＲＥＦ（ｃａｓｅ１）の場合：
　－ＳＴ＜Ｅ＜ＨＴ　　　　　　　　　　　　…（１３）
となり、ＦＲＥＦ（ｃａｓｅ２）の場合：
　ＨＴ－０．５ｄＴ≦Ｅ≦０．５ｄＴ－ＳＴ　…（１４）
となる。
　したがって、全てのケースを考慮した場合の量子化誤差Ｅの最大範囲は、
　［式（１３）（１４）の下限のうち小さい方］≦Ｅ、かつ、
　Ｅ≦［式（１３）（１４）の上限のうち大きい方］
となる。
　ここで、［式（１３）の下限］＜［式（１４）の下限］が成立する場合、
　０．５ｄＴ＜ＳＴ＋ＨＴ　　　　　　　　　…（１５）
となる。一方、［式（１３）の上限］＜［式（１４）の上限］が成立する場合、
　０．５ｄＴ＞ＳＴ＋ＨＴ　　　　　　　　　…（１６）
となる。式（１５）、（１６）の条件は相反するので、
　［式（１３）の下限］＜［式（１４）の下限］、かつ、
　［式（１３）の上限］＜［式（１４）の上限］
ということはありえない。同様に、
　［式（１３）の下限］＞［式（１４）の下限］、かつ、
　［式（１３）の上限］＞［式（１４）の上限］
ということもありえない。
　したがって、全てのケースを考慮した場合の量子化誤差Ｅの最大範囲は、
　［式（１３）の下限］＜Ｅ＜［式（１３）の上限］、又は、
　［式（１４）の下限］＜Ｅ＜［式（１４）の上限］
のいずれか、すなわち、式（１３）、（１４）のうちいずれかで規定される。量子化誤差Ｅの最大範囲が式（１３）で規定される場合、ＴＤＣ１０２の時間分解能に相当する量子化誤差Ｅの変動幅は、
　ＳＴ＋ＨＴ　　　　　　　　　　　　　　　…（１７）
となる。一方、量子化誤差Ｅの最大範囲が式（１４）で規定される場合、量子化誤差Ｅの変動幅は、
　ｄＴ－（ＳＴ＋ＨＴ）　　　　　　　　　　…（１８）
となる。よって、式（１７）、（１８）の値が遅延量ｄＴより小さい場合には、本構成のＴＤＣ１０２を用いることにより、従来のＴＤＣ１０３の理想状態における時間分解能（ｄＴ）より高分解能とすることができる。
　背景技術の項で述べたように、遅延量ｄＴの値は遅延素子の構成や半導体プロセスにより限界があり、遅延素子としてインバータを使用した場合９０ｎｍプロセスで２０ｐｓ程度、ノンインバータバッファなら４０ｐｓ程度である。一方、ＳＴとＨＴとの和である不感帯の大きさは、例えば第１及び第２の保持回路１０，２０にＤ－ＦＦを用いた場合１０ｐｓ程度となる。したがって、式（１７）、（１８）の値は遅延量ｄＴより小さいため、本構成のＴＤＣ１０２を用いることにより、不感帯による時間分解能の劣化の問題を解消するとともに、従来のＴＤＣ１０３の理想状態における時間分解能（ｄＴ）より高分解能とすることができる。
　例えば、９０ｎｍプロセスで遅延素子５０３としてインバータを使用した場合、従来のＴＤＣ１０３の理想状態における時間分解能は２０ｐｓ程度であるが、本構成のＴＤＣ１０２の時間分解能は第１及び第２の保持回路１０，２０としてＤ－ＦＦを用いた場合１０ｐｓ程度となる。したがって、本構成のＴＤＣ１０２を用いることにより、従来に比べ時間分解能を約２倍高めることができる。
　なお、本構成のＴＤＣ１０２では、遅延素子５０３が第１及び第２の保持回路１０，２０で共用されるため、従来に比べて遅延素子５０３の数を増やさずに時間分解能を高めることができる（特許文献３参照）。また、本構成のＴＤＣ１０２を用いた場合、第１の実施形態や従来構成のＴＤＣ１０１，１０３で単純に遅延素子５０３の改善によって遅延量ｄＴを短くして時間分解能が高められた場合に比べ、同等の分解能を小さな回路規模で実現できるという効果も有する。
　《応用例》
　図７は、本発明の応用例に係るデジタルＰＬＬ周波数シンセサイザ１００の概略構成を示すブロック図である。図７において、１１１は累積加算器、１１２は位相比較器、１１３はデジタルループフィルタ、１１４はゲイン調整器、１１５はデジタル制御発振器、１２１は正弦波デジタル変換器、１１６はカウンタ、１１７及び１２０はラッチ、１１８はＴＤＣ、１１９はリクロック回路である。
　デジタルＰＬＬ周波数シンセサイザ１００には外部の基準水晶発振器からの基準信号ＦＲＥＦと、外部のレジスタ等からの周波数制御ワードＦＣＷとが入力されている。累積加算器１１１では、基準信号ＦＲＥＦの１周期ごとに周波数制御ワードＦＣＷを累積することによって、基準位相情報Ｒｒ［ｋ］が得られる。ここで、［ｋ］は累積加算器１１１を駆動するクロックの第ｋ番目の遷移に対応して出力される信号を意味する。
　なお、周波数制御ワードＦＣＷは、基準信号ＦＲＥＦの周波数とデジタル制御発振器１１５の出力信号の所望周波数との比である。すなわち、デジタル制御発振器１１５の出力信号の所望周波数をｆｏｓｃ、基準信号ＦＲＥＦの周波数をｆｒとすると、ｆｏｓｃ＝ＦＣＷ×ｆｒと表される。また、一般的に、ＦＣＷは小数値を含み、ｆｏｓｃはｆｒより高い周波数に設定される。
　デジタル制御発振器１１５の出力信号は、正弦波デジタル変換器１２１で、正弦波からデジタルクロック信号ＣＫＶに変換される。カウンタ１１６では、クロック信号ＣＫＶの立ち上がりエッジ（‘０’⇒‘１’のクロック遷移）の数がカウントされ、クロック信号ＣＫＶの立ち上がりエッジに同期して変化するカウント値Ｒｖ［ｉ］が出力される。ここで、［ｉ］はクロック信号ＣＫＶの第ｉ番目の遷移に対応して出力される信号を意味する。ラッチ１１７では、このカウント値Ｒｖ［ｉ］が基準信号ＦＲＥＦの１周期ごとにラッチされ、発振信号位相情報Ｒｖ［ｋ］として出力される。
　更に、基準信号ＦＲＥＦとクロック信号ＣＫＶとの小さな（クロック信号ＣＫＶの周期以下の分解能の）位相差εをＴＤＣ１１８で検出し、基準信号ＦＲＥＦの１周期ごとにラッチ１２０で蓄積し、ε［ｋ］として出力している。
　これらの位相情報Ｒｒ［ｋ］、Ｒｖ［ｋ］、ε［ｋ］を位相比較器１１２において加減算することにより基準信号ＦＲＥＦとデジタル制御発振器１１５の出力であるクロック信号ＣＫＶとの位相誤差信号ＰＨＥ［ｋ］が得られる。位相誤差信号ＰＨＥ［ｋ］は、デジタルループフィルタ１１３によって高周波成分が取り除かれ、ゲイン調整器１１４を介して発振器のゲイン調整等の処理が行われた後、発振器１１５に帰還され、発振器１１５の周波数が制御される。
　一般的に、発振器１１５の出力信号から生成されるクロック信号ＣＫＶと基準信号ＦＲＥＦとは非同期であるため、クロック信号ＣＫＶの立ち上がりエッジに同期して変化するラッチ１１７の入力データＲｖ［ｉ］を基準信号ＦＲＥＦでそのままラッチしようとすると、そこでもラッチの不感帯の問題が生じる。この問題を回避するため、基準信号ＦＲＥＦをクロック信号ＣＫＶでラッチしてクロック信号ＣＫＶに同期した基準信号ＦＲＥＦとほぼ同じ周期のクロック信号ＣＫＲをリクロック回路１１９で生成し、このリクロックされたクロック信号ＣＫＲでラッチ１１７、累積加算器１１１、ラッチ１２０を駆動するようにしている。
　図７に示したような一般的な構成（非特許文献１参照）のデジタルＰＬＬ周波数シンセサイザ１００中のＴＤＣ１１８として本発明の第１又は第２の実施の形態で説明したＴＤＣ１０１，１０２を用いた場合、理想状態において同じ時間分解能を有する従来のＴＤＣ１０３を用いた場合に比べて位相差εを精度良く検出できる。そのため、デジタルＰＬＬ周波数シンセサイザ１００の位相雑音特性が従来に比べ改善される。
　図８は、理想状態において同じ時間分解能を有する従来のＴＤＣ１０３と本発明の第１の実施の形態のＴＤＣ１０１とを各々採用した場合のデジタルＰＬＬ周波数シンセサイザ１００の位相雑音特性シミュレーション結果の一例である。従来のＴＤＣ１０３を適用した場合（図８点線）に比べ、本発明のＴＤＣ１０１を用いた場合（図８実線）の方が帯域内の位相雑音特性が改善されていることが分かる。このように、本発明のＴＤＣ１０１をデジタルＰＬＬ周波数シンセサイザ１００に適用することにより、従来に比べ位相雑音特性が改善できる。
　なお、上述の説明では、一般的な構成のデジタルＰＬＬ周波数シンセサイザ１００のＴＤＣ１１８に本発明のＴＤＣ１０１，１０２を適用するものとしたが、もちろん本発明のＴＤＣ１０１，１０２は様々な構成のデジタルＰＬＬ周波数シンセサイザのＴＤＣに適用可能である。例えば、特許文献６のデジタルＰＬＬ周波数シンセサイザにおいて、ＴＤＣの保持回路部分やＴＤＣレプリカ回路の保持回路部分に本発明を適用することも可能である。
　図９は、応用例に係る無線通信機器３００の構成図である。図９の無線通信機器３００は、デジタルＰＬＬ周波数シンセサイザ３０１と、クロック信号ＣＫＶに同期して、データ信号Ｄｉｎを受けてＤｉｎを処理し、処理したデータをデータ信号Ｄｏｕｔとして外部に送信する送受信装置３０２とで構成することができる。なお、デジタルＰＬＬ周波数シンセサイザ３０１は、第１、第２の実施の形態のいずれかに係るＴＤＣ１０１，１０２を具備したデジタルＰＬＬ周波数シンセサイザである。無線通信機器３００は、例えば図１０に示すテレビ３５０等に搭載されるチューナーとして用いることができる。
　以上説明してきたとおり、本発明に係る時間デジタル変換器は、保持回路の不感帯の幅分の時間分解能劣化を防いだ高分解能を実現することができ、ＰＬＬ周波数シンセサイザの構成要素等として有用である。
１０　（第１の）保持回路
１１　リセット信号生成部
１２　エンコーダ
２０　第２の保持回路
１００　デジタルＰＬＬ周波数シンセサイザ
１０１，１０２，１０３　時間デジタル変換器（ＴＤＣ）
１１８　時間デジタル変換器（ＴＤＣ）
５０３　遅延素子
５０５　保持回路
５０７　エンコーダ

Claims (4)

  1. 　第１の信号と第２の信号との位相差を検出する時間デジタル変換器であって、
    　前記第１の信号を順次遅延させる複数の遅延素子と、
    　前記複数の遅延素子の各々の出力値をそれぞれ前記第２の信号に関連する信号のエッジで保持して出力する複数の保持回路と、
    　前記複数の保持回路の各々の出力値から前記第１の信号と前記第２の信号との位相差を算出するエンコーダと、
    　前記エッジに先立つ所定のタイミングで前記複数の保持回路をリセットするようにリセット信号を出力するリセット信号生成部とを備えたことを特徴とする時間デジタル変換器。
  2. 　請求項１記載の時間デジタル変換器において、
    　前記複数の保持回路は、前記リセット信号により出力がローレベルにリセットされる複数の第１の保持回路と、前記リセット信号により出力がハイレベルにリセットされる複数の第２の保持回路とを有し、
    　前記エンコーダは、前記複数の第１の保持回路と前記複数の第２の保持回路との対応する出力値どうしを比較して前記第１の信号と前記第２の信号との位相差を算出することを特徴とする時間デジタル変換器。
  3. 　請求項１又は２に記載の時間デジタル変換器を有することを特徴とするＰＬＬ周波数シンセサイザ。
  4. 　請求項３記載のＰＬＬ周波数シンセサイザを有する受信回路又は送信回路の少なくとも一方を備えたことを特徴とする無線通信機器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59117315A (ja) * 1982-12-24 1984-07-06 Hitachi Micro Comput Eng Ltd パルス発生回路
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JP2010119077A (ja) * 2008-10-16 2010-05-27 Nec Corp 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法

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