CN107294530B - 用于高时间数字转换器（tdc）分辨率的校准方法和设备 - Google Patents

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Abstract

提供了一种时间数字转换器装置，包括：包括多个缓冲器的中等分辨率延迟单元，其被配置成接收参考时钟信号和数据时钟信号作为输入，并且被配置成输出多个延迟的数据时钟信号，其中所述多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，其被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中，所述多个核心包括：被配置成接收所述多个所述延迟的数据时钟信号中的一者的第一组延迟，被配置成接收所述参考时钟信号的第二组延迟；以及连接到所述第一组延迟和所述第二组延迟的输出的快速触发器，其中所述快速触发器的输出用于检查相位对准。

Description

用于高时间数字转换器(TDC)分辨率的校准方法和设备
技术领域
本文所公开的各种实施例大体上涉及一种电路时序。
背景技术
全数字锁相环(ADPLL)可在射频(RF)电路中用作频率合成器以形成用于发射器或接收器的稳定本地振荡器。这归因于ADPLL的低功耗和高集成度。
发明内容
下文呈现各种实施例的简要概述。在以下概述中可能做出一些简化和省略，所述概述旨在突出和引入各种实施例的一些方面，而非限制本发明的范围。在稍后的章节中将描述足以让本领域的普通技术人员能获得且使用本发明概念的优选实施例的详细描述。
本文所描述的各种实施例涉及时间数字转换器装置，包括：包括多个缓冲器的中等分辨率延迟单元，该中等分辨率延迟单元被配置成接收参考时钟信号和数据时钟信号作为输入，并且配置成输出多个延迟的数据时钟信号，其中多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，该高分辨率延迟单元被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中，所述多个核心包括：被配置成接收所述多个所述延迟的数据时钟信号中的一者的第一组延迟，被配置成接收所述参考时钟信号的第二组延迟；以及连接到第一组延迟和第二组延迟的输出的快速触发器，其中该快速触发器的输出指示高分辨率延迟值。第一组延迟和第二组延迟可包括多个串联电容器。所述多个电容器的第一部分可用于校准。所述多个电容器的第二部分可用于正常操作。所述多个核心中的每一核心可包括两个多路复用器。所述多个核心可被配置成接收将所述核心置于校准模式的控制信号。所述多个核心中的每一核心可被配置成接收校准该核心的控制信号。
本文所描述的各种实施例涉及一种校正时间数字转换的方法，所述时间数字转换包括中等分辨率延迟单元和高分辨率延迟单元，该高分辨率延迟单元包括第一延迟组和第二延迟组，该方法包括：初始化校准延迟值；将校准延迟值应用于第一延迟组；输入时钟信号到第一延迟组和第二延迟组；以及将第一延迟组和第二延迟组的输出输入到快速触发器；并且当快速触发器指示第一延迟组和第二延迟组的输出未对准时，递增校准延迟值且将该递增的校准延迟值再次应用于第一延迟组。
该方法可进一步包括当快速触发器指示第一延迟组与第二延迟组的输出对准时，设置校准延迟值。第一组延迟和第二组延迟可包括多个串联电容器。所述多个电容器的第一部分可用于校准。校准延迟值可指示所述多个电容器的第一部分中的哪些并联连接以实现所要的校准延迟值。该方法可进一步包括设置第一多路复用器和第二多路复用器以在处于校准模式时将时钟信号输入到第一延迟组和第二延迟组中。
本文所描述的各种实施例涉及一种编码有用于执行校准时间数字转换的方法的指令的非暂时性机器可读存储媒体，所述时间数字转换包括中等分辨率延迟单元和高分辨率延迟单元，该高分辨率延迟单元包括第一延迟组和第二延迟组，该媒体包括：用于初始化校准延迟值的指令；用于将校准延迟值应用于第一延迟组的指令；用于将时钟信号输入到第一延迟组和第二延迟组中的指令；以及用于将第一延迟组和第二延迟组的输出输入到快速触发器的指令；并且当快速触发器指示第一延迟组与第二延迟组的输出未对准时，递增校准延迟值且将递增的校准延迟值再次应用于第一延迟组。
该非暂时性机器可读存储媒体可进一步包括当快速触发器指示第一延迟组与第二延迟组的输出对准时，设置校准延迟值。第一组延迟和第二组延迟可包括多个串联电容器。所述多个电容器的第一部分可用于校准。校准延迟值可指示所述多个电容器的第一部分中的哪些并联连接以实现所要的校准延迟值。
本文所描述的各种实施例涉及一种校准时间数字转换器(TDC)的方法，该方法包括：通过启用XTAL参考信号和数控振荡器(DCO)信号并且关闭复位信号来使TDC从断电状态变为通电状态；由通电状态，利用启用校准信号实现精细校准；以及在包括接收来自中等分辨率延迟单元的输入的核心的高分辨率延迟单元上进行校准，其中该核心包括一组延迟(每一个延迟增加2.5皮秒的延迟)和被配置成在两个路径上使用相同信号(参考信号或DCO信号)的多路复用器以及来自准确快速触发器的用于确定相位对准的控制信号。
附图说明
为了更好地理解各种实施例，参考附图，其中：
图1示出TDC和该TDC的时序图的实施例；
图2示出TDC架构的实施例。
图3示出TDC高分辨率核心的实施例。
图4示出延迟。
图5示出配置时序图。
图6示出校正时序图。
图7示出校准方法。
为了便于理解，已使用相同参考标号表示具有基本上相同或类似结构或基本上相同或类似功能的元件。
具体实施方式
本文中所呈现的描述和图式示出了各种原理。应了解，本领域的技术人员将能够设计体现这些原理且包括于本发明的范围内的各种布置，但本文中未明确地描述或示出所述布置。如本文所使用，术语“或”是指非独占的或(即，和/或)，除非另外指明(例如“或另外”或“或在替代方案中”)。另外，本文所描述的各种实施例未必是相互排斥的，并且可组合以产生并有本文所描述的原理的另外实施例。
锁相环(PLL)可以是包括电压或电流驱动的振荡器和相位检测器的电路。振荡器可被不断地调整以匹配输入信号的频率的相位。PLL可用于稳定通信信道、产生信号、形成时钟、调制/解调信号或重建具有较少噪声的信号。PLL可用于数字以及模拟通信和系统。
PLL可包括一个或多个压控振荡器(VCO)，所述一个或多个VCO可最初被调谐到接近预期发射/接收频率的频率。VCO的振荡频率可由输入电压控制。VCO可以是线性振荡器或张弛振荡器。线性振荡器可产生更多正弦波，而张弛振荡器可产生更多三角波或锯齿波。
PLL可类似地包括可以比较两个输入信号的相位的相位频率检测器(PFD)。举例来说，PFD可将来自VCO的信号与另一来源或数据信号进行比较。PFD可提供可以反馈到环路滤波器中的错误输出。该错误输出可与环路反馈中的信号整合以补偿对信号偏移的校正。PFD可类似地允许频率错误输出和补偿。
另一类型的PLL可以是上文提到的全数字PLL(ADPLL)，其中相位检测器、滤波器和振荡器可以全都是数字的。举例来说，在ADPLL中，时间数字转换器(TDC)可充当PFD，而数控振荡器可取代VCO。
TDC可以是接收输入信号和参考信号、检测两个信号之间的相位差以及提供检测到的相位差的数字值的数字电路。两个信号之间的相位差可由输入信号的前沿与参考信号的前沿之间的时间差给出。TDC通常可包括串联耦接并且用于确定两个信号之间的相位差的一组反相器。TDC将该相位差数字化，并且提供已数字化的相位差。TDC的分辨率是用于数字化相位差的量化步长大小，通常由所述组反相器中的一个反相器的延迟确定。
TDC可用于ADPLL或某一其它电路中。可能需要获得用于TDC的高分辨率，以便提高其中使用TDC的ADPLL或某一其它电路的性能。
实施例包括影响整个ADPLL的性能的TDC，因为整个ADPLL可设置带内噪声，并且TDC可造成PLL输出处的杂散音调的存在。TDC可测量并且数字化参考信号与反馈信号之间的相位差，因此TDC可以在将时间转换成数字字时因影响系统级性能的有限分辨率而诱发量化错误。
可选择高分辨率TDC以符合例如雷达应用等中严格的相位噪声。子门分辨率TDC可用于此种应用中。一些实施例包括需要极准确的相位对准的架构。一种延迟校准方法可用于将因选路和组件失配而导致的未对准降到最小。实施例还可包括可在中等精细TDC拓扑结构中实施的一种校准方法。
图1示出TDC和该TDC的时序图100的实施例。TDC实施例102可包括延迟反相器104、D触发器106、信号时钟108、参考时钟110和加法器112。时序图114可包括例如延迟116等延迟，该延迟包括信号时钟108与参考时钟110之间的偏移。
延迟反相器104可具有两个类别的延迟。第一延迟类别可包括门延迟，该门延迟包括缓冲器或反相器。类似地，第二延迟类别可包括子门延迟。子门延迟可包括延迟差分化和延迟线电容器。第二延迟类别的例子可包括微调延迟(Vernier)或快闪中等精细延迟(Flash Medium Fine)。
图2示出TDC架构200的实施例。TDC架构200可包括中等分辨率延迟单元202和高分辨率延迟单元204。中等分辨率延迟单元202可包括延迟缓冲器206、输入数据时钟208和输入参考时钟210。来自中等分辨率延迟单元202的时钟信号可用作到高分辨率延迟单元204的输入。
高分辨率延迟单元204可包括核心212到216和解码器222。核心212到216可各自包括例如核心多路复用器218等一个或多个多路复用器。每一核心212到216可包括例如延迟组220等延迟组，该延迟组相对于图3到图4进一步描述。解码器222可将来自中等分辨率单元的输出当作输入，并且选择数据信号中的一者作为时钟输出。解码器222可接收例如来自处于或不在同一电路板上的控制模块或电路的d_medium_sel或控制选择等信号，所述同一电路板选择到解码器222的输入中的哪些将被输出，以使ADPLL的数字部分中的子块同步。
中等分辨率延迟单元202中的延迟缓冲器206可各自包括(例如)40皮秒缓冲。在校准期间，中等分辨率延迟可指定40皮秒的时间段，且接着高分辨率延迟单元可在该40皮秒时间段内更精确地校正。来自延迟缓冲器206的每一缓冲可被输入到核心212到216和核心多路复用器218中的一者或多者中。核心多路复用器218可各自在进入的延迟信号中的一者之间进行选择。在校准期间，核心多路复用器218被设置为将相同信号馈入到延迟组220中。这导致确定因能够被校准的组件和其它差值所致的在核心212到216中的时间延迟差。在正常操作期间，核心多路复用器218被设置为馈入来自中等分辨率延迟单元202的输出，且参考信号210被输入到延迟组220中。这导致对输入数据时钟208与输入参考时钟210之间的时间差的更精细确定。
高分辨率延迟单元204可随后使用更高分辨率来校准和/或输出数据信号。举例来说，高分辨率延迟单元204可被校准到2.5皮秒级，而中等分辨率指定40皮秒级。
图3示出TDC高分辨率核心300的实施例。TDC高分辨率核心300可包括控制器301、多路复用器302到304、延迟306到316、数据DCO延迟信号X 318、数据DCO延迟信号X+1320和时钟参考信号322。在一些实施例中，延迟306到316中的每一个可递增地引起另外2.5皮秒的延迟。举例来说，如果接通16个延迟，则TDC高分辨率延迟核心300可跨越总计40皮秒的延迟。类似地，任何数目的延迟可被激活，每一延迟添加一增量的时间以使信号偏移。2.5皮秒的递增延迟用作例子，且每一延迟可使用任何时间量，例如，1、1.5或6皮秒。控件301可将控制信号输出到延迟306到316中以选择合适数目的延迟供使用。
图4示出一延迟400。延迟400可对应于延迟306到316。延迟400可包括DCO信号延迟组404、参考信号延迟组406和快速触发器408。DCO信号延迟组404可包括电容器组402。电容器组402可包括(例如)24个电容器。第一电容器在一些实施例中可用于校准。在其它实施例中，末次或其它电容器可用于正常操作。举例来说，前八个或最高有效位(MSB)电容器可特定地用于校准。在这种情况下，其余16个电容器或最低有效位(LSB)可用于正常操作。参考信号延迟组406可类似于DCO信号延迟组404而起作用，并且时钟参考信号而非数据线用作输入。
控制信号可从控件301输入到延迟400。该控制信号可用在所显示的dd_ctrl＜7∶0＞、dr_ctrl＜23∶8＞和dr_ctrl＜7∶0＞信号中。该控制信号可具有任何数目的位的分辨率，例如8、12、16、20、24或更多。例如，显示8位控制信号。dd_ctrl＜7∶0＞控制信号用在dco路径中，dr_ctrl＜7∶0＞控制信号用在参考路径中，从而校准由电路中的失配和路由路径产生的未对准。限定默认设置(例如dd_ctrl＜7∶0＞＝4)以保证在校准期间的对准(参考信号可能早可能迟)。DCO信号延迟组404和参考信号延迟组406的输出可被输入到快速触发器408中。快速触发器408可以是包括快速触发器的任何种类的触发器。快速触发器408可在时钟未被校准时将数据信号时钟和参考信号时钟当作输入，且输出0。
快速触发器408的输出可在校准期间回送到控制器中以便使校准值变化，以确定给出对应于在快速触发器输出处从0到1的转变的零延迟的校准值。举例来说，DCO延迟信号X 318与时钟参考信号322可能偏离5皮秒。这可在校准期间通过根据信号偏离的时间量将信号回送到高分辨率校准中而得以补偿。一旦数据信号时钟与参考时钟相同，快速触发器的输出可从0切换到1，并且信号被对准。
快速触发器408可以是快得足以提供指定时间分辨率的任何种类的触发器。在这个实施例中，快速触发器可在1ps下切换，这支持延迟400的2.5ps分辨率。
输出时间分辨率可由使用ADPLL的应用确定。举例来说，ADPLL可用于无线通信装置，并且振荡的频率可以是数百兆赫(MHz)或几千兆赫(GHz)。主时钟可基于晶体振荡器(XCO)、压控晶体振荡器(VCXCO)、温度补偿晶体振荡器(TCXCO)或具有准确频率的某一其它类型的振荡器而产生。
图5示出配置时序图500。时序图500包括DCO时钟502和DCO校准时钟504。DCO时钟可如所描画而在时间上偏移4个时间段。在这种情况下，4个LSB可被接通以配置DCO信号。
图6示出校正时序图600。校正时序图600示出校准前与校准后的DCO信号。DCO信号在这种情况下滞后于参考频率，且3位校正得以提供。校正性位可各自(例如)在2.5皮秒处包括一个电容器。
图7示出校准方法700。校准方法700以步骤702开始，并且进行到步骤704。在步骤704处，电路接通并且初始化。接下来，校准方法700将校准延迟706初始化。这个值可被初始化到默认设置，例如4个LSB。作为此举的一部分，设置多路复用器302到304以将相同信号馈入到DCO信号延迟组404和参考信号延迟组406中。接下来，校准方法700将校准延迟值708应用于参考信号延迟组406。接着，方法700确定快速触发器408的输出是否等于1。这指示DCO信号延迟组404与参考信号延迟组406的输出对准。如果否，则递增校准延迟值712。接着，递增的校准延迟值再次应用于参考信号延迟组406，并且该过程重复708。如果触发器的输出是1，则该方法针对延迟400设置校准延迟值714。该方法接着在步骤716处结束。应注意，该校准方法可针对核心中的每一核心中的延迟中的每一延迟而执行，使得高分辨率延迟单元204的各个部分全部都被校准。
同样在步骤710中，方法700可查看校准延迟值在快速触发器408没有产生值1的情况下是否已超出最大值。在这种情况下，可能存在错误，并且可重启系统或产生错误指示，指示有校准故障。可调整默认设置以重新开始5个或6个LSB而非4个LSB的校准算法。
本文所描述的TDC和ADPLL可用于各种应用，例如通信、计算、联网、个人电子件等。举例来说，TDC和ADPLL可用于无线通信装置、蜂窝式电话、手持式装置、游戏装置、膝上型计算机、消费型电子装置、个人计算机等。
所描述的TDC和ADPLL可用于在可在广泛范围的频率中操作的接收器和/或发射器中的频率合成。本文所描述的TDC和ADPLL可在集成电路(IC)、模拟IC、RF IC(RFIC)、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上实施。TDC和ADPLL也可通过各种IC工艺技术进行制造，例如互补金属氧化物半导体(CMOS)、N通道MOS(NMOS)、P通道MOS(PMOS)、双极结晶体管(BJT)、双极型CMOS(BiCMOS)、锗化硅(SiGe)、砷化镓(GaAs)等。TDC和ADPLL可利用深亚微米RFCMOS晶体管实施，且能够实现良好性能和高度集成。
从前文描述应显而易见的是，本发明的各种实施例可在硬件中实施。此外，各种实施例可实施为存储在非暂时性机器可读存储媒体(例如，易失性存储器或非易失性存储器)上的指令，所述指令可由至少一个处理器读取和执行以执行本文中详细描述的操作。机器可读存储媒体可包括用于以机器可读形式存储信息的任何机构，例如，个人计算机或膝上型计算机、服务器或其它计算装置。因此，非暂时性机器可读存储媒体不包括暂时性信号，但可包括易失性存储器和非易失性存储器，包括但不限于只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储媒体、光学存储媒体、快闪存储器装置和类似存储媒体。
所属领域的技术人员应了解，本文中的任何框图表示体现本发明的原理的说明性电路的概念视图。类似地，应了解，任何流程图表、流程图、状态迁移图、伪码等表示可基本上在机器可读媒体中表示且因此由计算机或处理器执行的各种过程，无论是否明确地示出此类计算机或处理器。
虽然已通过特定地参考各种实施例的某些方面详细地描述了各种实施例，但应理解，本发明能够具有其它实施例，并且本发明的细节能够在各种显而易见的方面中进行修改。如对于本领域的技术人员而言显而易见，变化和修改可在保持于本发明的精神和范围内的同时得以实现。因此，前文公开内容、描述和图式仅出于说明性目的，并且不以任何方式限制本发明，本发明仅由权利要求书限定。

Claims (10)

1.一种时间数字转换器装置，其特征在于，包括：
包括多个缓冲器的中等分辨率延迟单元，该中等分辨率延迟单元被配置成接收参考时钟信号和数据时钟信号作为输入，并且被配置成输出多个延迟的数据时钟信号，其中所述多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；
包括多个核心的高分辨率延迟单元，该高分辨率延迟单元被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，
其中所述多个核心包括：
第一组延迟，被配置成接收所述多个所述延迟数据时钟信号中的一者，并配置成应用校准延迟值；
第二组延迟，被配置成接收所述参考时钟信号；以及
连接到所述第一组延迟和所述第二组延迟的输出的快速触发器，其中该快速触发器的输出指示高分辨率延迟值；以及
控制器，配置成接收所述快速触发器的输出，且配置成在所述快速触发器指示所述第一组延迟的输出与所述第二组延迟的输出未对准时递增所述校准延迟值并且将所述递增的校准延迟值再次应用于所述第一组延迟。
2.根据权利要求1所述的装置，其特征在于，所述第一组延迟和所述第二组延迟包括多个电容器。
3.根据权利要求1所述的装置，其特征在于，所述多个核心中的每一核心包括两个多路复用器。
4.根据权利要求1所述的装置，其特征在于，所述多个核心被配置成接收将所述核心置于校准模式的控制信号。
5.根据权利要求1所述的装置，其特征在于，所述多个核心中的每一核心被配置成接收校准所述核心的控制信号。
6.一种校准时间数字转换的方法，所述时间数字转换包括中等分辨率延迟单元和高分辨率延迟单元，所述高分辨率延迟单元包括第一延迟组和第二延迟组，其特征在于，所述方法包括：
将校准延迟值初始化；
将所述校准延迟值应用于第一延迟组；
将时钟信号输入到所述第一延迟组和第二延迟组；以及
将所述第一延迟组和所述第二延迟组的输出输入到快速触发器；并且
当所述快速触发器指示所述第一延迟组与所述第二延迟组的所述输出未对准时，递增所述校准延迟值并且将所述递增的校准延迟值再次应用于所述第一延迟组。
7.根据权利要求6所述的方法，其特征在于，进一步包括当所述快速触发器指示所述第一延迟组与所述第二延迟组的所述输出对准时，设置所述校准延迟值。
8.根据权利要求6所述的方法，其特征在于，所述第一延迟组和所述第二延迟组包括多个电容器。
9.根据权利要求8所述的方法，其特征在于，所述多个电容器的第一部分用于校准。
10.根据权利要求6所述的方法，其特征在于，进一步包括设置第一多路复用器和第二多路复用器以在处于校准模式时将所述时钟信号输入到所述第一延迟组和所述第二延迟组中。
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