CN108988855B - 注入锁定振荡器系统和方法 - Google Patents

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Abstract

本发明涉及注入锁定振荡器系统和方法，更特别地，涉及用于使用利用背栅工艺注入锁定和直方图校准来生成无电感器倍频器的结构和方法。该结构包括注入锁定振荡器(ILO)系统，该系统被构造为提供本地振荡器(LO)和与输出频率不整数倍调和相关的数控振荡器(DCO)或压控振荡器(VCO)频率。

Description

注入锁定振荡器系统和方法
技术领域
本公开涉及一种注入锁定振荡器系统和方法，更特别地，涉及用于使用利用背栅工艺的注入锁定和直方图校准来生成无电感器倍频器的结构和方法。
发明内容
在本公开的一方面，一种结构包括注入锁定振荡器(ILO)系统，所述系统被构造为提供本地振荡器(LO)和与输出频率不整数倍调和相关的数控振荡器(DCO)或压控振荡器(VCO)频率。
在本公开的一方面，一种方法包括使用校准计数器来校准ILO的自激振荡频率，以将所述ILO的频率与来自频率控制字(FCW)的期望频率输出进行比较。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了根据本公开的方面的具有注入锁定振荡器(ILO)系统以及其经由可编程输入分频器到PLL DCO的连接的混频器(mixer)的框图。
图2示出描绘根据本公开的方面的不同操作模式的图表。
图3示出了根据本公开的方面的包含被配置用于启动校准的ILO的框图。
图4示出了根据本公开的方面的在背景校准内使用的状态机的图形表示以及ILO的自激振荡频率对评估校准ILO的方向的影响。
图5示出了根据本公开的方面的使能背景校准的示意图。
具体实施方式
本公开涉及注入锁定振荡器系统和方法，更特别地，涉及用于使用利用背栅工艺的注入锁定和直方图校准来生成无电感器倍频器(非整数倍频器)的结构和方法。更具体地，本公开提供了一种低功率系统，其能够提供本地振荡器(LO)和数控振荡器(DCO)或压控振荡器(VCO)频率，该频率不是有理倍数调和(harmonically)相关的。在本说明书中，DCO或VCO的使用是可互换的。这里描述的结构和方法可以用于具有集成功率放大器的超低功率设计，这可以在完全耗尽绝缘体上硅(FDSOI)技术中实现。有利地，在实施例中，这里描述的结构不包括具有芯片上功率放大器和DCO共存的电感器。
芯片上功率放大器(PA)的存在需要执行DCO的分数(优选地，非整数)倍频以将本地振荡器(LO)频率从DCO中心频率移开，并因此避免在传输条件期间损坏相位精度。在实现中，具有良好电隔离的技术(例如，FDSOI)提供了优异的平台以将高功率放大器电路集成在与诸如DCO的敏感结构相同的硅上。然而，需要进一步的隔离措施，诸如使DCO频率和功率放大器输出频率非整数调和相关。根据本公开，这可以通过使用本文描述的结构和工艺将DCO频率乘以有理数的比(非整数)来实现。
常规系统使用带通滤波器来乘以DCO频率。然而，本公开避免使用带通滤波器并因此避免使用电感器。相反，利用状态机(本文描述的结构)来提供宽调谐范围，而对频率响应有很小的影响或没有影响。例如，在实施例中，注入锁定分频器可以利用FDSOI工艺中的背栅电压来实现本文描述的益处。此外，数字结构的使用适合于FDSOI技术，因为任何需要的校准都可以利用背栅电势。
图1示出了具有注入锁定振荡器(ILO)系统16以及其经由可编程输入分频器14到PLL DCO 12的连接的混频器的框图。在实施例中，ILO系统16可被复制多次(n+1)。ILO系统16可以划分成两部分：(i)输入分频器14和(ii)被标记为参考标号16的块内的其余部件，例如，ILO 18、ILO校准28、后分频器20、正交生成(quadrature generation)22等等。这允许系统16最小化时钟分配电流。例如，系统16的在输入分频器14的输出处的最低频率时钟可以被分配，并且ILO 18的输出处的较高速时钟可以本地(在ILO系统16内)生成。这最小化归因于时钟不匹配的正交时钟22中的误差。而且，可以将来自输入分频器14的低速时钟分配给TX和RX，在其中生成正确(correct)频率的各个时钟。
在实施例中，PLL DCO 12(在ILO系统16外部)将输入时钟信号提供给输入分频器14。输入分频器14(其可以是ILO系统16的一部分)将PLL输出时钟分频以生成到ILO系统16的输入时钟。在更具体的实施例中，输入分频器14从PLL DCO 12获取差分时钟并且将其除以例如2和16之间的数字，并且生成用于注入到ILO系统16(例如，ILO 18)的差分输出时钟。注意，应该避免3的倍数的分频比，以便在ILO 18将输入倍增为3倍之后，整个系统可以产生非整数比。输入分频器14由ILO校准28启用或禁用，并且其分频比可由N_PRE_DIV输入来设置。
ILO 18是三级环形振荡器，其能够在其电源电压和背栅电压的控制下来生成，作为说明性示例，2GHz至6GHz的输出频率。ILO 18可以生成其输入信号的频率的三倍(3x)的输出信号。当输入分频器14没有提供注入时钟时，如参考图4所述的，ILO 18将自激振荡(free run)以允许启动校准来设置初始频率。当输入分频器14提供在锁定范围(处于该自激振荡频率)内的时钟，ILO 18将锁定以生成如本文进一步所述的输入频率的三倍的频率。如下所述，ILO 18的Vdd和背栅电压由ILO校准28确定。
后分频器20将ILO 18的输出除以整数，例如，2、4、8、16或32，以生成具有分开大约90度的四(4)个相位的正交输出时钟。输出相位由ILO输出时钟的上升和下降沿确定。正交发生器22(其可以是后分频器20的一部分)生成正交时钟的四个相位。
相位校正24将正交发生器22的输出相位调整到其目标值的1度之内。更具体地，使用相位校正24来调谐正交发生器22的输出以在同相与正交时钟之间具有最佳关系。该相位校正24可以以～250fs的步长将输入相位差调整高达例如±5ps。并且，应注意，如果需要，范围可能会增加。相位步长可以被保证是单调的，但在步长之间会有显著的差异。相位校正电路24的输出提供到ILO系统16的输入的1.5倍倍频，并且在I/Q域中这样做。
在实施例中，相变由PH_ADJUST信号控制。增加PH_ADJUST信号的值使得正交相位较晚(later)。该输入旨在由接收正交时钟的相位校正24生成，该正交时钟可以使用内部测量来优化该相位关系。该相位校正范围足以校正内部不匹配，并且还允许目标电路内的布线不匹配。
在实施例中，如本文所述，ILO校准28基于来自ILO时间到数字转换器(TDC)30和校准计数器34的输入，通过调整控制ILO调节器38和ILO背栅40的代码(信号)来调谐ILO频率。例如，ILO校准28设置ILO 18的自激振荡频率以使通过输入时钟的调制最小化并使抖动(jitter)传输带宽最大化。在更具体的实现中，ILO TDC 30测量通过输入时钟的ILO时钟的调制，以允许ILO校准28调谐ILO 18的自激振荡频率，从而使调制最小化。ILO TDC 30应接受来自ILO 18的高达6GHz的时钟信号。ILO GRO 32提供与ILO输出或参考时钟输入不同步的低速时钟，进而，ILO输出或参考时钟输入又由ILO TDC 30使用。
校准计数器34(例如，三态计数器)每注入时钟计数三个ILO时钟循环，并且采样器36使用来自ILO GRO 32的时钟对该计数进行采样，以获得与该ILO时钟不同步的采样。不同步的采样意味着样本被捕获的概率与处于该状态的概率成比例。因此，ILO校准28可以通过确定由注入脉冲对ILO 18导致的周期差异，并且通过调谐ILO的自激振荡频率来起作用以最小化该周期差异，从而匹配ILO的锁定值。在实施例中，计数器34和采样器36可以组合成单个模块。计数器34和采样器36也可以与在PLL反馈计数器中使用的相同。
通过更具体的说明的方式，计数器34和采样器36被用于测量参考时钟频率与ILO频率的比，以允许ILO校准28在ILO 18被锁定之前尽可能准确地设置自激振荡频率。例如，在启动模式中，ILO校准28使用计数器34来确定ILO时钟和参考时钟的频率之间的比，以允许ILO时钟被设置为期望的倍数。作为说明性示例，计数器34应该以2GHz至6GHz之间的输入频率操作。示例性地，计数器34关于来自ILO 18的每个输入时钟递增计数器并且呈现将被可靠地(由采样器36)采样的值，甚至在输出正改变时的时间附近。这可能需要采取不同的样本或控制采样的时间。采样器36在参考时钟的上升沿捕获该值。
ILO调节器38由ILO校准28控制，以通过控制其Vdd来粗略设置ILO输出频率。也就是，ILO调节器38在ILO校准28的控制下向ILO 18提供Vdd，用于在启动期间粗略调谐ILO频率。ILO调节器38应具有跨所有PVT的小于10mV的调谐步长。例如，步长范围应该跨越200mV至600mV。ILO调节器38还应该向ILO 18提供300μA。在实施例中，输入电压为800mV±5％，电源电压将为800mV。来自带隙的输入参考电压将为200mV。最后，输出级可以是NFET或PFET。
ILO后栅40由ILO校准28控制以更精细地设置ILO自激振荡频率，例如，在启动和背景校准期间精细地调谐ILO频率。通过示例的方式，在ILO校准28的控制下，ILO背栅40向ILO18提供背栅电压(对于FDSOI中的NFET和PFET)。ILO背栅40应具有跨所有PVT的小于2mV的调谐步长，该调谐步长具有至少±1V的范围跨度。带隙42向ILO调节器38和ILO背栅40提供参考。
图2示出了描绘根据本公开的方面的不同操作模式的图。具体地，图2示出了在启动期间计算的自激振荡模式(标记为自激振荡)、FERR近似等于ΔFL的注入锁定模式以及FERR近似等于“0”的注入锁定模式。FERR是在没有任何校准的情况下的输出频率漂移。FOUT表示由来自PLL/DCO的注入引起的频率输出。如图2所示，注入循环中的差异表现为注入频率(400MHz-1GHz)处的尖刺(spur)。校准ILO 18的自激振荡频率可以最小化杂散。此外，校准后的ILO输出频谱与注入信号频谱非常相似，并可降低输出端的相位噪声。
图3示出了包含被配置用于启动校准的ILO的框图。在这种模式下，通过隔离ILO18，例如，禁用注入，以将PLL/DCO 12的输出设置到自激振荡模式中。通过由打开开关15指示禁用预分频器14来提供ILO 18的隔离。
在实施例中，可以使用校准计数器34和采样器36(未示出)比较ILO频率与来自频率控制字(FCW)51的期望频率输出(这对于给定的输出频率是恒定的)，来校准ILO 18的自激振荡频率。以这种方式，来自计数器34的输出可用于判定ILO 18是快速还是慢速振荡。频率的边缘(例如，不同的状态)在参考标号53处被累积。然后，二进制搜索43在粗略的(Vdd)和精细的(背栅)控制上执行二进制搜索以设置最佳频率。也就是，二进制搜索43可以生成用于控制Vdd和背栅电压的数字代码，例如VDD DAC40(例如，图1所示的ILO调节器和ILO背栅)。在实施例中，二进制搜索43可以是校准算法，该校准算法校准ILO 18以具有最佳自激振荡频率的正确的Vdd和背栅电压，并因此在被锁定时具有最小相位噪声。这在PLL/DCO被锁定时可以独立于PLL/DCO。
在背景校准模式中，经由输入分频器14使能PLL/DCO的输入信号的注入(参见例如图5)。计数器34(其也可以包括图1中的采样器36)然后周期性地对ILO 18的输出进行采样，并且生成如图4所示的在注入循环或自激振荡循环中花费了多少时间的直方图。
图4示出了用于评估校准ILO 18的方向的直方图的图形表示。如本领域技术人员应理解的，在没有来自PLL/DCO 12的注入的情况下，这些循环是ILO 18的固有振荡频率，其中每个状态中所计数的时钟循环数大致相等(例如，状态0、1、2相等)。但是，在使能PLL/DCO的情况下，振荡频率可能不正确。
根据本文描述的方面，以1/3ILO频率的信号的注入可被用于延长或缩短一个状态(例如，状态0)的时间以使平均频率正确，如图4所示。例如，当自激振荡慢时可以缩短状态0；而当自激振荡快时，可以延长状态0。应理解，如直方图的第一行中所示，期望的频率是已知的并且由频率控制字(FCW)表示，这被标记为校准。如下两行所示，通过对状态0的边缘进行这样的调整，状态0的开始到状态2的结束将总是具有相同的时间(作为期望的频率)，以便依次获得正确的频率。执行的采样越多，最终结果就越准确。并且如本领域技术人员应理解的，目标是基于关于这些状态的直方图数据来控制ILO 18的频率以确保所有状态中的时间相等。当ILO 18未被完全校准时，这将导致注入循环周期与自激振荡周期之间的差异。
图5示出了根据本公开的方面的使能背景校准的示意图。在这种模式下，经由输入分频器14使能来自PLL/DCO 12的注入。另外，在这种模式中，图1中所示的后分频器、正交生成和相位校正是活跃的，但不在图5所示的循环中。另外，ILO调节器输出仍然被固定在启动值。
如图5所示，将PLL/DCO的输出提供给分频器14，然后该输出作为输入被注入到ILO18中。如本文已注意到的，ILO输出是其输入频率的3倍，其用于定时TDC 3状态计数器30(例如，图1的ILO TDC)。ILO TDC30周期性地对输出进行采样并且生成在注入循环或自激振荡循环中花费多少时间的直方图(如图4所示)。例如，在实施例中，通过选通的(gated)环形振荡器(GRO)32(例如，图1中的ILO GRO)的输出对计数器30的输出进行采样，并对该采样的输出进行处理以提供被传递到校准逻辑49的直方图47，该校准逻辑49确定背栅电压的适当改变以将ILO 18维持在最佳状态。在实施例中，通过使用内部GRO 45，ILO TDC采样时钟与ILO时钟不相关(噪声有助于随机化TDC样本)。通过调谐精细的控制(背栅)40(例如，图1中的ILO背栅)，每个状态中的样本数量是相同的。
作为更具体的示例并且参考下面的表1，以宽容至12％的7GHz的DCO频率开始，第7行示出从6.160GHz到7.84GHz的输入频率。该频率被驱使为除以8，导致从0.770GHz到0.980GHz的输出频率。然后将其传递给ILO，产生X3输出，频率为从2.310GHz到2.940GHz，然后除以1得到输出。从7.840GHz到2.940GHz的DCO频率的所得到的分频，例如，为2.6666循环小数的数。
表1
Figure BDA0001622346500000081
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。

Claims (17)

1.一种包括注入锁定振荡器ILO系统的结构，所述系统被构造为提供本地振荡器(LO)频率和下列中的一者：与输出频率不整数倍调和相关的数控振荡器DCO频率和压控振荡器VCO频率，
其中所述ILO系统包括两个子系统，所述两个子系统包括(i)输入分频器和(ii)ILO校准，所述ILO校准基于来自ILO时间到数字转换器TDC和校准计数器的输入，通过控制ILO调节器和ILO背栅来调谐ILO的频率。
2.根据权利要求1所述的结构，其中所述ILO系统将所述DCO频率乘以非整数。
3.根据权利要求2所述的结构，其中所述ILO系统包括注入锁定分频器，其利用完全耗尽绝缘体上硅(FDSOI)技术中的背栅电压。
4.根据权利要求1所述的结构，其中，在所述输入分频器的输出处的最低频率时钟被分配，并且所述ILO的输出处的较高速时钟在所述ILO处本地生成以最小化由于时钟不匹配导致的误差。
5.根据权利要求1所述的结构，其中所述输入分频器对差分时钟输入分频以生成用于注入到所述ILO的差分输出时钟。
6.根据权利要求1所述的结构，其中：
当所述输入分频器没有提供注入时钟时，所述ILO将自激振荡(free run)以允许启动校准来设置初始频率，以及
当所述输入分频器提供在用于所述自激振荡频率的锁定范围内的时钟时，所述ILO将锁定以生成输入频率的三倍的频率。
7.根据权利要求6所述的结构，其中所述ILO TDC测量调制以允许所述ILO校准来调谐所述ILO的所述自激振荡频率，从而使调制最小化。
8.根据权利要求1所述的结构，其中所述校准计数器每注入时钟计数三个ILO时钟循环，并且采样器使用来自ILO GRO的时钟来对该计数进行采样以实现与所述ILO的时钟不同步的采样。
9.根据权利要求1所述的结构，其中所述ILO校准确定由注入脉冲对所述ILO导致的周期差异，并且通过调谐所述ILO的自激振荡频率来起作用以最小化所述周期差异，从而匹配所述ILO的锁定值。
10.根据权利要求9所述的结构，其中所述校准计数器和采样器测量参考时钟频率与所述ILO频率的比，以允许所述ILO校准在所述ILO被锁定之前尽可能准确地设置所述自激振荡频率。
11.根据权利要求1所述的结构，其中，在启动模式中，所述校准计数器由所述ILO校准使用以确定所述ILO的时钟频率与参考时钟之间的比，来允许所述ILO时钟被设置到期望的倍数。
12.根据权利要求1所述的结构，其中所述ILO调节器由所述ILO校准控制，以通过控制所述ILO的Vdd来粗略地设置所述ILO的输出频率，并且所述ILO背栅由所述ILO校准来控制以精细地设置所述ILO的自激振荡频率，其中所述ILO调节器在所述ILO校准的控制下向ILO提供Vdd。
13.根据权利要求1所述的结构，其中所述整数倍为有理数，所述有理数是正整数倍。
14.一种生成无电感器倍频器的方法，所述方法包括使用校准计数器比较注入锁定振荡器ILO的频率与来自频率控制字(FCW)的期望频率输出，来校准所述ILO的自激振荡频率，
其中来自所述校准计数器的输出判定所述ILO是正快速还是慢速振荡，并且
其中，所述ILO的频率的边缘被累积，并且执行二进制搜索以设置最佳频率，并且其中二进制搜索生成用于控制Vdd和背栅电压的数字代码。
15.根据权利要求14所述的方法，其中，在背景校准模式中：
通过输入分频器使能输入信号的注入，并且所述校准计数器周期性地对所述ILO的输出进行采样以生成在注入循环或自激振荡循环中花费多少时间的直方图；或者
通过所述输入分频器使能到所述ILO的时钟注入，并且周期性地对输出进行采样，以生成在所述注入循环或自激振荡循环中花费多少时间的所述直方图。
16.根据权利要求15所述的方法，其中在没有注入的情况下，循环是所述ILO的固有振荡频率，其中每个状态中所计数的时钟循环的数量大致相等。
17.根据权利要求15所述的方法，其中所述直方图的信息被传递至校准逻辑，所述校准逻辑确定关于背栅电压的适当的改变以将所述ILO维持在最佳状态，其中ILO TDC采样时钟与所述ILO的时钟不相关。
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