JP2010021686A

JP2010021686A - デジタル位相検出器及びデジタル位相同期回路

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Publication number: JP2010021686A
Application number: JP2008178839A
Authority: JP
Inventors: Hiroki Sakurai; 井宏樹櫻
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-07-09
Filing date: 2008-07-09
Publication date: 2010-01-28

Abstract

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。
【選択図】図１

Description

本発明は、デジタル位相検出器及びデジタル位相同期回路に関するものである。

携帯電話等の無線通信機では、アンテナを介して信号を送受信するために、送信ベースバンド信号を高周波信号に周波数変換する機能、及びアンテナで受信した高周波信号を受信ベースバンド信号に周波数変換する機能が用いられる。そのため、無線通信機は、周波数変換を行なう周波数変換器及び局部発振器を必要とする。

近年、局部発振器としてデジタル位相同期回路(ＤＰＬＬ)を用いることが提案されている。ＤＰＬＬはデジタルコードで発振周波数を離散的に制御するデジタル制御発振器(ＤＣＯ)、分周器、発振信号と基準信号の位相差をデジタル変換するデジタル位相比較器、デジタルループフィルタなどで構成される。

一般的なデジタル位相比較器は、Ｎ段（Ｎは２以上の自然数）の直列接続された遅延回路と、各遅延回路の出力を入力とするＮ個のラッチ回路で構成される。１段目の遅延回路にＤＣＯの出力信号を分周した信号を入力し、ラッチ回路のクロックに基準信号を用いることで、ＤＣＯの出力信号と基準信号の位相差をデジタル変換した値が求められる。このとき、デジタル位相比較器の時間分解能は遅延回路１段分の遅延時間に規定される。

デジタル位相比較器の時間分解能を向上させる手法として、“ＶｅｒｎｉｅｒＤｅｌａｙＬｉｎｅ”という技術が提案されている(例えば非特許文献１参照)。これは、デジタル位相比較器の２つの入力信号の一方をＮ段の直列接続された第１の遅延回路の初段に入力し、他方をＮ段の直列接続された第２の遅延回路の初段に入力する。そして、第１の遅延回路の各々の出力をＮ個のラッチ回路の入力とし、第２の遅延回路の各々の出力を前記Ｎ個のラッチ回路のクロックに用いることで、第１の遅延回路と第２の遅延回路の遅延差に等しい時間分解能を得るという手法である。

ＶｅｒｎｉｅｒＤｅｌａｙＬｉｎｅ方式では、第１の遅延回路と第２の遅延回路との遅延差を適切な値に制御する必要がある。従来では、遅延同期回路（ＤＬＬ回路）などのアナログ回路を設けることで遅延差の制御を行っていた。

しかし、このような手法では、回路規模・消費電力が増大するという問題があった。
P.Dudek et al、"A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line"、 IEEE Transactions on Solid-State Circuits、 Feb. 2000、 vol. 35、 No. 2、 pp. 240-247

本発明はデジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減することを目的とする。

本発明の一態様によるデジタル位相検出器は、ｎ個（ｎは２以上の整数）の直列に接続された第１の遅延素子を有し、１段目の第１の遅延素子には第１の信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１の遅延回路と、ｎ個の直列に接続された第２の遅延素子を有し、１段目の第２の遅延素子には第２の信号が入力され、ｋ段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第２の遅延回路と、ｊ段目（ｊは１≦ｊ≦ｎを満たす整数）の第１の遅延素子の出力信号がデータ入力端子に与えられ、ｊ段目の第２の遅延素子の出力信号がクロック端子に与えられる第ｊのラッチ回路と、前記第１〜第ｎのラッチ回路の出力値に基づいて前記第１の信号のパルス幅を示す第１のデジタルコードを算出して出力するデコーダ回路と、前記第１のデジタルコードと所定の第２のデジタルコードとを比較し、比較結果を出力する比較器と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路と、を備えるものである。

本発明の一態様によるデジタル位相同期回路は、粗調整デジタル制御コード及び微調整デジタル制御コードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、前記発振信号を分周する分周回路と、前記分周回路の出力信号及び基準信号が与えられ、前記基準信号の１周期に含まれる前記分周回路の出力信号の周期数をカウントして出力するカウンタと、ｎ個（ｎは２以上の整数）の直列に接続された第１の遅延素子を含み、１段目の第１の遅延素子には前記分周回路の出力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１の遅延回路と、ｎ個の直列に接続された第２の遅延素子を含み、１段目の第２の遅延素子には前記基準信号が入力され、ｋ段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第２の遅延回路と、ｊ段目（ｊは１≦ｊ≦ｎを満たす整数）の第１の遅延素子の出力信号がデータ入力端子に与えられ、ｊ段目の第２の遅延素子の出力信号がクロック端子に与えられる第ｊのラッチ回路と、前記第１〜第ｎのラッチ回路の出力値に基づいて、前記第１の信号のパルス幅を示す第１のデジタルコードと、前記分周回路の出力信号と前記基準信号の遅延差を示す第２のデジタルコードを算出して出力するデコーダ回路と、前記第１のデジタルコードと所定の第３のデジタルコードとを比較し、比較結果を出力する比較器と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路と、を有するデジタル位相検出器と、前記第２のデジタルコードが与えられる微分器と、前記カウンタの出力と前記微分器の出力とを加算する加算器と、前記加算器の出力と前記デジタル制御発振器の発振周波数を設定するための周波数制御コードとの差分を出力するデジタル周波数比較器と、前記デジタル周波数比較器の出力信号に基づいて前記粗調整デジタル制御コードを出力する制御回路と、前記デジタル周波数比較器の出力信号が与えられるデジタルループフィルタと、前記デジタルループフィルタの出力信号が与えられ、前記微調整デジタル制御コードを出力する可変利得回路と、を備えるものである。

本発明によれば、デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減できる。

以下、本発明の実施の形態を図面に基づいて説明する。

図１に本発明の実施形態に係るデジタル位相検出器の概略構成を示す。デジタル位相検出器は直列接続されたＮ段（Ｎは２以上の自然数）の第１の遅延素子１０１１〜１０１Ｎ、直列接続されたＮ段の第２の遅延素子１０２１〜１０２Ｎ、Ｎ個のラッチ回路１０３１〜１０３Ｎ、デコーダ回路１０４、比較器１０５、及び遅延制御回路１０６を備える。第２の遅延素子１０２１〜１０２Ｎの遅延時間は第１の遅延素子１０１１〜１０１Ｎの遅延時間よりも小さい。

第１の信号Ｓ１は第１の遅延素子１０１１に入力され、第１の遅延素子１０１１〜１０１Ｎの各々から順次遅延された信号が出力される。

第２の信号Ｓ２は第２の遅延素子１０２１に入力され、第２の遅延素子１０２１〜１０２Ｎの各々から順次遅延された信号が出力される。

第１の遅延素子１０１１の出力信号はラッチ回路１０３１のデータ入力端子に入力され、第２の遅延素子１０２１の出力信号はラッチ回路１０３１のクロック端子に入力される。つまり、ラッチ回路１０３１は、第１の遅延素子１０１１の出力信号を、第２の遅延素子１０２１の出力信号のエッジ（立ち上がりエッジ）でラッチする。

同様に、第１の遅延素子１０１ｋ（２≦ｋ≦Ｎを満たす整数）の出力信号はラッチ回路１０３ｋのデータ入力端子に入力され、第２の遅延素子１０２ｋの出力信号はラッチ回路１０３ｋのクロック端子に入力される。つまり、ラッチ回路１０３ｋは、第１の遅延素子１０１ｋの出力信号を、第２の遅延素子１０２ｋの出力信号のエッジ（立ち上がりエッジ）でラッチする。

ラッチ回路１０３１〜１０３Ｎの出力はデコーダ回路１０４に入力される。デコーダ回路１０４はラッチ回路１０３１〜１０３Ｎの出力に基づき、第１の信号Ｓ１と第２の信号Ｓ２の位相差を示すデジタルコードΔＰｈと、第１の信号のパルス幅を示すデジタルコードＰＷｍを出力する。

Ｎ＝８とした場合の第１の信号Ｓ１、第１の遅延素子１０１１〜１０１８の出力信号、第２の信号Ｓ２、及び第２の遅延素子１０２１〜１０２８の出力信号のタイミングチャートの一例を図２に示す。第１の遅延素子１０１１〜１０１８の各々の遅延時間をｄ１、第２の遅延素子１０２１〜１０２８の各々の遅延時間をｄ２（ｄ１＞ｄ２）とする。

このとき、例えばラッチ回路１０３２では第２の遅延素子１０２２の出力信号の立ち上がりエッジで第１の遅延素子１０１２の出力信号がラッチされ、出力値は“１”となる。また、ラッチ回路１０３７では第２の遅延素子１０２７の出力信号の立ち上がりエッジで第１の遅延素子１０１７の出力信号がラッチされ、出力値は“０”となる。

図２から分かるように、ラッチ回路１０３１〜１０３８の出力値は“０１１１１０００”となる。ラッチ回路１０３１〜１０３８の出力値において、０に挟まれた１の数が第１の信号Ｓ１が１となるパルス幅を示し、１に挟まれた０の数が第１の信号Ｓ１が０となるパルス幅を示す。

従って、デコーダ回路１０４は、ラッチ回路の出力値から、第１の信号Ｓ１のパルス幅（半周期）が、第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子の遅延時間（ｄ２）との遅延差（ｄ１−ｄ２）の何倍に相当するかを示すデジタルコードＰＷｍを算出する。図２に示す例ではＰＷｍ＝４となる。

また、第１の信号Ｓ１と第２の信号Ｓ２の位相差を示すデジタルコードΔＰｈは、ラッチ回路の出力値において、値が１から０へ切り替わるまでの０及び１の数から得られる。

第１の信号Ｓ１のパルス幅を示すデジタルコードＰＷｍは比較器１０５によって所定のデジタルコードＰＷｒと比較され、比較結果は遅延制御回路１０６に出力される。

デジタルコードＰＷｒは外部から与えられ、その値は第１の遅延素子の段数Ｎによって決定される。デジタル位相検出器では、第１の遅延素子と第２の遅延素子の遅延差（ｄ１−ｄ２）と、段数Ｎとの積が１周期分の位相差となるのが好適である。従って、デジタルコードＰＷｍがＮ／２となるのが好適である。実際にはデジタル制御発振器の出力信号周波数が変動した場合にマージンとして必要な段数Ｍを考慮して、デジタルコードＰＷｍと比較される（デジタルコードＰＷｍの目標値となる）デジタルコードＰＷｒは（Ｎ−Ｍ）／２に設定される。例えば第１の遅延素子が６０段で構成され、このうちマージンを１０段とする場合、デジタルコードＰＷｒは２５となる。

遅延制御回路１０６は、比較回路１０５から出力された比較結果に基づいて、第１の信号Ｓ１のパルス幅を示すデジタルコードＰＷｍと所定のデジタルコードＰＷｒの差が０に近づくように第１の遅延素子１０１１〜１０１Ｎの遅延時間を制御することで、デジタル位相検出器の時間分解能を制御する。

第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子の遅延時間（ｄ２）の差が小さいほど、第１の信号Ｓ１のパルス幅および第１の信号Ｓ１と第２の信号Ｓ２の位相差を細かい時間分解能で検出できる。

しかし、第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子の遅延時間（ｄ２）の差が小さいと、多くの遅延素子やビット数が必要となり、回路規模が大きくなる。従って、第１の信号Ｓ１の周波数と第１の遅延素子の段数に応じて、第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子の遅延時間（ｄ２）の遅延差を制御することで、所望の時間分解能を得る。

第１の遅延素子の遅延時間（ｄ１）を３ビットの制御コードで制御した場合の制御手順の一例を図３に示す。ここで、第１の遅延素子は制御コードが大きいほど遅延時間が長くなる、つまり第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子の遅延時間（ｄ２）の遅延差が大きくなるように設計されているとする。

まず、制御コードの初期値を“１００”としてデジタル位相検出器を一定期間動作させる。そして、ラッチ回路１０３１〜１０３Ｎの出力から得た第１の信号Ｓ１のパルス幅（半周期）を示すデジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較回路１０５で比較する。

ＰＷｍ＞ＰＷｒの場合は、第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子の遅延時間（ｄ２）の遅延差が、所望の値よりも小さいということを示す。従って、制御コードを大きくし“１１０”とする。

ＰＷｍ＜ＰＷｒの場合は、第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子１０２の遅延時間（ｄ２）の遅延差が、所望の値よりも大きいということを示す。従って、制御コードを小さくし“０１０”とする。

制御コードを変化させた後、再び一定期間デジタル位相検出器を動作させ、デジタルコードＰＷｍとＰＷｒとの比較を行い、同様の制御を行う。ＰＷｍ＝ＰＷｒの場合は、第１の遅延素子の遅延時間（ｄ１）と第２の遅延素子１０２の遅延時間（ｄ２）の遅延差が、所望の値となったことを示すので、第１の遅延素子の遅延時間（ｄ１）の制御を終了する。

このように、制御コードの上位ビットから制御コードを決めていくことで、３ビットの場合は最大３回(Ｎビットの場合は最大Ｎ回)の比較により、デジタルコードＰＷｍとＰＷｒの差が最小となる制御コードが得られ、最適な遅延差を求めることができる。

このように、本実施形態によるデジタル位相検出器は、第１の信号と第２の信号との位相差をデジタル値で検出すると共に、第１の信号の周期（半周期）を示すデジタルコードと所定のデジタルコードとの比較結果に基づいて、第１の信号を遅延させる遅延素子の遅延時間を制御している。

遅延素子の遅延時間を制御するための遅延同期回路（ＤＬＬ回路）等のアナログ回路が不要なため、回路規模を削減し、消費電力を低減できる。

また、遅延素子の遅延時間がデジタル制御コードを用いて離散的に制御されるため、遅延時間を連続的に制御するためのアナログフィルタが不要となり、回路規模を削減し、消費電力を低減できる。

図４に、上記実施形態に係るデジタル位相検出器が適用されるデジタル位相同期回路の概略構成を示す。デジタル位相同期回路は、デジタル制御発振器４０１、分周器４０２、カウンタ４０３、デジタル位相検出器４０４、基準信号発生器４０５、微分器４０６、加算器４０７、デジタル周波数比較器４０８、制御回路４０９、デジタルループフィルタ４１０、及び可変利得回路４１１を備える。

このデジタル位相同期回路はＡＤＰＬＬ（All Digital Phased Locked Loop）の構成になっている。デジタル位相検出器４０４は上記実施形態に係るデジタル位相検出器と同様の構成になっている。

デジタル制御発振器４０１は、粗調整デジタル制御コードＣｏａｒｓｅ及び微調整デジタル制御コードＦｉｎｅにより、離散的に発振周波数が制御可能な発振器である。

デジタル制御発振器４０１の出力は、分周器４０２で分周され、カウンタ４０３及びデジタル位相検出器４０４に入力される。基準信号発生器４０５は基準信号Ｓｒｅｆを発生し、カウンタ４０３及びデジタル位相検出器４０４へ出力する。

カウンタ４０３は、基準信号Ｓｒｅｆの１周期内に含まれる分周器４０２の出力信号の周期数をカウントして出力する。

デジタル位相検出器４０４は、分周器４０２の出力信号と基準信号Ｓｒｅｆの位相差をデジタル変換し、微分器４０６へ出力する。図１における第１の信号Ｓ１が分周器４０２の出力信号、第２の信号Ｓ２が基準信号Ｓｒｅｆとなり、デコーダ回路１０４が出力するデジタルコードΔＰｈが微分器４０６に入力される。

微分器４０６はデジタル位相検出器４０４から出力された位相差情報を周波数情報に変換する。

カウンタ４０３の出力を整数部、微分器４０６の出力を小数部として加算器４０７で加算することで、分周器４０２の出力信号の周波数を示すデジタルコードが得られる。

デジタル周波数比較器４０８は加算器４０７から出力されたデジタルコードと周波数制御コード（周波数命令ワード：Frequency Command Word）とを比較し、その差分（周波数誤差）を示すデジタルコードを出力する。

デジタル周波数比較器４０８から出力された周波数誤差を示すデジタルコードは、制御回路４０９及びデジタルループフィルタ４１０に入力される。

デジタル制御発振器４０１の制御は２つのモードで行われる。第１のモードは粗調整モードであり、第２のモードは微調整モードである。粗調整モードでは、制御回路４０９を用いて粗調整デジタル制御コードを調整し、デジタル制御発振器４０１の発振周波数を粗く制御する。

微調整モードでは、デジタルループフィルタ４１０及び可変利得回路４１０を通過したデジタル周波数比較器４０８の出力を、微調整デジタル制御コードＦｉｎｅとして用いて、デジタル制御発振器４０１の発振周波数を細かく制御する。

デジタル制御発振器４０１の発振周波数が周波数制御コードで設定される値より大きく（小さく）なった場合、制御回路４０９、デジタルループフィルタ４１０、及び可変利得回路４１１が、デジタル周波数比較器４０８の出力に基づいて、デジタル制御発振器４０１の発振周波数を下げる（上げる）ように制御する。このようにして、デジタル制御発振器４０１の発振周波数が一定となるような制御が行われる。

このようなデジタル位相同期回路の周波数制御手順を図５に示すフローチャートを用いて説明する。

（ステップＳ５０１）デジタル位相同期回路の動作開始に伴い、制御回路４０９によるデジタル制御発振器４０１の発振周波数の粗調整が始まる。このとき、デジタル位相検出器４０４に求められる時間分解能は粗い。従ってデジタル位相検出器４０４の第１の遅延素子１０１１〜１０１Ｎの遅延時間を最大となるよう固定しておく。

（ステップＳ５０２）デジタル制御発振器４０１の発振周波数の粗調整が行われ、おおよその発振周波数が決定し、第１の遅延素子１０１１〜１０１Ｎに入力される第１の信号Ｓ１（分周器４０２の出力信号）のおおよそのパルス幅が定まる。

（ステップＳ５０３）デジタル位相検出器４０４において、第１の遅延素子１０１１〜１０１Ｎの遅延時間の制御が行われる。例えば、図３に示すような制御コードの調整が行われる。

（ステップＳ５０４）デジタルループフィルタ４１０及び可変利得回路４１１により、デジタル制御発振器４０１の発振周波数の微調整が行われる。微調整時の周波数変動は小さいため、デジタル位相検出器４０４の位相分解能はほぼ一定となる。

デジタル位相検出器４０４では第１の遅延素子１０１１〜１０１Ｎの遅延時間がデジタル制御コードを用いて離散的に制御されるため、デジタル制御発振器４０１の発振周波数の粗調整、微調整の間は、デジタル制御コードを固定することができる。

また、デジタル制御発振器４０１の発振周波数の粗調整後にデジタル位相検出器４０４の分解能を決めることで、デジタル制御発振器４０１の発振周波数に対し、最適な時間分解能が得られる。

図６に示すように、デジタル位相検出器４０４の遅延制御回路１０６に制御回路４０９から出力される粗調整デジタル制御コードＣｏａｒｓｅを与え、粗調整デジタル制御コードＣｏａｒｓｅに基づいてデジタル位相検出器の時間分解能を粗調整するようにしてもよい。

デジタル位相検出器４０４の遅延時間を制御する前に、デジタル制御発振器４０１の発振周波数の粗調整を行う場合、デジタル位相検出器４０４に入力される第１の信号Ｓ１のおおよそのパルス幅は、粗調整デジタル制御コードＣｏａｒｓｅに依存する。

そこで、デジタル位相検出器４０４の第１の遅延素子１０１１〜１０１Ｎの遅延時間を粗調整デジタル制御コードＣｏａｒｓｅを用いてあらかじめ粗調整し、その後にデジタルコードＰＷｍとＰＷｒとの比較を行い、遅延時間の制御を行う。

デジタル位相同期回路の出力周波数（デジタル制御発振器４０１の発振周波数）の範囲が広い場合、デジタル位相検出器の第１の遅延素子１０１１〜１０１Ｎにも広い遅延時間調整範囲が必要となり、遅延時間を制御する制御コードのビット数が大きくなる。これにより、デジタル位相検出器４０４の第１の遅延素子１０１１〜１０１Ｎの遅延時間制御に必要な時間が長くなる。

そのため、粗調整デジタル制御コードＣｏａｒｓｅを用いて第１の遅延素子１０１１〜１０１Ｎの遅延時間をあらかじめ粗調整しておき、第１の遅延素子１０１１〜１０１Ｎの遅延時間制御時に変化させる遅延時間調整範囲を狭めておくことで、第１の遅延素子１０１１〜１０１Ｎの遅延時間の制御に要する時間を短縮することができる。

例えば、図３に示す例では、粗調整デジタル制御コードＣｏａｒｓｅの値に基づいて、制御コードの初期値を“１１０”又は“０１０”に設定してから、デジタルコードＰＷｍとＰＷｒとの比較を行い、遅延時間の制御を行う。デジタルコードＰＷｍとＰＷｒとの比較回数を減らすことができ、遅延時間の制御に要する時間を短縮できる。

上記実施形態によるデジタル位相検出器は、図７に示すように、差動構成で実現してもよい。第１の信号Ｓ１＋、Ｓ１−を遅延させるＮ段の第１の遅延素子７０１１〜７０１Ｎと、第２の信号Ｓ２を遅延させるＮ段の第２の遅延素子７０２１〜７０２Ｎと、第１の遅延素子により遅延された第１の信号を入力とし、第２の遅延素子により遅延された第２の信号をクロックとするラッチ回路７０３１〜７０３Ｎを差動構成としている。

第１の信号Ｓ１を出力する回路（例えば図５におけるデジタル制御発振器４０１又は分周器４０２）は一般的に差動構成であるため、第１の信号Ｓ１は差動信号として容易に得られる。第２の信号Ｓ２（例えば基準信号発生器４０５から出力される基準信号Ｓｒｅｆ）は一般的に単相信号であるため、差動変換回路７０４で差動信号に変換する。

上記実施形態によるデジタル位相検出器は第１の遅延素子１０１１〜１０１Ｎの遅延時間を制御していたが、図８に示すように、第２の遅延素子１０２１〜１０２Ｎの遅延時間を制御して時間分解能を制御するようにしてもよい。

また、図９に示すように、第１の遅延素子１０１１〜１０１Ｎの遅延時間と、第２の遅延素子１０２１〜１０２Ｎの遅延時間の両方を制御して時間分解能を制御するようにしてもよい。

上記実施形態によるデジタル位相検出器は、ＭＯＳトランジスタやバイポーラトランジスタ等の各種トランジスタを用いて実現可能である。また、バイアスは電源側から与えてもよいし、接地側から与えてもよい。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の実施形態に係るデジタル位相検出器の概略構成図である。第１の遅延素子の出力信号及び第２の遅延素子の出力信号のタイミングチャートの一例を示す図である。制御コードを用いて遅延素子の遅延時間を制御する手順の一例を示す図である。同実施形態に係るデジタル位相検出器が適用されるデジタル位相同期回路の概略構成図である。デジタル位相同期回路の周波数制御手順を説明するフローチャートである。変形例によるデジタル位相検出器の概略構成図である。変形例によるデジタル位相検出器の概略構成図である。変形例によるデジタル位相検出器の概略構成図である。変形例によるデジタル位相検出器の概略構成図である。

符号の説明

１０１１〜１０１Ｎ第１の遅延素子
１０２１〜１０２Ｎ第２の遅延素子
１０３１〜１０３Ｎラッチ回路
１０４デコーダ回路
１０５比較器
１０６遅延制御回路

Claims

ｎ個（ｎは２以上の整数）の直列に接続された第１の遅延素子を有し、１段目の第１の遅延素子には第１の信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１の遅延回路と、
ｎ個の直列に接続された第２の遅延素子を有し、１段目の第２の遅延素子には第２の信号が入力され、ｋ段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第２の遅延回路と、
ｊ段目（ｊは１≦ｊ≦ｎを満たす整数）の第１の遅延素子の出力信号がデータ入力端子に与えられ、ｊ段目の第２の遅延素子の出力信号がクロック端子に与えられる第ｊのラッチ回路と、
前記第１〜第ｎのラッチ回路の出力値に基づいて前記第１の信号のパルス幅を示す第１のデジタルコードを算出して出力するデコーダ回路と、
前記第１のデジタルコードと所定の第２のデジタルコードとを比較し、比較結果を出力する比較器と、
前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路と、
を備えるデジタル位相検出器。
前記遅延制御回路は、前記比較結果に基づいて第３のデジタルコードを出力し、前記遅延時間は前記第３のデジタルコードに基づいて制御されることを特徴とする請求項１に記載のデジタル位相検出器。
前記デコーダ回路は、順に並べた前記第１〜第ｎのラッチ回路の出力値において連続する１の数、又は連続する０の数に基づいて前記第１のデジタルコードを算出して出力することを特徴とする請求項１又は２に記載のデジタル位相検出器。
前記デコーダ回路は、順に並べた前記第１〜第ｎのラッチ回路の出力値において１から０へ切り替わるまでの０及び１の数に基づいて、前記第１の信号と前記第２の信号の位相差を示すデジタルコードを算出して出力することを特徴とする請求項１乃至３のいずれかに記載のデジタル位相検出器。
粗調整デジタル制御コード及び微調整デジタル制御コードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号を分周する分周回路と、
前記分周回路の出力信号及び基準信号が与えられ、前記基準信号の１周期に含まれる前記分周回路の出力信号の周期数をカウントして出力するカウンタと、
ｎ個（ｎは２以上の整数）の直列に接続された第１の遅延素子を含み、１段目の第１の遅延素子には前記分周回路の出力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１の遅延回路と、
ｎ個の直列に接続された第２の遅延素子を含み、１段目の第２の遅延素子には前記基準信号が入力され、ｋ段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第２の遅延回路と、
ｊ段目（ｊは１≦ｊ≦ｎを満たす整数）の第１の遅延素子の出力信号がデータ入力端子に与えられ、ｊ段目の第２の遅延素子の出力信号がクロック端子に与えられる第ｊのラッチ回路と、
前記第１〜第ｎのラッチ回路の出力値に基づいて、前記第１の信号のパルス幅を示す第１のデジタルコードと、前記分周回路の出力信号と前記基準信号の遅延差を示す第２のデジタルコードを算出して出力するデコーダ回路と、
前記第１のデジタルコードと所定の第３のデジタルコードとを比較し、比較結果を出力する比較器と、
前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路と、
を有するデジタル位相検出器と、
前記第２のデジタルコードが与えられる微分器と、
前記カウンタの出力と前記微分器の出力とを加算する加算器と、
前記加算器の出力と前記デジタル制御発振器の発振周波数を設定するための周波数制御コードとの差分を出力するデジタル周波数比較器と、
前記デジタル周波数比較器の出力信号に基づいて前記粗調整デジタル制御コードを出力する制御回路と、
前記デジタル周波数比較器の出力信号が与えられるデジタルループフィルタと、
前記デジタルループフィルタの出力信号が与えられ、前記微調整デジタル制御コードを出力する可変利得回路と、
を備えるデジタル位相同期回路。
前記デジタル制御発振器は、前記粗調整デジタル制御コードにより発振周波数の制御が行われた後に、前記微調整デジタル制御コードにより発振周波数の制御が行われ、
前記遅延制御回路は、前記粗調整デジタル制御コードにより発振周波数の制御が行われている間は、前記第１の遅延素子の遅延時間を最大値に設定することを特徴とする請求項５に記載のデジタル位相同期回路。
前記遅延制御回路は、前記粗調整デジタル制御コードにより発振周波数の制御が行われた後、前記微調整デジタル制御コードにより発振周波数の制御が行われる前に、前記遅延時間の制御を行うことを特徴とする請求項５又は６に記載のデジタル位相同期回路。
前記遅延制御回路は前記粗調整デジタル制御コードが与えられ、前記粗調整デジタル制御コードに基づいて前記遅延時間を制御することを特徴とする請求項７に記載のデジタル位相同期回路。