KR101326117B1 - 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법 - Google Patents

위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법 Download PDF

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Abstract

본 발명은 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어 방법에 관한 것으로서, 입력 클록과 출력 클록 사이의 위상 차이를 비교하여 위상 반전 록킹 알고리즘의 사용 여부를 제어하는 위상 반전 록킹 제어회로; 입력 클록을 입력받아 반전시킨 후, 반전된 입력 클록을 출력시키는 인버터; 상기 입력 클록과 상기 인버터를 통하여 출력된 반전된 입력 클록을 입력 신호로 입력받으며, 상기 위상 반전 록킹 제어회로의 제어 신호에 따라 상기 입력 클록을 출력시키거나 또는 반전된 입력 클록을 출력시키는 멀티플렉서; 및 상기 멀티플렉서의 출력단에 연결되며, 상기 멀티플렉서의 출력신호를 입력받아 위상 동기화를 수행하는 위상 동기화부를 포함하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법이 제공된다.

Description

위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법 {A digital delay-locked loop using a phase-inversion algorithm and method for controlling the same}
본 발명은 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법에 관한 것으로, 보다 상세하게는 디지털 지연 고정 루프 회로에 위상 반전 록킹 알고리즘을 적용하여 디지털 제어 지연 라인 내 지연 유닛의 수를 최대 절반으로 감소시켜 넓은 동작 주파수 범위와 동시에 짧은 록킹 시간, 낮은 전력 소모, 적은 칩 면적 및 향상된 지터 성능을 구현할 수 있는 디지털 지연 고정 루프 회로 및 제어방법에 관한 것이다.
DRAM, 마이크로프로세서 및 통신칩과 같은 고속 집적 회로의 경우, 전력 소모와 데이터 전송속도를 향상시키기 위하여 칩과 칩 사이의 I/O 인터페이스로 지연 고정 루프(DLL : Delay Locked Loop)나 위상 고정 루프(PLL : Phase Locked Loop)를 사용한다.
지연 고정 루프 회로는 일반적으로 지연량을 조절하는 피드백 루프의 타입에 따라 크게 아날로그 지연 고정 루프 회로와 디지털 지연 고정 루프 회로 2종류로 나뉜다.
아날로그 지연 고정 루프 회로는 지연량을 조절하는 제어 정보를 피드백 루프의 커패시터에 저장하는 방식을 사용한다. 일반적으로 아날로그 지연 고정 루프회로는 간단한 구조, 정확한 지연 조절 능력 그리고 좋은 지터 특성을 가진다. 그러나 아날로그 회로의 프로세스 변화에 대해 예민한 특성 때문에 이식성이 낮아 다양한 시스템에 쉽게 적용하기 어렵고, 제어 신호 노이즈에 민감하게 반응한다. 또한, 긴 록킹 타임(locking time)으로 인해서 넓은 동작 주파수를 갖기 힘들다.
반면, 디지털 지연 고정 루프 회로는 지연량 조절 제어 정보를 피드백 루프 내의 유한 스테이트 머신을 통해 디지털 비트로 저장하는 방식을 사용하기 때문에, 제어 신호 노이즈에 강하고 디지털 블럭 프로세스 변화에 둔감하여 다양한 시스템에 이식성이 좋다. 또한, 아날로그 방식에 비해 비교적 빠른 록킹 타임을 가짐과 동시에 넓은 동작 주파수 특성을 가질 수 있다. 그러나 연속적인 아날로그 제어 정보를 사용하는 아날로그 지연 고정 루프 회로와 달리 불연속적인 디지털 제어 정보를 사용하기 때문에 조절 가능한 지연량의 분해능이 낮아 정확한 지연 조절이 불가능하다.
도 1은 디지털 지연 고정 루프 회로에서 일반적으로 사용하는 록킹 알고리즘을 나타내는 신호도이다.
도 1을 참조하면, 종래 기술에 따른 디지털 지연 고정 루프 회로는 입력 클록(INCLK)과 출력 클록(OUTCLK)의 위상을 동기시키기 위하여, 내부 디지털 제어 지연 라인 블록으로부터 생성되는 지연 시간의 양이 최소한 입력 클록의 1주기(tcycle) 이상이 되어야만 한다. 이러한 지연 시간은 넓은 동작 주파수 범위와 동시에 높은 지연 분해능, 저전력 소모, 적은 칩 면적 및 높은 지터 성능 구현을 구현해야 하는 디지털 지연 고정 루프 회로의 성능 및 유용성의 개선을 제한하는 가장 근본적인 요소이다.
한국등록특허 제10054391호
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 디지털 지연 고정 루프 회로의 성능 및 유용성의 개선을 제한하는 지연 시간을 최소화하여 넓은 동작 주파수 범위를 갖는 동시에 짧은 록킹 시간, 저전력, 적은 칩 면적과 향상된 지터 특성을 갖는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 위상 반전 록킹 알고리즘의 적용시 입력 클록의 듀티비 에러에 의해 발생하는 디지털 지연 고정 루프 회로의 동작 주파수 범위 감소 현상을 제거할 수 있는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법을 제공하기 위한 것이다.
본 발명의 예시적인 실시예에 따르면, 입력 클록과 출력 클록 사이의 위상 차이를 비교하여 위상 반전 록킹 알고리즘의 사용 여부를 제어하는 위상 반전 록킹 제어회로; 입력 클록을 입력받아 반전시킨 후, 반전된 입력 클록을 출력시키는 인버터; 상기 입력 클록과 상기 인버터를 통하여 출력된 반전된 입력 클록을 입력 신호로 입력받으며, 상기 위상 반전 록킹 제어회로의 제어 신호에 따라 상기 입력 클록을 출력시키거나 또는 반전된 입력 클록을 출력시키는 멀티플렉서; 및 상기 멀티플렉서의 출력단에 연결되며, 상기 멀티플렉서의 출력신호를 입력받아 위상 동기화를 수행하는 위상 동기화부를 포함하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로가 제공된다.
상기 위상 반전 록킹 제어회로는 상기 입력 클록과 출력 클록 사이의 위상 차이를 비교하여, 양자의 위상 차이가 입력 클록의 반 주기 이상인 경우 위상 반전 록킹 알고리즘을 사용하도록 제어한다.
상기 위상 반전 록킹 제어회로는 최초의 입력 클록과 출력 클록의 상승에지 발생을 검출하여 위상 반전 판단부 동작의 개시를 제어하는 클록 발생 검출부; 및 상기 클록 발생 검출부의 제어에 따라 동작을 개시하며, 상기 입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반 주기 이상인 경우 위상 반전 록킹 알고리즘을 사용하도록 상기 멀티 플렉서를 제어하는 위상 반전 판단부를 포함한다.
상기 위상 동기화부는 상기 멀티플렉서에서 출력되는 입력 클록 또는 반전된 입력 클록을 입력받아, 입력 클록과 출력 클록 사이의 위상 에러를 감소시키는 디지털 제어 지연라인을 포함한다.
상기 위상 동기화부는 상기 입력 클록과 출력 클록 사이의 위상을 비교하여, 가변 연속 근사 레지스터의 출력 디지털 비트 검색을 제어하는 위상 비교 신호(Comp)를 생성하며, 록 여부를 판단하여 가변 연속 근사 레지스터 제어회로를 제어하는 록 판단 신호(Lock)를 생성하는 위상 검출기; 상기 위상 검출기로부터 출력되는 위상 비교 신호(Comp)에 따라 2진 비트 검색 또는 순차 비트 검색을 수행하면서, 입력 클록 신호과 출력 클록 사이의 위상 에러를 제거하기 위한 출력 디지털 비트를 생성하는 가변 연속 근사 레지스터; 및 상기 위상 비교 신호 및 록 판단 신호에 따라 상기 가변 연속 근사 레지스터의 리셋, 유효 출력 비트 수 증가 및 순차 검색 모드로의 모드 전환 동작을 제어하는 가변 연속 근사 레지스터 제어회로를 더 포함한다.
상기 디지털 제어 지연 라인은 피드백 지연 유닛 기반의 격자 지연 유닛으로 구성된 제1 코오스(Coarse) 지연 라인; 상기 제1 코오스 지연 라인의 후단에 연결되며, 격자 지연 유닛으로 구성된 제2 코오스(Coarse) 지연 라인; 및 상기 제2 코오스 지연 라인의 후단에 연결되며, 피드백 지연 유닛 기반의 파인(Fine) 지연 라인을 포함한다.
입력 클록의 듀티비 에러를 보정하기 위한 듀티비 보정 회로를 더 포함한다.
상기 듀티비 보정 회로는 복수개의 피드백 듀티비 보정유닛으로 구성된 피드백 듀티비 보정 유닛을 포함하며, 각 피드백 듀티비 보정유닛은 입력 클록의 상승 시간 또는 하강 시간을 제어하여 입력 클록의 듀티비를 조절하여 출력한다.
듀티비 보정 회로는 출력 클록을 입력받아, 출력 클록의 듀티비를 판단하고, 이를 기초로 입력 클록의 듀티비를 판단한 후, 듀티비 보정 회로 가변 연속 근사 레지스터의 2진 검색의 동작을 제어하기 위한 디지털 비교 신호를 출력하는 듀티비 검출기 및 상기 듀티비 검출기의 듀티비 비교 신호를 입력받아 2진 검색 모드를 이용하여 피드백 듀티비 보정 유닛의 듀티비 보정을 위한 디지털 출력 비트를 생성하여 출력하는 연속 근사 레지스터;를 더 포함한다.
본 발명의 다른 측면에 따르면, 위상 반전 록킹 알고리즘의 사용 여부를 판단하는 단계; 상기 위상 반전 록킹 알고리즘의 사용 여부가 결정되면 입력 클록 또는 반전된 입력 클록이 선택되어 디지털 지연 고정 루프 회로의 입력 클록으로 사용되며, 위상 동기화 과정을 수행하는 단계를 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법이 제공된다.
본 발명에서와 같이, 위상 반전 록킹 알고리즘을 적용하여 반전된 입력 클록을 이용하여 위상 동기화 과정을 수행하면, 넓은 동작 주파수 범위와 동시에 짧은 록킹 시간, 저전력, 적은 칩 면적 및 항샹된 지터 특성을 갖는 디지털 지연 고정 루프 회로를 제공할 수 있게 된다.
또한, 디지털 듀티비 보정 회로를 추가로 구성함으로써, 위상 반전 록킹 알고리즘 적용 시 입력 클록의 듀티비 에러에 의해 발생하는 지연 고정 루프 회로의 동작 주파수 범위 감소 현상을 제거할 수 있는 효과를 얻을 수 있다.
도 1은 디지털 지연 고정 루프 회로에서 일반적으로 사용하는 록킹 알고리즘을 나타내는 신호도이다.
도 2a 내지 도 2c는 본 발명에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 기본 원리 및 효과를 나타내는 신호도이다.
도 3은 본 발명의 일 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 기능 블록도이다.
도 4는 위상 반전 록킹 제어회로의 구성도이다.
도 5는 도 4에 도시된 위상 반전 록킹 제어회로의 동작에 따른 신호 흐름도이다.
도 6은 위상 동기화부의 개략적인 기능 블록도이다.
도 7은 본 발명의 일 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 구성도이다.
도 8은 도 7에 도시된 3단 디지털 제어 지연 라인의 구성도이다.
도 9a는 가변 연속 근사 레지스터 제어회로의 구성도이다.
도 9b는 도 9a에 도시된 가변 연속 근사 레지스터 제어회로의 동작에 따른 신호 흐름도이다.
도 10은 본 발명의 일 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작을 나타낸 흐름도이다.
도 11은 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작 알고리즘의 일 예를 나타내는 순서도이다.
도 12a 및 도 12b는 본 발명에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 피크-투-피크 지터값을 나타낸 그래프이다.
도 13a 및 도 13b는 각각 시뮬레이션된 위상 반전과 실제 측정된 위상 반전을 나타낸 그래프이다.
도 14는 본 발명의 다른 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 구성도이다.
도 15는 도 14에 도시된 듀티비 보정 회로의 구성도이다.
도 16은 피드백 듀티비 보정 유닛의 구성도이다.
도 17은 도 14에 도시된 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작을 나타낸 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 기본 원리 및 효과를 나타내는 신호도이다. 도 2a는 입력 클록(INCLK)과 반전된 입력 클록(INCLKB)신호를 나타내며, 도 2b는 위상 반전 록킹 알고리즘을 적용하기 전(즉, 입력 클록을 이용하는 경우), 위상 동기를 위해 필요한 지연 시간(t1)을 나타내며, 도 2c는 위상 반전 록킹 알고리즘을 적용한 후(즉, 반전된 입력 클록을 이용하는 경우), 위상 동기를 위해 필요한 지연 시간(t2)을 나타낸 도이다. 이하에서 '위상 반전 록킹 알고리즘'은 디지털 지연 고정 루프 회로의 입력 신호로서 반전된 입력 클록을 사용하는 것을 의미하는 것으로 정의한다.
도 2a 내지 도 2c를 참조하면, 본 발명에 따른 위상 반전 록킹 알고리즘은 입력 클록(INCLK)과 출력 클록(OUTCLK) 사이의 위상 차이가 입력 클록의 반 주기(tcycle/2) 이상인 경우, 위상 반전 록킹 알고리즘을 적용하여 입력 클록 대신 반전된 입력 클록(INCLKB)을 사용하는 경우, 위상 차이를 입력 클록의 반 주기만큼 감소시킨다. 이와 같이, 반전된 입력 클록을 사용할 경우 디지털 제어 지연 라인으로부터 생성되는 지연 시간의 양이 입력 클록의 반 주기 이상만 되면 위상 동기가 가능한 효과를 얻을 수 있다.
도 3은 본 발명의 일 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 기능 블록도이며, 도 4는 위상 반전 록킹 제어회로의 구성도이고, 도 5는 도 4에 도시된 위상 반전 록킹 제어회로의 동작에 따른 신호 흐름도이다.
도 3을 참조하면, 본 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로는 위상 반전 록킹 제어회로(110), 인버터(120), 멀티플렉서(130) 및 위상 동기화부(190)를 포함한다.
본 실시예 따른 디지털 지연 고정 루프 회로의 동작 과정은 크게 위상 반전 록킹 알고리즘 사용 여부를 판단하는 과정과 위상 동기화 과정으로 구분된다. 위상 반전 록킹 알고리즘 사용 여부 판단과정은 위상 반전 록킹 제어회로(100), 인버터(120) 및 멀티플렉서(130)를 이용하여 진행되며, 위상 동기화 과정은 위상 동기화부(190)를 이용하여 진행된다.
위상 반전 록킹 제어회로(110)는 최초의 입력 클록과 출력 클록의 상승 에지 발생을 감지하여 위상 반전 록킹 알고리즘의 동작을 개시하고, 입력 클록과 출력 클록 사이의 위상 차이를 비교하여, 양자의 위상 차이가 입력 클록의 반 주기 이상인지 여부를 판단하여 위상 반전 록킹 알고리즘의 사용 여부를 제어한다. 즉, 위상 반전 록킹 제어회로(100)는 입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반주기 이상일 경우에는 위상 반전 록킹 알고리즘을 사용하도록 제어하며, 그렇지 않을 경우에는 위상 반전 록킹 알고리즘을 사용하지 않도록 제어한다.
인버터(120)는 입력 클록을 입력받아 반전시킨 후, 반전된 입력 클록을 출력시킨다.
멀티플렉서(130)는 입력 클록과 인버터(120)를 통하여 출력된 반전된 입력 클록을 입력 신호로 입력받으며, 위상 반전 록킹 제어회로(100)의 제어 신호에 따라 위상 반전 록킹 알고리즘을 사용하는 경우에는 반전된 입력 클록을 출력시키며, 위상 반전 록킹 알고리즘을 사용하지 않는 경우에는 입력 클록을 그대로 출력시킨다.
위상 동기화부(190)는 멀티플렉서(130)의 출력단에 연결되며, 멀티플렉서(130)의 출력신호를 입력받아 위상 동기화를 수행한다.
도 4 및 도 5를 참조하면, 클록 발생 검출부(111)는 최초의 입력 클록(INCLK)과 출력 클록(OUTCLK)의 상승에지 발생을 검출하여 위상 반전 판단부(112) 동작을 시작시키는 위상 반전 판단부 동작 제어신호(En)를 생성한다. 이와 같이 입력 클록과 출력 클록의 상승 에지 발생을 검출한 후에 위상 반전 판단부를 동작시키는 이유는 입력 클록이 디지털 지연 고정 루프 회로에 입력된 후 출력 클록이 발생하기 전에 위상 반전 판단부(112)의 동작이 개시되는 것을 방지하기 위한 것이다.
클록 발생 검출부(111)의 위상 반전 판단부 동작 제어신호(En)에 따라 위상 반전 판단부(112)는 동작을 개시한다. 위상 반전 판단부(112)는 입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반 주기 이상인지 아닌지를 비교하여, 위상 반전 록킹 알고리즘의 사용 여부를 판단하고, 위상 반전된 입력 클록의 사용 여부를 제어하는 위상 반전 판단 신호를 생성하고, 생성된 위상 반전 판단 신호를 멀티 플렉서(130)로 전송한다.
즉, 동작 제어신호(En)가 생성되면, 위상 반전 판단부(111)는 입력 클록과 출력 클록의 위상을 비교하여 위상 반전 판단 신호(PICctrl)를 생성한다. 입력 클록의 두 번째 상승에지에서 출력 클록의 값이 '0'인 경우 3단 디지털 제어 지연 라인(140)을 통해 생성되어야만 하는 지연 시간(td1)이 입력 클록의 반주기 이상인 것으로 간주하여 '1' 의 위상 반전 판단 신호(PICctrl)를 생성한다. 그러면, 디지털 지연 고정 루프 회로는 위상 반전 록킹 알고리즘을 이용하여 위상 동기화 과정을 수행한다.
한편, 입력 클록의 두 번째 상승에지에서 출력 클록의 값이 '1'인 경우 디지털 지연 고정 루프를 통해 생성되어야만 하는 지연 시간(td2)이 입력 클록의 반주기 이하인 것으로 간주하여 '0'의 위상 반전 판단 신호(PICctrl)를 생성한다. 이 경우, 디지털 지연 고정 루프 회로는 위상 반전 록킹 알고리즘을 사용하지 않고 위상 동기화 과정을 수행한다.
멀티플렉서(130)는 입력 클록(INCLK)과 인버터(120)를 통해 생성되는 반전된 입력 클록(INCLKB)을 입력받으며, 위상 반전 록킹 알고리즘을 이용하기 위해 '1'의 위상 반전 판단 신호(PICctrl)가 입력되면 반전된 입력 클록을 멀티플렉서의 출력으로 연결하며, 위상 반전 록킹 알고리즘을 사용하지 않는 경우 '0'의 위상 반전 판단 신호(PICctrl)가 입력되고 입력 클록이 멀티플렉서의 출력으로 그대로 연결된다.
도 6은 위상 동기화부의 개략적인 기능 블록도이다.
도 6을 참조하면, 위상 동기화부(190)는 디지털 제어 지연라인(140), 위상 검출기(150), 가변 연속 근사 레지스터(160), 디코더(170) 및 가변 연속 근사 레지스터 제어회로(180)를 포함한다.
디지털 제어 지연라인(140)은 멀티플렉서(130)에서 출력되는 입력 클록(INCLK) 또는 반전된 입력 클록(INCLKB)을 입력받아, 내부 지연 시간의 조절을 통해 입력 클록(INCLK)과 출력 클록(OUTCLK)간의 위상 에러를 감소시키는 역할을 수행한다.
위상 검출기(150)는 입력 클록(반전된 입력 클록 포함)과 출력 클록 사이의 위상 에러를 검출한다. 위상 검출기(150)는 입력 클록과 출력 클록 사이의 위상을 비교하여, 가변 연속 근사 레지스터(160)의 출력 디지털 비트 검색을 제어하는 위상 비교 신호(Comp)를 생성하며, 록 여부를 판단하여 가변 연속 근사 레지스터 제어회로(180)를 제어하는 록 판단 신호(Lock)를 생성한다.
가변 연속 근사 레지스터(160)는 위상 검출기(150)로부터 출력되는 위상 비교 신호(Comp)에 따라 2진 비트 검색 또는 순차 비트 검색을 수행하면서, 입력 클록 신호과 출력 클록 사이의 위상 에러를 제거하기에 적합한 출력 디지털 비트를 생성한다.
디코더(170)는 가변 연속 근사 레지스터(160)의 출력 디지털 비트를 디지털 제어 지연 라인(140)에 적합한 코드로 변환하는 역할을 수행한다.
가변 연속 근사 레지스터 제어회로(180)는 위상 비교 신호 및 록 판단 신호에 따라 가변 연속 근사 레지스터의 리셋, 유효 출력 비트 수 증가 그리고 순차 검색 모드로의 모드 전환 동작을 제어한다.
도 7은 본 발명의 일 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 구성도이며, 도 8은 도 7에 도시된 3단 디지털 제어 지연 라인의 구성도이고, 도 9a는 가변 연속 근사 레지스터 제어회로의 구성도이며, 도 9b는 도 9a에 도시된 가변 연속 근사 레지스터 제어회로의 동작에 따른 신호 흐름도이다.
도 7 내지 도 9b를 참조하면, 본 실시예에서 디지털 제어 지연라인(140)은 3단 디지털 제어 지연 라인을 이용한다. 3단 디지털 제어 지연라인(140)은 높은 지연 분해능을 얻기 위해 피드백 지연 유닛 기반의 격자 지연 유닛으로 구성된 제1 코오스(Coarse) 지연 라인(141), 격자 지연 유닛으로 구성된 제2 코오스(Coarse) 지연 라인(142) 및 피드백 지연 유닛 기반의 파인(Fine) 지연 라인(143)으로 구성된다. 제1 코오스 지연 라인(141)은 멀티플렉스(130)의 출력단에 연결되고, 제2 코오스 지연 라인(142)은 제1 코오스 지연 라인(141)의 후단에 연결되며, 파인 지연 라인(143)은 제2 코오스 지연 라인(142)의 후단에 연결된다.
제1 코오스 지연 라인(141)은 다수의 피드백 지연 유닛(FDE) 기반의 격자 지연 유닛(FLDU)으로 구성된다. 피드백 지연 유닛을 기반으로 하여 종래의 격자 지연 유닛(LDU)에 비해 보다 적은 면적으로 큰 지연 시간 생성이 가능하다. 피드백 지연 유닛 기반의 격자 지연 유닛은 제2 코오스 지연 라인(142)을 구성하는 격자 지연 유닛(LDU)의 2배에 해당하는 단위 지연 시간을 갖는다.
제2 코오스 지연 라인(142)은 다수의 격자 지연 유닛으로 구성된다. 1개의 격자 지연 유닛은 피드백 지연 유닛 기반의 파인 지연 라인(143)에서 생성되는 전체 지연 시간에 해당하는 단위 지연 시간을 갖는다.
상기 파인 지연 라인(143)은 4-비트 피드백 지연 유닛(4-bit FDE)과 2개의 인버터(1'st INV, 2'nd INV)를 포함한다. 파인 지연 라인(143)의 단위 지연 시간은 상기 격자 지연 유닛의 1/24배와 같다.
위상 검출기(150)는 입력 클록과 출력 클록 사이의 위상을 비교하여 위상 비교 신호(Comp)와 록 판단 신호(Lock)를 생성한다. 위상 비교 신호(Comp)는 9-비트 가변 연속 근사 레지스터(160)의 디지털 제어 비트(Q[8:0]) 출력을 제어하는 신호로서, 출력 클록이 입력 클록보다 앞선 경우 '0'값을 가지며 입력 클록이 출력 클록보다 앞선 경우 '1'의 값을 갖는다. 록 판단 신호(Lock)는 가변 연속 근사 레지스터 제어 회로(180)로 입력되며, 입력 클록과 출력 클록 사이의 위상 차이가 상기 파인 지연 라인(143)의 단위 지연 시간보다 적은 일정 범위 이내로 감소하면 '1'의 값을 갖고 그렇지 않으면 '0'의 값을 갖는다.
본 실시예에서 가변 연속 근사 레지스터(160)로는 9-비트 가변 연속 근사 레지스터를 사용하며, 디코더(170)는 4-to-16 서마미터 디코더를 사용한다.
가변 연속 근사 레지스터 제어 회로(180)는 위상 검출기(150)로부터 생성되는 록 판단 신호(Lock)와 9-비트 가변 연속 근사 레지스터(160)로부터 생성되는 2진 검색 완료 신호(Stop)를 입력받는다.
2진 검색 완료 신호(Stop)가 '1' 값으로 출력되는 순간, 록 판단 신호(Lock)가 '0'인 경우, 가변 연속 근사 레지스터 제어회로(180)는 현재의 유효 출력 비트(Q[N:0], 5≤N<8)로 제어되는 3단 디지털 제어 지연 라인(140)이 위상 동기화를 위한 지연 시간을 생성하지 못하는 것으로 판단하고 리셋 신호(Reset)를 '0'으로 출력하여 9-비트 가변 연속 근사 레지스터(160)를 리셋시키며 유효 출력 비트(Q[N:0], 5≤N<8)를 1-비트만큼 증가(N+1)시킨다.
9-비트 가변 연속 근사 레지스터(160)의 리셋이 완료되면 2진 검색 완료 신호(Stop)는 '0'의 값으로 변화되며 리셋 신호(Reset)는 다시 '1'의 값으로 복구된다.
한편, 2진 검색 완료 신호(Stop)가 '1'값으로 출력되는 순간, 록 판단 신호가 '1'값으로 출력되는 경우, 가변 연속 근사 레지스터 제어 회로(180)는 리셋 신호(Reset)를 기존의 값으로 유지하여 9-비트 가변 연속 근사 레지스터(160)의 동작을 정지시킨다.
또한, 2진 검색 완료 신호(Stop)이 '1'값으로 유지되어 9-비트 가변 연속 근사 레지스터(160)의 동작이 정지하고 있을 때, 록 판단 신호(Lock)가 '0'값으로 변경되면 가변 연속 근사 레지스터 제어회로(180)는 9-비트 가변 연속 근사 레지스터(160)를 2진 검색 모드에서 순차 검색 모드로 전환 시키는 카운터 모드 신호(VSARCM)를 발생시킨다.
9-비트 가변 연속 근사 레지스터(160)는 위상 검출기(150)로부터 출력되는 위상 비교 신호(Comp)에 따라 2진 비트 검색 또는 순차 비트 검색을 수행한다. 9-비트 가변 연속 근사 레지스터(160)로부터 출력되는 디지털 제어 비트 중 하위 4-비트(Q[3:0])는 3단 디지털 제어 지연 라인(140) 내부의 파인 지연 라인(143)을 제어하며, Q[5]는 3단 디지털 제어 지연 라인(140) 내부의 제2 코오스 지연 라인(142)을 제어한다. 상위 4-비트(Q[9:6])는 4-to-16 서마미터 디코더(170)로 입력되어 서마미터 코드(T[15:0])로 변환된 후, 3단 디지털 제어 지연 라인(140) 내부의 제1 코오스 지연 라인(141)을 제어한다. 9-비트 가변 연속 근사 레지스터(160)는 하모닉-락 문제를 해결하기 위해 초기에는 7-비트(Q[6:0])만을 이용하여 3단 디지털 제어 지연 라인(140)을 제어한다.
가변 연속 근사 레지스터 제어 회로(180)로부터 출력되는 리셋 신호(Reset)가 '0'인 경우 모든 디지털 제어 비트(Q[8:0])를 '0'으로 리셋시키며 유효 출력 비트를 1-비트만큼 증가시킨 후 2진 검색을 다시 진행한다. 이러한 동작은 3단 디지털 지연 라인(140)을 통해 생성되는 지연 시간이 록을 위해 필요한 지연 시간만큼 증가할 때까지 반복된다. 또한, 가변 연속 근사 레지스터 제어 회로(180)로부터 출력되는 카운터 모드 신호(VSARCM)가 '1'인 경우 9-비트 가변 연속 근사 레지스터(160)는 카운터 모드로 모드가 전환되며 순차 비트 검색을 진행한다.
4-to-16 서마미터 디코더(170)는 9-비트 가변 연속 근사 레지스터(160)로부터 출력되는 디지털 제어 비트(Q[8:0]) 중 상위 4-비트(Q[8:5])를 2진 코드에서 서마미터 코드(T[15:0])로 변환하여 출력하고, 출력된 서마미터 코드는 제1코오스 지연 라인(141)을 제어한다.
도 10은 본 발명의 일 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작을 나타낸 흐름도이다.
도 10을 참조하면, 디지털 지연 고정 루프 회로는 동작 시작과 함께 위상 반전 록킹 알고리즘의 사용 여부 판단 과정을 거친 후, 위상 반전 록킹 알고리즘의 사용 여부가 결정되면 입력 클록 또는 반전된 입력 클록이 선택되어 디지털 지연 고정 루프 회로의 입력 클록으로 사용되며, 위상 동기화 과정을 수행한다.
우선, 최초의 입력 클록(INCLK)과 출력 클록(OUTCLK)의 상승에지 발생을 검출하여 위상 반전 판단부의 동작 개시를 제어하는 과정을 수행한다(S10).
위상 반전 판단부는 입력 클록과 출력 클록 사이의 위상 차이를 비교하는 과정을 수행한다(S20).
입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반 주기 이상인지 여부를 판단하여 위상 반전 록킹 알고리즘의 사용 여부를 판단하는 과정을 수행한다(S30). 즉, 입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반 주기 이상일 경우, 위상 반전 록킹 알고리즘을 사용하는 것으로 판단하며, 그렇지 않을 경우에는 위상 반전 록킹 알고리즘을 사용하지 않는 것으로 판단한다.
S30과정을 통하여, 위상 반전 록킹 알고리즘을 사용하지 않는 것으로 판단된 경우에는 원래 입력 클록을 디지털 지연 고정 루프 회로의 입력 신호로 선택하며(S40), 위상 반전 록킹 알고리즘을 사용하는 것으로 판단된 경우에는 인버터를 통하여 반전된 입력 클록을 디지털 지연 고정 루프 회로의 입력 신호로 선택하는 과정을 수행한다(S45).
그리고 나서, 2진 검색 모드의 동작이 개시된다(S50).
가변 연속 근사 레지스터를 이용하여 2진 검색을 수행한다(S60). 가변 연속 근사 레지스터는 유효 출력 디지털 비트를 미리 설정된 수에서 순차적으로 증가시키면서 2진 검색을 수행하여, 입력 클록(또는 반전된 입력 클록)과 출력 클록 사이의 위상 에러를 제거하기 위한 출력 디지털 비트를 생성한다.
입력 클록(또는 반전된 입력 클록)와 출력 클록 사이의 위상 에러가 목표 지연 분해능 이내로 제거되었는지 판단하는 과정을 수행한다(S70).
판단 결과, 입력 클록(또는 반전된 입력 클록)와 출력 클록 사이의 위상 에러가 목표 지연 분해능 이내로 제거된 경우에는 동작을 완료한다(S110)
한편, 판단 결과, 입력 클록(또는 반전된 입력 클록)와 출력 클록 사이의 위상 에러가 목표 지연 분해능 이내로 제거되지 않은 경우에는 최대 유효 출력 디지털 비트를 모두 사용했는지 판단하는 과정을 수행한다(S80).
판단 결과, 최대 유효 출력 디지털 비트를 모두 사용하지 않은 경우에는 2진 검색 모드를 재시작한다(S90). 즉, 가변 연속 근사 레지스터를 리셋하고, 유효 출력 디지털 비트를 1-비트만큼 증가시켜 2진 검색을 다시 수행한다.
최대 유효 출력 디지털 비트를 모두 사용한 경우에는 동작 가능한 주파수 영역을 벗어난 입력 클록 신호가 인가된 것으로 간주하고, 디지털 지연 고정 루프 회로를 초기화시킨다(S100).
동작 완료 후, 입력 클록과 출력 클록 사이에 위상 차이가 발생했는지 판단하는 과정을 지속적으로 수행한다(S120).
판단 결과, 외부 요인 또는 공정, 전원 전압 및 온도 변화에 의해 입력 클록의 위상이 변화하여 입력 클록과 출력 클록 사이에 위상 차이가 발생한 경우, 가변 연속 근사 레지스터는 2진 검색 모드에서 순차 검색 모드로 변환한 후, 위상 차이를 제거한다(S130).
도 11은 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작 알고리즘의 일 예를 나타내는 순서도이다.
디지털 지연 고정 루프 회로는 동작 시작과 함께 위상 반전 록킹 알고리즘의 사용 여부 판단 과정을 거친다. 위상 반전 록킹 알고리즘의 사용 여부가 결정되면 입력 클록 또는 반전된 입력 클록이 선택되어 디지털 지연 고정 루프 회로의 입력 클록으로 사용된다. 상기 반전 록킹 알고리즘의 사용 여부 판단 과정이 완료되면 이어서 위상 동기화 과정이 시작된다.
9-비트 가변 연속 근사 레지스터를 이용한 2진 검색은 설정에 따라 7-비트만을 이용하여 진행된다. 7-비트 2진 검색을 통해 록을 위한 충분한 지연 시간이 생성되면 위상 동기화 과정이 완료되지만 그렇지 않은 경우에는 유효 출력 비트가 1-비트만큼 증가하여 8-비트 2진 검색을 시작한다. 이 과정은 9-비트를 모두 사용할 때까지 반복된다. 2진 검색 과정이 끝나면 디지털 지연 고정 루프 회로의 모든 동작이 완료되고 폐-루프 상태를 유지한다. 외부 요인 또는 공정, 전원 전압 및 온도 변화에 의해 입력 클록의 위상이 변화하여 입력 클록과 출력 클록 사이에 위상 차이가 발생하면 9-비트 연속 근사 레지스터는 2진 검색 모드에서 순차 검색 모드로 변환되어 위상 차이를 제거한다.
도 12a 및 도 12b는 본 발명에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 피크-투-피크 지터값을 나타낸 그래프이며, 도 13a 및 도 13b는 각각 시뮬레이션된 위상 반전과 실제 측정된 위상 반전을 나타낸 그래프이다.
0.1GHz에서 측정된 피크-투-피크 지터값은 20ps이고, 1.5GHz에서 측정된 피크-투-피크 지터값은 8.75ps을 보인다. 도 13을 살펴보면, 시뮬레이션된 위상 반전과 실제 측정된 위상 반전이 거의 일치하는 것으로 나타난다.
도 14는 본 발명의 다른 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 구성도이며, 도 15는 도 14에 도시된 듀티비 보정 회로의 구성도이고, 도 16은 피드백 듀티비 보정 유닛의 구성도이다.
도 14 내지 도 16을 참조하면, 본 실시예에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로는 위상 반전 록킹 제어회로(100), 인버터(120), 멀티플렉서(130), 디지털 제어 지연라인(140), 위상 검출기(150), 가변 연속 근사 레지스터(160), 디코더(170), 가변 연속 근사 레지스터 제어회로(180) 및 듀티비 보정 회로(200)를 포함한다. 본 실시예는 위의 실시예와 비교하여 듀티비 보정 회로(200)를 추가로 구성하는 점이 상이하며, 나머지 구성은 유사한 바 이하에서는 상이한 구성을 위주로 상술한다.
듀티비 보정 회로(200)는 피드백 듀티비 보정 유닛(210), 듀티비 검출기(220), 연속 근사 레지스터(230) 및 디코더(240)를 포함한다.
피드백 듀티비 보정 유닛(210)은 제1 피드백 듀티비 보정유닛(211)과 제2 피드백 듀티비 보정유닛(212)을 포함한다. 각 피드백 듀티비 보정유닛은 연속 근사 레지스터에서 검색된 디지털 출력 비트에 따라 입력 클록의 상승 시간 또는 하강 시간을 제어하여 입력 클록의 듀티비를 조절하여 출력함으로써 50% 듀티비의 출력 클록를 생성한다.
도 16은 피드백 지연 유닛 기반의 2단 듀티비 보정 유닛 중 제1 피드백 듀티비 보정유닛(211)만을 구체화한 도면이다. 제1 피드백 듀티비 보정 유닛(211)은 2개의 인버터(INV1, INV2)와 4-비트 피드백 지연 유닛으로 구성된다. 4-비트 피드백 지연 유닛은 NMOS를 통한 풀-다운 네트워크 또는 PMOS를 통한 풀-업 네트워크를 선택적으로 턴-온 시킴으로써 포지티브 피드백 전류를 생성한다. 포지티브 피드백 커런트는 상기 인버터(INV1)의 풀-업 또는 풀-다운 네트워크와 반대 방향으로 생성되고 이는 'Z'노드 신호의 상승 또는 하강 시간을 증가시키며 상기 인버터(INV2)를 통해 생성되는 출력의 듀티비를 변화시킨다.
듀티비 검출기(220)는 출력 클록을 입력받아, 출력 클록의 듀티비를 판단하고, 이를 기초로 입력 클록의 듀티비를 판단한 후, 연속 근사 레지스터(230)의 2진 검색의 동작을 제어하기 위한 디지털 비교 신호(DComp)를 출력한다. 상기 듀티비 검출기(220)는 차지펌프(221)와 비교기(222)를 포함하며, 출력 클록(INCLK)의 듀티비가 50% 이하인 경우 '0', 출력 클록의 듀티비가 50% 이상인 경우 '1'값 을 가지는 듀티비 비교 신호(DComp)를 출력한다.
연속 근사 레지스터(230)는 듀티비 검출기(120)의 출력신호 즉, 듀티비 비교 신호를 입력받아 2진 검색 모드를 이용하여 피드백 듀티비 보정 유닛(210)의 듀티비 보정에 적합한 디지털 출력 비트를 생성하여 출력한다.
본 실시예의 경우, 6-비트의 연속 근사 레지스터(230)를 이용하며, 6 비트 연속 근사 레지스터는 2진 검색 모드를 사용하여 디지털 비트 Q[5:0]을 출력한다. 2진 검색 모드는 최상위 비트부터 최하위 비트까지 순차적으로 각 비트의 디지털 값을 '1' 또는 '0'으로 결정하기 때문에 분해능에 선형적으로 증가하는 빠른 비트 검색 시간을 갖게 된다. 일단 듀티비 보정이 완료되면, 6-비트 연속 근사 레지스터는 순차 검색 모드로 전환되어 외부 요인 또는 공정, 전원 전압 및 온도 변화에 따라 변화할 수 있는 듀티비 변화에 대비한다.
디코더(240)는 연속 근사 레지스터(230)로부터 출력되는 디지털 출력 비트를 입력받아 피드백 듀티비 보정 유닛(210)의 제어에 적합한 코드를 갖는 디지털 비트로 변환하여 출력한다. 본 실시예의 경우, 디코더(240)로서 6-to-16 디코더를 사용하며, 6-to-16 디코더는 6-비트 연속 근사 레지스터(230)로부터 출력되는 디지털 제어 비트(D[5:0])를 피드백 지연 유닛 기반의 2단 듀티비 보정 유닛(210)의 제어를 위한 디지털 제어 비트(DT[15:0])로 변환한다.
도 17은 도 14에 도시된 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작을 나타낸 흐름도이다.
도 17을 참조하면, 듀티비 보정 회로의 동작을 개시한다(S210). 가변 연속 근사 레지스터를 통해 듀티비 보정을 위한 2진 검색 과정을 수행하며, 입력 클록의 듀티비를 보정하는 과정을 수행한다(S220).
듀티비 에러가 제거되었는지 판단하는 과정을 수행한다(S230).
판단 결과, 듀티비 에러가 제거되지 않은 경우에는 S220과정으로 복귀하며, 듀티비 에러가 제거된 경우에는 가변 연속 근사 레지스터는 순차 검색 모드로 모드가 전환되어 외부 요인 또는 공정, 전원 전압 및 온도에 따른 듀티비 변화에 대비하기 위해 폐-루프를 형성한다(S240).
듀티비 보정 회로 동작이 완료되면, 도 10에서 살펴본 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 동작을 수행한다. 즉, 위상 반전 록킹 알고리즘의 적용 여부를 판단한 후(S250), 위상 동기화 과정을 수행한다(S260)
본 실시예에 따르면, 듀티비 보정 회로를 통해 입력 클록의 듀티비 에러가 보정되므로 위상 반전 록킹 알고리즘의 단점인 듀티비 에러에 따른 동작 주파수 범위 감소 현상이 발생하지 않는 효과를 얻을 수 있다.
이상에서 설명한 것은 본 발명에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로 및 제어방법의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110 : 위상 반전 록킹 제어회로
120 : 인버터
130 : 멀티플렉서
140 : 디지털 제어 지연라인
150 : 위상 검출기
160 : 가변 연속 근사 레지스터
170 : 디코더
180 : 가변 연속 근사 레지스터 제어회로
190 : 위상 동기화부
200 : 듀티비 보정 회로
210 : 피드백 듀티비 보정 유닛
220 : 듀티비 검출기
230 : 6-비트 연속 근사 레지스터
240 : 6-to-16 디코더

Claims (14)

  1. 입력 클록과 출력 클록 사이의 위상 차이를 비교하여 위상 반전 록킹 알고리즘의 사용 여부를 제어하는 위상 반전 록킹 제어회로;
    입력 클록을 입력받아 반전시킨 후, 반전된 입력 클록을 출력시키는 인버터;
    상기 입력 클록과 상기 인버터를 통하여 출력된 반전된 입력 클록을 입력 신호로 입력받으며, 상기 위상 반전 록킹 제어회로의 제어 신호에 따라 상기 입력 클록을 출력시키거나 또는 반전된 입력 클록을 출력시키는 멀티플렉서; 및
    상기 멀티플렉서의 출력단에 연결되며, 상기 멀티플렉서의 출력신호를 입력받아 위상 동기화를 수행하는 위상 동기화부;를 포함하며,
    상기 위상 동기화부는,
    상기 멀티플렉서에서 출력되는 입력 클록 또는 반전된 입력 클록을 입력받아, 입력 클록과 출력 클록 사이의 위상 에러를 감소시키는 디지털 제어 지연라인을 포함하며, 상기 디지털 제어 지연 라인은,
    피드백 지연 유닛 기반의 격자 지연 유닛으로 구성된 제1 코오스(Coarse) 지연 라인; 상기 제1 코오스 지연 라인의 후단에 연결되며, 격자 지연 유닛으로 구성된 제2 코오스(Coarse) 지연 라인; 및 상기 제2 코오스 지연 라인의 후단에 연결되며, 피드백 지연 유닛 기반의 파인(Fine) 지연 라인;을 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  2. 제1항에 있어서,
    상기 위상 반전 록킹 제어회로는 상기 입력 클록과 출력 클록 사이의 위상 차이를 비교하여, 양자의 위상 차이가 입력 클록의 반 주기 이상인 경우 위상 반전 록킹 알고리즘을 사용하도록 제어하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  3. 제1항에 있어서,
    상기 위상 반전 록킹 제어회로는,
    최초의 입력 클록과 출력 클록의 상승에지 발생을 검출하여 위상 반전 판단부 동작의 개시를 제어하는 클록 발생 검출부; 및
    상기 클록 발생 검출부의 제어에 따라 동작을 개시하며, 상기 입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반 주기 이상인 경우 위상 반전 록킹 알고리즘을 사용하도록 상기 멀티 플렉서를 제어하는 위상 반전 판단부;를 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  4. 삭제
  5. 제1항에 있어서,
    상기 위상 동기화부는,
    상기 입력 클록과 출력 클록 사이의 위상을 비교하여, 가변 연속 근사 레지스터의 출력 디지털 비트 검색을 제어하는 위상 비교 신호(Comp)를 생성하며, 록 여부를 판단하여 가변 연속 근사 레지스터 제어회로를 제어하는 록 판단 신호(Lock)를 생성하는 위상 검출기;
    상기 위상 검출기로부터 출력되는 위상 비교 신호(Comp)에 따라 2진 비트 검색 또는 순차 비트 검색을 수행하면서, 입력 클록 신호과 출력 클록 사이의 위상 에러를 제거하기 위한 출력 디지털 비트를 생성하는 가변 연속 근사 레지스터; 및
    상기 위상 비교 신호 및 록 판단 신호에 따라 상기 가변 연속 근사 레지스터의 리셋, 유효 출력 비트 수 증가 및 순차 검색 모드로의 모드 전환 동작을 제어하는 가변 연속 근사 레지스터 제어회로;를 더 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  6. 삭제
  7. 제1항에 있어서,
    입력 클록의 듀티비 에러를 보정하기 위한 듀티비 보정 회로를 더 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  8. 제7항에 있어서,
    상기 듀티비 보정 회로는,
    복수개의 피드백 듀티비 보정유닛으로 구성된 피드백 듀티비 보정 유닛을 포함하며, 각 피드백 듀티비 보정유닛은 입력 클록의 상승 시간 또는 하강 시간을 제어하여 입력 클록의 듀티비를 조절하여 출력하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  9. 제8항에 있어서,
    상기 듀티비 보정 회로는,
    출력 클록을 입력받아, 출력 클록의 듀티비를 판단하고, 이를 기초로 입력 클록의 듀티비를 판단한 후, 듀티비 보정 회로 가변 연속 근사 레지스터의 2진 검색의 동작을 제어하기 위한 디지털 비교 신호를 출력하는 듀티비 검출기; 및
    상기 듀티비 검출기의 듀티비 비교 신호를 입력받아 2진 검색 모드를 이용하여 피드백 듀티비 보정 유닛의 듀티비 보정을 위한 디지털 출력 비트를 생성하여 출력하는 연속 근사 레지스터;를 더 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로.
  10. 제1항, 제2항, 제3항, 제5항, 제7항, 제8항 또는 제9항 중 어느 한 항에 따른 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법으로서,
    위상 반전 록킹 알고리즘의 사용 여부를 판단하는 단계;
    상기 위상 반전 록킹 알고리즘의 사용 여부가 결정되면 입력 클록 또는 반전된 입력 클록이 선택되어 디지털 지연 고정 루프 회로의 입력 클록으로 사용되며, 위상 동기화 과정을 수행하는 단계;를 포함하며,
    상기 위상 동기화 과정을 수행하는 단계는,
    가변 연속 근사 레지스터를 이용하여 2진 검색을 수행하는 단계;
    입력 클록 또는 반전된 입력 클록과 출력 클록 사이의 위상 에러가 목표 지연 분해능 이내로 제거되었는지 판단하는 단계;
    판단 결과, 입력 클록과 출력 클록 사이의 위상 에러가 목표 지연 분해능 이내로 제거된 경우에는 동작을 완료하며, 상기 위상 에러가 목표 지연 분해능 이내로 제거되지 않은 경우에는 최대 유효 출력 디지털 비트를 모두 사용했는지 판단하는 단계;
    판단 결과, 최대 유효 출력 디지털 비트를 모두 사용하지 않은 경우에는 유효 출력 디지털 비트 수를 1비트만큼 증가시켜 2진 검색 모드를 재시작하고, 최대 유효 출력 디지털 비트를 모두 사용한 경우에는 디지털 지연 고정 루프 회로를 초기화시키는 단계;를 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
  11. 제10항에 있어서,
    상기 위상 반전 록킹 알고리즘의 사용 여부를 판단하는 단계는,
    최초의 입력 클록과 출력 클록의 상승에지 발생을 검출하여 위상 반전 판단부의 동작 개시를 제어하는 단계;
    입력 클록과 출력 클록 사이의 위상 차이를 비교하는 단계;
    입력 클록과 출력 클록 사이의 위상 차이가 입력 클록의 반 주기 이상인지 여부를 판단하여 위상 반전 록킹 알고리즘의 사용 여부를 판단하는 단계; 및
    위상 반전 록킹 알고리즘을 사용하지 않는 것으로 판단된 경우에는 원래 입력 클록을 디지털 지연 고정 루프 회로의 입력 신호로 선택하며, 위상 반전 록킹 알고리즘을 사용하는 것으로 판단된 경우에는 인버터를 통하여 반전된 입력 클록을 디지털 지연 고정 루프 회로의 입력 신호로 선택하는 단계;를 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
  12. 삭제
  13. 제10항에 있어서,
    동작 완료 후, 입력 클록과 출력 클록 사이에 위상 차이가 발생했는지 지속적으로 판단하는 단계; 및
    판단 결과, 입력 클록과 출력 클록 사이에 위상 차이가 발생한 경우, 가변 연속 근사 레지스터는 2진 검색 모드에서 순차 검색 모드로 변환한 후, 위상 차이를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
  14. 제10항에 있어서,
    상기 위상 반전 록킹 알고리즘의 사용 여부를 판단하는 단계 이전에 입력 클록의 듀티비를 보정하는 단계를 더 포함하는 것을 특징으로 하는 위상 반전 록킹 알고리즘을 이용한 디지털 지연 고정 루프 회로의 제어방법.
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