JPH07106961A - デジタル回路装置 - Google Patents

デジタル回路装置

Info

Publication number
JPH07106961A
JPH07106961A JP5250429A JP25042993A JPH07106961A JP H07106961 A JPH07106961 A JP H07106961A JP 5250429 A JP5250429 A JP 5250429A JP 25042993 A JP25042993 A JP 25042993A JP H07106961 A JPH07106961 A JP H07106961A
Authority
JP
Japan
Prior art keywords
circuit
signal
output
digital
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5250429A
Other languages
English (en)
Other versions
JP3232351B2 (ja
Inventor
Yuichi Nakao
裕一 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP25042993A priority Critical patent/JP3232351B2/ja
Priority to US08/316,463 priority patent/US5552727A/en
Publication of JPH07106961A publication Critical patent/JPH07106961A/ja
Application granted granted Critical
Publication of JP3232351B2 publication Critical patent/JP3232351B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Abstract

(57)【要約】 【目的】 VCO 回路が出力する内部クロックを停止させ
た後に、内部クロックを再開する場合、外部クロックと
内部クロックとの位相合わせに要する時間を短縮する。 【構成】 VCO 回路17から出力される内部クロックの発
振周波数を決める制御電圧をデジタル化するアナログ／
デジタル変換回路７と、デジタル化した値を保持する記
憶回路10と、保持しているデジタル値を補正してデジタ
ル／アナログ変換する補正機能付デジタル／アナログ変
換回路120 と、内部クロック18と外部クロック１との位
相の一致を検出するロック検出回路21とを備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電圧制御発振回路により
発生させた内部クロックと、外部から入力される外部ク
ロックとの位相を調整する機能を備えるデジタル回路装
置に関し、更に詳述すれば内部クロックを一時停止させ
た状態から、内部クロックを再開するまでの時間を短縮
できるデジタル回路装置を提案するものである。
【０００２】
【従来の技術】電圧制御発振回路（以下VCO 回路とい
う) により発生させた内部クロックと外部から与えられ
る外部クロックとの位相を調整する機能を有するデジタ
ル回路装置は、例えば図11及び図12に示すように構成さ
れている。
【０００３】図11は電圧制御発振回路により構成された
PLL(Phase Locked Loop)の構成を示すブロック図であ
る。外部から入力される外部クロック１は位相比較回路
３の一側入力端子へ入力され、位相比較回路３から出力
される位相比較結果信号４はローパスフィルタ回路５へ
入力される。ローパスフィルタ回路５から出力される電
圧制御発振回路制御電圧信号（以下VCO 制御電圧信号と
いう）６はVCO 回路17へ入力される。VCO 回路17から内
部クロック18が出力され、この内部クロック18は分周回
路19へ入力される。分周回路19から出力された分周クロ
ック２は位相比較回路３の他側入力端子へ入力される。
【０００４】次にこのデジタル回路装置の動作を説明す
る。デジタル回路装置に通電するとVCO 回路17が発振動
作を開始する。VCO 回路17の発振周波数はVCO 制御電圧
信号６の値が変化するにともなって変化する。ここで
は、VCO 制御電圧信号６の電圧が高い程、VCO 回路17の
発振周波数が高くなるように構成されているとする。分
周回路19はVCO 回路17の出力である内部クロック18を、
所定の分周比で分周して分周クロック２を出力する。位
相比較回路３は分周クロック２が外部クロック１より位
相が進んでいる期間には位相が進んでいることを示す位
相比較結果信号４を出力する。反対に分周クロック２が
外部クロック１よりも位相が遅れている期間には、位相
が遅れていることを示す位相比較結果信号４を出力す
る。
【０００５】位相比較結果信号４がローパスフィルタ回
路５へ入力されると、ローパスフィルタ回路５は位相が
進んでいることを示す位相比較結果信号４が入力されて
いる期間に、VCO 制御電圧信号６を低下させ、位相が遅
れていることを示す位相比較結果信号４が入力されてい
る期間にはVCO 制御電圧信号６を上昇させる。このよう
に、分周クロック２の方が外部クロック１よりも遅れて
いる場合には、ローパスフィルタ回路５がVCO 制御電圧
信号６を上昇させるので、VCO 回路17の発振周波数が上
昇し、分周クロック２が外部クロック１に対し位相を進
める方向へ変化させられる。分周クロック２が外部クロ
ック１よりも進んでいる場合には、反対に位相の進みを
減少させるように変化させられる。
【０００６】この結果、位相合わせに必要な期間を経過
した後に、分周クロック２は外部クロック１と同位相、
同周波数となり、内部クロック18は外部クロック１に対
して整数倍の周波数となり、所定の位相関係になる。こ
のため外部クロック１の周波数を整数倍して内部クロッ
ク18として使用したい場合、又はクロックバッファの遅
延を補償して外部クロック１と位相差がない内部クロッ
ク18が必要な場合には、このデジタル回路装置が有効と
なる。
【０００７】このような位相比較回路３、ローパスフィ
ルタ回路５、VCO 回路17の具体的回路は公知である。位
相比較回路３の公知例としては“Design of PLL-Based
Clock Generation Circuits ”IEEE Journal of Solid-
State Circuits, Vol.22, No.2, Apr 1987,P255〜P261
のFig.3(a)〔文献Ｉ〕、“A Variable Delay Line PLL
for CPU-Coprocessor Synchronization ”IEEE Journal
of Solid-State Circuits, Vol.23,No.5, Oct 1988, P
1218 〜P1223 のFig.7 〔文献II〕に示されている。ロ
ーパスフィルタ回路５の公知例は、前記〔文献Ｉ〕のFi
g.3(b)、〔文献II〕のFig.8 に示されている。VCO 回路
17の公知例は〔文献Ｉ〕のFig.4(a)及びFig.3(c)に示さ
れている。
【０００８】図12は、電圧制御遅延線回路 (以下VCDL <
Voltage Control Delay Line> 回路という) を用いて２
つのクロックの位相を同期させるようにしたデジタル回
路装置のブロック図である。外部クロック１は第１の回
路ブロック23へ入力され、第１の回路ブロック23から第
１の内部クロック24が出力される。そして第１の内部ク
ロック24は第２の回路ブロック25の位相比較回路３の一
側入力端子へ入力される。外部クロック１は第２回路ブ
ロック25のVCDL回路60へ入力され、VCDL回路60から第２
の内部クロック26が出力される。この第２の内部クロッ
ク26は位相比較回路３の他側入力端子へ入力される。位
相比較回路３から出力される位相比較結果信号はローパ
スフィルタ回路５へ入力され、ローパスフィルタ回路５
から出力されるVCDL制御電圧信号61はVCDL回路60へ与え
られる。
【０００９】次にこのデジタル回路装置の動作を説明す
る。外部クロック１により、回路ブロック23,25 におい
て内部クロックが生成される。第１の回路ブロック23の
内部クロック24の遅延が大である場合、第２の回路ブロ
ック25の内部クロック26を遅延させることで、内部クロ
ック24と26との位相差を減少させる。位相比較回路３と
ローパスフィルタ回路５とを用いてVCDL制御電圧信号61
を生成する部分は図11に示した部分と同様であり、ロー
パスフィルタ回路５から出力されるVCDL制御電圧信号61
はVCDL回路60へ入力される。VCDL回路60には外部クロッ
ク１が入力されているから、VCDL制御電圧信号61の電圧
値に応じて外部クロック１と、第２の回路ブロック25か
ら出力される内部クロック26との位相差が調整される。
【００１０】第２の回路ブロック25から出力される内部
クロック26が遅延することにより第１の回路ブロック23
から出力される内部クロック24との位相差が小となる。
これにより、第１の回路ブロック23において第１の回路
ブロック23の内部クロック24に同期して生成される信号
を、第２の回路ブロック25がサンプルすることが容易に
なる。
【００１１】なお、VCDL回路60は、例えば前記〔文献I
I〕のFig.5 とFig.3(b)に示されている。VCDL回路とVCO
回路とは同様の回路構成により実現できる。VCO 回路
がVCDL回路と異なる点は、VCDL回路では、入力信号を電
圧制御遅延列を通して遅延させて出力するだけであるの
に対し、VCO 回路では電圧制御遅延列の出力信号を反転
して入力にフィードバックする構成となっていることで
ある。
【００１２】
【発明が解決しようとする課題】ところで、前述したデ
ジタル回路装置では低消費電力化のために、その回路動
作が不要な期間に内部クロックを一時停止させた場合、
内部クロックが停止している期間にPLL を構成するロー
パスフィルタ回路のアナログ出力電圧が変動することに
なって、その後に内部クロックを再開させる場合には、
クロックの位相調整を最初からやり直す必要がある。こ
のため内部クロックの一時停止した状態から内部クロッ
クの再開に際し、デジタル回路装置への通電開始時の位
相調整と同じく数10クロック乃至数1000クロックの位相
調整期間を必要とする。そしてこの期間は外部クロック
と内部クロックとの位相が一致しないため、デジタル回
路装置と外部との間で信号の授受を再開できないという
問題がある。
【００１３】本発明は斯かる問題に鑑み、内部クロック
の一時停止から内部クロックを再開する場合に内部クロ
ックの再開を速やかに行ない得るデジタル回路装置を提
供することを目的とする。
【００１４】
【課題を解決するための手段】第１発明に係るデジタル
回路装置は、内部クロックの位相と外部クロックの位相
とに関連して制御電圧生成回路から出力されるアナログ
電圧をアナログ／デジタル変換するアナログ／デジタル
変換回路と、アナログ／デジタル変換したデジタル信号
を記憶する記憶回路と、該記憶回路から読出した信号を
入力すべき補正機能付デジタル／アナログ変換回路と、
電圧制御発振回路から出力されたクロックと外部クロッ
クとの位相が一致したことを検出するロック検出回路と
を備えて構成する。
【００１５】第２発明に係るデジタル回路装置は、内部
クロックと外部クロックとの位相差に関連して制御電圧
生成回路から出力されるアナログ電圧をサンプルするサ
ンプル回路と、サンプル回路の出力が入力されるカウン
タと、該カウンタのカウント出力を入力すべき補正機能
付デジタル／アナログ変換回路と、電圧制御発振回路か
ら出力されたクロックと外部クロックとの位相が一致し
たことを検出するロック検出回路とを備えて構成する。
【００１６】第３発明に係るデジタル回路装置は、入力
された外部クロックを遅延させる電圧制御遅延線回路
と、前記外部クロック及び電圧制御遅延線回路の遅延出
力を位相比較する位相比較回路と、位相比較結果に応じ
て電圧制御遅延線回路の遅延量を制御すべき制御電圧を
出力する制御電圧生成回路とを備えて構成する。
【００１７】第４発明に係るデジタル回路装置は、電圧
制御遅延線回路の遅延出力及び外部クロックの波数を比
較して波数比較結果信号を出力する波数比較回路と、波
数比較結果信号によりカウントアップ又はカウントダウ
ン動作するカウンタと、該カウンタのカウント出力をア
ナログ電圧に変換して電圧制御遅延線回路を制御する制
御電圧を出力するデジタル／アナログ変換回路と、波数
比較結果信号及び外部クロックの波数の一致を検出する
ロック検出回路と、該ロック検出回路から出力されるロ
ック状態信号により、外部クロック及び前記遅延出力を
選択する選択回路とを備えて構成する。
【００１８】第５発明に係るデジタル回路装置は、デジ
タル信号である第１信号及び第２信号が入力され、両信
号の波数を比較して波数比較結果第１信号及び波数比較
結果第２信号を出力する波数比較回路を備えて構成す
る。
【００１９】第６発明に係るデジタル回路装置は、カウ
ントアップ信号と、カウントダウン信号と、カウントク
ロックとが入力されカウント値を出力するカウンタと、
カウントアップ信号とカウントダウン信号と、カウント
クロックとが入力されカウント収束値を出力する収束判
定回路とを備え、前記収束判定回路は、第１段目にカウ
ントアップ信号又はカウントダウン信号のいずれかが入
力される複数段のシフトレジスタ部と、該シフトレジス
タ部の各段の出力が入力され収束判定値を出力する組合
せ論理回路とを備えて構成する。
【００２０】
【作用】第１発明では、内部クロックと外部クロックと
の位相差に関連して生成されるアナログ電圧をアナログ
／デジタル変換して記憶回路が保持する。記憶回路が保
持している信号を補正機能付デジタル／アナログ変換回
路でアナログ電圧に変換して、変換したアナログ電圧に
より電圧制御発振回路を制御する。ロック検出回路が内
部クロックと外部クロックとの位相の一致を検出してい
ないときは、補正機能付デジタル／アナログ変換回路に
よる補正をしない。内部クロックと外部クロックとの位
相の一致を検出しているときは補正機能付デジタル／ア
ナログ変換回路によりアナログ電圧を補正する。内部ク
ロックを一時停止した後、内部クロックを再開する場合
は、記憶回路が保持していた信号に基づいて電圧制御発
振回路を制御する。
【００２１】第２発明では、内部クロックと外部クロッ
クとの位相差に関連して生成されるアナログ電圧をサン
プル回路がサンプルする。サンプル回路の出力をカウン
タでカウントする。カウンタのカウント値を補正機能付
デジタル／アナログ変換回路でアナログ電圧に変換し、
変換したアナログ電圧により電圧制御発振回路を制御す
る。ロック検出回路が内部クロックと外部クロックとの
位相の一致を検出していないときは、補正機能付デジタ
ル／アナログ変換回路による補正をしない。内部クロッ
クと外部クロックとの位相の一致を検出しているときは
補正機能付デジタル／アナログ変換回路によりアナログ
電圧を補正する。内部クロックを一時停止した後、内部
クロックを再開する場合は、カウンタのカウント値に基
づいて電圧制御発振回路を制御する。
【００２２】第３発明では、外部クロックが電圧制御遅
延線回路で遅延する。電圧制御遅延線回路の遅延出力
と、外部クロックとを位相比較する。位相比較結果に応
じて制御電圧生成回路が出力する制御電圧により遅延量
を制御して位相合わせする。外部クロックを一時停止
し、外部クロックを再開する場合は遅延量を最小になす
制御電圧にする。
【００２３】第４発明では、外部クロックが遅延し反転
させる電圧制御遅延線回路の遅延出力と、外部クロック
との波数を比較する。波数比較結果信号に応じてカウン
タがカウントアップ又はカウントダウン動作する。カウ
ント出力をデジタル／アナログ変換回路でアナログ電圧
に変換し、変換したアナログ電圧により電圧制御発振回
路を制御する。カウンタのカウント値が所定範囲に入る
までは選択回路は遅延出力を選択し、所定範囲に入ると
外部クロックを選択する。外部クロックを再開する場合
は、カウンタが保持するカウント値に応じた電圧制御遅
延線回路の遅延量にする。
【００２４】第５発明では、第１信号及び第２信号の波
数比較をして、波数比較結果に応じた波数比較結果第１
信号及び波数比較結果第２信号を出力する。第１信号の
０から１又は１から０への遷移のうち、予め定めた遷移
方向とこれに引続く同方向への遷移との間に、第２信号
の予め定めた方向の遷移が１度もなければ第１信号に同
期して波数比較結果第１信号となり、２度以上あれば第
１信号に同期して波数比較結果第２信号となる。波数比
較結果第１信号、波数比較結果第２信号によりカウンタ
のカウント値が増，減する。外部クロックを再開する場
合は、カウンタが保持するカウント値に応じた電圧制御
遅延線回路の遅延量にする。
【００２５】第６発明では、カウンタはカウントアップ
信号が入力されている期間、カウントクロックに同期し
てカウント値が増加し、カウントダウン信号が入力され
ている期間、カウントクロックに同期してカウント値が
減少する。収束判定回路は、そのシフトレジスタ部の１
段目にカウントアップ信号又はカウントダウン信号が入
力されている期間にカウントクロックに同期してシフト
動作し、収束判定回路のその組合せ論理回路はシフトレ
ジスタ部の各段の出力の連続する１の個数又は連続する
０の個数が予め定めた所定数以下になったときに波数比
較すべき両信号の波数の一致を検出する。外部クロック
を再開する場合、カウンタが保持するカウント値に応じ
た電圧制御遅延線回路の遅延量にする。これにより、い
ずれの発明においても内部クロック再開時には、内部ク
ロックと外部クロックとの位相が短時間に一致する。
【００２６】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るデジタル回路装置の構成を
示すブロック図である。外部クロック１は位相比較回路
３の一側入力端子へ入力される。位相比較回路３から出
力される位相比較結果信号４はローパスフィルタ回路
５、ロック検出回路21及び補正機能付デジタル／アナロ
グ変換回路120 へ与えられる。ローパスフィルタ回路５
から出力されるアナログ電圧信号20はアナログ／デジタ
ル変換回路７へ入力され、アナログ／デジタル変換回路
７から出力されるデジタル制御信号８は記憶回路10へ入
力される。記憶回路10から出力されるラッチ出力信号11
は補正機能付デジタル／アナログ変換回路120 へ入力さ
れ、それから出力されるVCO 制御電圧信号６はVCO 回路
17へ入力される。VCO 回路17からは内部クロック18が出
力される。内部クロック18は分周回路19へ入力され、分
周回路19から出力される分周クロック２は位相比較回路
３の他側入力端子へ入力される。ロック検出回路21から
出力されるロック状態信号22は記憶回路10及び補正機能
付デジタル／アナログ変換回路120 へ与えられる。
【００２７】次にこのように構成したデジタル回路装置
の動作を説明する。ローパスフィルタ回路５から出力さ
れるアナログ電圧信号20はアナログ／デジタル変換回路
７へ入力され、アナログ／デジタル変換されて記憶回路
10へ入力される。記憶回路10はロック検出回路21から出
力されるロック状態信号22により制御されて、分周クロ
ック２の位相と外部クロック１の位相とが一致したロッ
ク状態が検出されるまでは、記憶回路10に入力されたア
ナログ／デジタル変換出力信号８をラッチ出力信号11と
して出力する。ラッチ出力信号11は補正機能付デジタル
／アナログ変換回路120 へ入力されてデジタル／アナロ
グ変換されてVCO 制御電圧信号６を生成する。
【００２８】一方、ロック検出回路21は位相比較回路３
の位相比較結果信号４を監視してロック状態を検出し、
ロック状態信号22を出力する。ロック状態の検出は、例
えば、位相比較結果信号４が、位相差が正であることを
示す回数又は期間と、位相差が負であることを示す回数
又は期間とがいずれも所定回数又は所定期間以上は連続
して発生しないことで検出できる。
【００２９】ロック状態が検出されると記憶回路10は、
ロック状態信号22により制御されて、デジタル制御信号
８の値をラッチし、ラッチ出力信号11を保持する。そし
て記憶回路10に保持されたデジタル値は、補正機能付デ
ジタル／アナログ変換回路120 へ入力される。補正機能
付デジタル／アナログ変換回路120 にはラッチ出力信号
11以外に、位相比較結果信号４及びロック状態信号22が
与えられており、ロック状態信号22がアサートされてい
る期間には、後述するようにローパスフィルタとして動
作する。このときの補正機能付デジタル／アナログ変換
回路120 の出力電圧範囲はラッチ出力信号11の値に対す
るアナログ値を含む特定の狭い範囲に限定されている。
【００３０】分周クロック２と外部クロック１との位相
比較の結果、位相に差があると位相比較結果信号４によ
り補正機能付デジタル／アナログ変換回路120 がローパ
スフィルタとして動作してVCO 回路17へ入力されるVCO
制御電圧信号６の値を調整するので、最終的に分周クロ
ック２と外部クロック１との位相が一致する。
【００３１】ところで、外部クロック１が停止した場
合、デジタル値である記憶回路10のデジタル値が保持さ
れる。そして補正機能付デジタル／アナログ変換回路12
0 の出力電圧値は、記憶回路10にラッチされたデジタル
値の近傍に限定されるため、クロック再開時に補正機能
付デジタル／アナログ変換回路120 の出力は外部クロッ
クの周波数に対応する値の近傍の値になる。補正機能付
デジタル／アナログ変換回路120 はローパスフィルタと
して動作するが、動作範囲がデジタル／アナログ変換の
分解能力に対応した狭い範囲であるように構成されてい
るため、動作範囲が広い場合に比べると回路の時定数を
より小さくしても安定した動作を行わせることができ
る。この結果、クロック一時停止からのクロック再開に
際して位相が一致するまでの時間を短縮することができ
る。
【００３２】図２は補正機能付デジタル／アナログ変換
回路120 の構成を示すブロック図である。ラッチ出力信
号11は、デジタル／アナログ変換回路からなるアナログ
電圧生成回路36と、加算回路31と、減算回路32とに入力
される。位相正補正信号4aはAND 回路Ａ1 の一入力端子
へ入力され、位相負補正信号4bはAND 回路Ａ2 の一入力
端子へ入力される。ロック状態信号22はAND 回路Ａ1 及
びＡ2 の他入力端子へ入力される。
【００３３】ロック状態信号22はインバータＩ1 を介し
てスイッチ39をオン，オフすべくスイッチ39へ与えられ
る。AND 回路Ａ1 の出力信号はスイッチ40をオン，オフ
すべくスイッチ40へ、AND 回路Ａ2 の出力信号はスイッ
チ41をオン, オフすべくスイッチ41へ与えられる。アナ
ログ電圧生成回路36が出力するアナログ電圧はスイッチ
39を介して、デジタル／アナログ変換回路からなるアナ
ログ電圧生成回路37が出力するアナログ電圧はスイッチ
40を介して、デジタル／アナログ変換回路からなるアナ
ログ電圧生成回路38が出力するアナログ電圧はスイッチ
41を介してローパスフィルタ42へ入力される。ローパス
フィルタ42からアナログ電圧のVCO 制御電圧信号６が出
力されるようになっている。
【００３４】次にこの補正機能付デジタル／アナログ変
換回路120 の動作を説明する。ここではラッチ出力信号
11が８ビットとして説明する。加算回路31は、ラッチ出
力信号11のデジタル値に“２”を加えたデジタル値の信
号を生成する。減算回路32はラッチ出力信号11のデジタ
ル値に“２”を減じたデジタル値の信号を生成する。ア
ナログ電圧生成回路36,37,38には夫々デジタル値、ラッ
チ出力信号のデジタル値＋２の信号、ラッチ出力信号の
デジタル値−２の信号が入力され、夫々に対応したアナ
ログ電圧が出力される。
【００３５】ロック状態信号22がロック状態にないこと
を示している期間には、スイッチ39がオンし、スイッチ
40,41 がオフして、ラッチ出力信号11のデジタル値に対
応したアナログ電圧がローパスフィルタ42からVCO 制御
電圧信号６として出力される。
【００３６】一方、ロック状態信号22がロック状態であ
ることを示している場合には、スイッチ39がオフする。
位相正補正信号4a、位相負補正信号4bがともに“０”で
入力されているときにはスイッチ40,41 がともにオフ
し、VCO 制御電圧信号６はいままでの電圧を保持する。
【００３７】ロック状態信号22が“１”であり、位相正
補正信号4aがアサートされると、スイッチ40がオンし、
スイッチ41がオフして、ラッチ出力信号のデジタル値＋
２に対応する電圧がローパスフィルタ42へ入力され、VC
O 制御電圧信号６の電圧を上昇させる。また位相負補正
信号4bがアサートされると、スイッチ40がオフし、スイ
ッチ41がオンして、ラッチ出力信号のデジタル値−２に
対応する電圧がローパスフィルタ42へ入力され、VCO 制
御電圧信号６の電圧を低下させる。
【００３８】このようにして補正機能付デジタル／アナ
ログ変換回路が動作するので、分周クロックと外部クロ
ックとの位相が一致して位相がロックされるまでの期間
は、通常のデジタル／アナログ変換回路として動作し、
位相ロック後は目的とする電圧を含む小さな電圧レンジ
をもったローパスフィルタとして動作する。
【００３９】図３は補正機能付デジタル／アナログ変換
回路120 の他の実施例の構成を示すブロック図である。
ラッチ出力信号11はセレクタＳと、加算器31と、減算器
32とに入力され、加算器31及び減算器32が出力するラッ
チ信号のデジタル値＋２の信号及びラッチ信号のデジタ
ル値−２の信号はセレクタＳへ入力される。ロック状態
信号22、位相正補正信号4a及び位相負補正信号4bは、並
列的にセレクタＳへ入力され、また３入力OR回路ORの負
論理の第１入力端子、第２入力端子、第３入力端子へ各
別に入力される。
【００４０】セレクタＳが選択したロック状態信号22、
ラッチ信号のデジタル値＋２の信号又はラッチ信号のデ
ジタル値−２の信号は、アナログ電圧生成回路36へ入力
される。アナログ電圧生成回路36が出力するアナログ電
圧はスイッチ39を介してローパスフィルタ42へ入力され
る。ローパスフィルタ42からVCO 制御電圧信号６が出力
される。この補正機能付デジタル／アナログ変換回路も
図２に示した補正機能付デジタル／アナログ変換回路と
同様に動作する。そしてこの場合はアナログ電圧生成回
路36及びスイッチ39を夫々単一で構成できる。
【００４１】図４は本発明に係るデジタル回路装置の他
の実施例の構成を示すブロック図である。ローパスフィ
ルタ回路５から出力されるアナログ電圧信号20はサンプ
ル回路50へ入力され、サンプル回路50が出力するサンプ
ル出力信号51はカウンタ52へ入力される。カウンタ52に
は外部クロック１が与えられる。カウンタ52が出力する
カウント出力信号53は補正機能付デジタル／アナログ変
換回路120 へ入力される。ロック検出回路21から出力さ
れるロック状態信号22はカウンタ52へ与えられる。それ
以外の構成は図１に示すデジタル回路装置と同様に構成
されており、同一構成部分には同符号を付している。
【００４２】次にこのデジタル回路装置の動作を説明す
る。デジタル回路装置に電源が投入されると、VCO 回路
17はVCO 制御電圧信号６の初期状態に対応した周波数で
発振を開始する。VCO 回路17から出力される内部クロッ
ク18は分周回路19で分周されて分周クロック２が生成さ
れる。分周クロック２は外部クロック１とともに位相比
較回路３へ入力されて、両クロックの位相比較が行われ
る。位相比較結果信号４は、時定数が短いローパスフィ
ルタ回路５へ入力されて位相比較結果信号を積分し、ア
ナログ値であるアナログ電圧信号20が生成される。
【００４３】アナログ電圧信号20は、外部クロック１に
よりサンプル回路50においてサンプリングされて増幅さ
れ、１ビットのデジタル値であるサンプル出力信号51に
変換される。このサンプル出力信号51は位相比較結果に
対応している。この場合は分周クロック２の位相がより
進んでいるときには、その値は“０”となり、反対に分
周クロック２の位相が遅れているときには“１”になる
とする。
【００４４】サンプル出力信号51と外部クロック１とが
カウンタ52に入力され、サンプル出力信号51の値が
“０”であるときには、外部クロック１に同期してカウ
ント出力信号53を“１”減少させる。またデジタル信号
の値が“１”であるときには、外部クロック１に同期し
てカウント出力信号53を“１”増加させる。カウント出
力信号53は補正機能付デジタル／アナログ変換回路120
に入力されてアナログ電圧であるVCO 制御電圧信号６が
生成される。
【００４５】補正機能付デジタル／アナログ変換回路の
動作は外部クロックと分周クロックとの位相が一致した
状態、即ちロックにいたる過程での動作、ロック後の動
作、クロック停止及びクロック再開時の動作はいずれも
図１に示したデジタル回路装置の動作と同様である。こ
れらの動作の結果、外部クロック１と分周クロック２と
の位相合わせがなされるとともに、クロック停止状態か
ら速やかにクロック再開が可能になる。
【００４６】図５は本発明に係るデジタル回路装置の他
の実施例の構成を示すブロック図である。外部クロック
１は位相比較回路３の一側入力端子とVCDL回路60とに入
力される。VCDL回路60から、そのVCDL出力信号62たる内
部クロック18が出力される。VCDL出力信号62は位相比較
回路３の他側入力端子へ入力され、位相比較回路３から
出力される位相比較結果信号４はローパスフィルタ回路
５へ入力される。ローパスフィルタ回路５から出力され
るVCDL制御電圧信号61はVCDL回路60へ与えられる。
【００４７】次にこのデジタル回路装置の動作を説明す
る。外部クロック１がVCDL回路60へ入力されると、VCDL
回路60はVCDL制御電圧信号61によって定まる遅延量を外
部クロック１に与えて、遅延させた外部クロックを反転
させてVCDL出力信号62 (内部クロック18) を出力する。
位相をずらせる動作の開始時には、図示していない手段
により、VCDL制御電圧信号61をVCDL回路60の最小の遅延
量に対応する値に初期化してから動作を開始させる。制
御電圧の初期化には、例えばローパスフィルタ回路５
に、電源投入時のリセットにより動作するプルアップト
ランジスタを追加することにより、ローパスフィルタ回
路５の出力を電源電位に初期化することにより達成でき
る。
【００４８】位相比較回路３は、外部クロック１とVCDL
出力信号62とを位相比較するが、VCDL出力信号62はVCDL
回路60で反転させられているため、例えば外部クロック
１の立上りエッジと、それより位相が 180°ずれたVCDL
出力信号62の立上りエッジとを比較することになる。そ
して初期化後には、外部クロック１に比べVCDL出力信号
62が少し遅れた状態から動作を開始する。VCDL出力信号
62は反転されているために、位相比較結果信号４はVCDL
出力信号62が外部クロック１に比べて半クロック近く進
んでいることを示すことになる。
【００４９】位相比較結果信号４がVCDL出力信号62の位
相が進んでいることを示すと、ローパスフィルタ回路５
の出力であるVCDL制御電圧61が低下してVCDL回路60での
遅延量は増大する。VCDL回路60での遅延量が半クロック
分を越えると、位相比較回路３はVCDL出力信号62の位相
が遅れていることを示す位相比較結果信号４を出力す
る。このときローパスフィルタ回路５の出力電圧は上昇
してVCDL回路60の遅延量は減少する。このようにして位
相を一致させるに必要な時間を経た後に、VCDL出力信号
62と外部クロック１との位相が一致する。
【００５０】図５に示すデジタル回路装置は、このよう
な動作をするため、回路の動作が開始された当初から外
部クロック１の周波数と内部クロック18たるVCDL出力信
号６２の周波数とが一致させ得るという効果が得られ
る。
【００５１】図６は本発明に係るデジタル回路装置の他
の実施例の構成を示すブロック図である。ローパスフィ
ルタ回路５から出力されるアナログ電圧信号20はアナロ
グ／デジタル変換回路７へ入力される。アナログ／デジ
タル変換回路７から出力されるデジタル制御信号８は記
憶回路10へ入力される。記憶回路10から出力されるラッ
チ出力信号11はデジタル／アナログ変換回路12へ入力さ
れ、デジタル／アナログ変換回路12から出力されるVCDL
制御電圧信号61はVCDL回路60へ与えられる。記憶回路10
にはラッチ制御信号９が与えられる。それ以外の構成は
図５に示したデジタル回路装置の構成と同様となってお
り、同一構成部分には同符号を付している。
【００５２】次にこのデジタル回路装置の動作を説明す
る。位相ずれの調整を開始する時の動作は図５における
場合と同様であるが、ローパスフィルタ回路５のアナロ
グ電圧信号20がそのままVCDL回路60を制御せず、ローパ
スフィルタ回路５からのアナログ電圧信号20がアナログ
／デジタル変換回路７でアナログ／デジタル変換され、
記憶回路10を介してデジタル／アナログ変換回路12でデ
ジタル／アナログ変換されたVCDL制御電圧信号61により
VCDL回路60を制御する。そのため、ロック状態が検出さ
れるまで、記憶回路10はアナログ／デジタル変換回路７
から入力されるデジタル制御信号８を通過させる。
【００５３】そして外部クロック１とVCDL出力信号62と
の位相が一致すると、図示していないロック検出手段に
よりラッチ制御信号９がアサートされる。そうすると記
憶回路10はラッチ制御信号９によりデジタル制御信号８
の値をラッチして保持する。保持した位相情報は内部ク
ロックの停止に関係なく保持される。
【００５４】クロック再開時には、VCDL回路60は記憶回
路10にラッチされた位相情報をデジタル／アナログ変換
したVCDL制御電圧信号61によって決まる遅延量で動作す
る。この遅延量は位相が一致していたときの値であるの
で、VCDL出力信号62、つまり内部クロック18の周波数が
変化しない限り、VCDL出力信号62と外部クロック１との
位相が一致した状態に保持されることになる。
【００５５】VCDL回路を用いた実施例によれば、アナロ
グ／デジタル変換の際の量子化誤差があっても、その誤
差は外部クロック１からVCDL制御電圧信号62までの遅延
に加算されるだけであって、次のクロックサイクルに影
響を与えない。このため量子化誤差の蓄積を補償する必
要がないという利点がある。
【００５６】図７は本発明に係るデジタル回路装置の他
の実施例の構成を示すブロック図である。外部クロック
１は位相比較回路３の一側入力端子とサンプル回路50と
カウンタ52とVCDL回路62とに入力される。位相比較回路
３から出力される位相比較結果信号４はローパスフィル
タ回路５とロック検出回路21とに入力される。ローパス
フィルタ回路５から出力されるアナログ電圧信号20はサ
ンプル回路50へ入力され、サンプル回路50から出力され
るサンプル出力信号51はカウンタ52へ入力される。カウ
ンタ52から出力されるカウント出力信号53はデジタル／
アナログ変換回路12へ入力され、デジタル／アナログ変
換回路12から出力されるVCDL制御電圧信号61はVCDL回路
60へ与えられる。VCDL回路60からVCDL出力信号62たる内
部クロック18がされる。VCDL出力信号62は位相比較回路
３の他側入力端子へ入力される。ロック検出回路21から
出力されるロック状態信号22はカウンタ52へ与えられ
る。
【００５７】このデジタル回路装置は位相のずれを調整
する動作は、図５に示すデジタル回路装置の動作と同様
に行われ、位相が一致した後の位相情報の保持動作は図
４に示すデジタル回路装置の動作と同様に行われる。そ
して図５に示すデジタル回路装置における場合と同様
に、VCDL回路60を用いているため量子化誤差の蓄積が生
じないため、デジタル／アナログ変換回路に補正機能の
追加が不要である。また図６に示すようにアナログ／デ
ジタル変換回路７を用いないからその占有面積を必要と
せずデジタル回路装置の小型化が図れる。
【００５８】図８は本発明に係るデジタル回路装置の他
の実施例の構成を示すブロック図である。外部クロック
１は波数比較回路71とセレクタ70とに入力され、カウン
タ52及びロック検出回路75に与えられる。波数比較回路
71から出力される波数比較結果信号72たるカウントダウ
ン信号73及びカウントアップ信号74は、カウンタ52及び
ロック検出回路75へ入力される。ロック検出回路75には
図示していないCPU からのリセット信号100 が与えられ
る。カウンタ52から出力されるカウント出力信号53はデ
ジタル／アナログ変換回路12へ入力される。デジタル／
アナログ変換回路12から出力されるVCDL制御電圧信号61
はVCDL回路60へ与えられる。ロック検出回路75から出力
されるロック状態信号22はセレクタ70へ与えられる。セ
レクタ70が選択した選択結果信号はVCDL回路60へ入力さ
れる。VCDL回路60からVCDL出力信号62たる内部クロック
18が出力される。VCDL出力信号62は波数比較回路71の他
側入力端子へ入力される。
【００５９】次にこのデジタル回路装置の動作を説明す
る。先ずロックにいたる動作を説明する。デジタル回路
装置に電源が投入されると、VCDL回路60はVCDL制御電圧
信号61の初期状態に応じた遅延量で動作を開始する。一
方、セレクタ70は初期状態ではVCDL出力信号62を選択し
てVCDL回路60へ入力する。VCDL出力信号62はVCDL回路60
に入力された信号を遅延させ反転させた信号となってい
る。そしてこのときには、VCDL回路60とセレクタ70とを
含む回路のループはVCO(電圧制御発振回路) として機能
する。
【００６０】そしてVCDL出力信号62は外部クロック１と
ともに波数比較回路71に入力され、外部クロック１の周
期毎に両信号の波数の比較をする。外部クロック１の１
周期の期間にVCDL出力信号62の立下りエッジが２回あれ
ばカウントダウン信号73がアサートされ、立下りエッジ
が１回あればカウントダウン信号73及びカウントアップ
信号74がいずれもネゲートされ、立下りエッジが１回も
なければカウントアップ信号74がアサートされる。そし
て、このようなカウントダウン信号73及びカウントアッ
プ信号74がカウンタ52へ入力され、カウンタ52ではカウ
ントアップ信号74がアサートされている時には外部クロ
ック１に同期してカウント出力信号53の値を増加させ、
カウントダウン信号73がアサートされている時には外部
クロック１に同期してカウント出力信号53の値を減少さ
せる。
【００６１】カウンタ52のカウント出力信号53はデジタ
ル／アナログ変換回路12へ入力されてアナログ値である
VCDL制御電圧信号61が生成される。このVCDL制御電圧信
号61によりVCDL回路60が制御されて、VCDL出力信号62と
外部クロック１との位相ずれが調整される。
【００６２】次にロック後の動作を説明する。ロック検
出回路75は、カウントアップ信号74とカウントダウン信
号73とによりロック状態を検出し、ロック状態信号22を
出力する。ここでのロック状態とは、外部クロック１と
VCDL出力信号62との周波数が量子化誤差を除いて一致し
た状態である。ロック状態になるのは、VCDL回路60の遅
延量が外部クロック１の周期の半分になし得たときであ
り、このときにVCDL回路60は外部クロック１と同一周波
数で発振していることになる。このロック状態の検出
は、カウントダウン信号73及びカウントアップ信号7 が
ともに所定回数以上は連続して生じないことで検出でき
る。
【００６３】セレクタ70に入力されているロック状態信
号22がアサートされるとセレクタ70は外部クロック１を
選択してVCDL回路60へ入力させる。その結果、VCDL回路
60は外部クロック１に対する遅延回路として動作するこ
とになる。そしてセレクタ70が切換った後には、VCDL出
力信号62と外部クロック１との周波数は同一となるので
ロック状態信号22はアサートされたままになる。
【００６４】ロック状態では、VCDL回路60における遅延
量は前述したように外部クロック１の周期の半分であ
り、しかもVCDL回路60において反転させられているので
VCDL出力信号62は外部クロック１と同一周波数、同一位
相になる。この状態で外部クロック１を停止させると、
カウンタ52の動作が停止し、カウント値、即ちカウンタ
出力信号53が保持される。外部クロック１再開の際に
は、カウンタ52に保持されたカウント値に対応した遅延
量でVCDL回路60が動作を再開するため、外部クロック１
の再開に半クロック遅れるだけで、外部クロック１に対
し周波数、位相がともに一致したVCDL出力信号62が得ら
れる。
【００６５】図９は図８における波数比較回路71の構成
を示すブロック図である。内部クロック18はRSフリップ
フロップ80のセット端子ＳとAND 回路86の負論理の一側
入力端子と、AND 回路88の一側入力端子とに入力され
る。RSフリップフロップ80の出力端子Ｑの出力はAND 回
路86の他側入力端子へ入力され、その出力はRSフリップ
フロップ84のセット端子Ｓへ入力される。RSフリップフ
ロップ84の出力端子Ｑの出力は、AND 回路88の他側入力
端子とRSフリップフロップ80のリセット端子Ｒと、RSフ
リップフロップ81の負論理のリセット端子Ｒと、Ｄフリ
ップフロップ93の入力端子Ｄとに入力される。Ｄフリッ
プフロップ93の出力端子Ｑの出力はAND 回路91の一側入
力端子と、AND 回路92の負論理の一側入力端子とに入力
される。
【００６６】AND 回路91からカウントダウン信号73が出
力され、AND 回路92からカウントアップ信号74が出力さ
れる。外部クロック１はRSフリップフロップ81の負論理
のセット端子ＳとAND 回路87の一側入力端子と、RSフリ
ップフロップ83の負論理のセット端子ＳとAND 回路90の
一側入力端子と、Ｄフリップフロップ93,94 の各トリガ
端子Ｔとに入力される。AND 回路88の出力はRSフリップ
フロップ82のセット端子Ｓと、AND 回路89の負論理の一
側入力端子とに入力される。RSフリップフロップ82の出
力端子Ｑの出力はAND 回路89の他側入力端子へ入力さ
れ、その出力はRSフリップフロップ85のセット端子Ｓへ
入力される。RSフリップフロップ85の出力端子Ｑの出力
はＤフリップフロップ94の入力端子Ｄと、RSフリップフ
ロップ82のリセット端子Ｒと、RSフリップフロップ83の
負論理のリセット端子Ｒとに入力される。RSフリップフ
ロップ83の出力端子Ｑの出力はAND 回路90の他側入力端
子へ入力され、その出力はRSフリップフロップ85のリセ
ット端子へ入力される。Ｄフリップフロップ94の出力端
子Ｑの出力はAND 回路91の他側入力端子と、AND 回路92
の負論理の他側入力端子とに入力される。
【００６７】次にこの波数比較回路の動作を説明する。
先ず外部クロック１の立上り時の初期化動作を説明す
る。外部クロック１が立上るまでの外部クロック１が
“０”である期間にRSフリップフロップ81,83 がセット
される。次に外部クロック１の立上りがあるとRSフリッ
プフロップ81と83の出力と外部クロック１との論理が成
立しAND 回路87,90 の出力が“１”になり、RSフリップ
フロップ84,85 がリセットされる。RSフリップフロップ
84の出力端子Ｑの出力が“１”になるとRSフリップフロ
ップ81はリセットされる。またRSフリップフロップ85の
出力端子Ｑの出力が“１”になるとRSフリップフロップ
83はリセットされる。
【００６８】次に内部クロックの立下りにともなう動作
を説明する。内部クロック18が立下るまでの“１”の期
間にRSフリップフロップ80と82とがセットされる。次に
内部クロック18が立下るとAND 回路86の出力端子Ｑの出
力が“１”となりRSフリップフロップ84がセットされ
る。
【００６９】外部クロック１の立下り後、内部クロック
18の１回目の立下りがあるまでは、RSフリップフロップ
84の出力端子Ｑの出力が“０”であるため、RSフリップ
フロップ84の出力と内部クロック18とが入力されている
AND 回路88の出力は“０”であり、内部クロック18の立
下りが生じてもRSフリップフロップ85はセットされな
い。
【００７０】外部クロック１の次の立下りまでに、もう
一度内部クロック18の立下りが生じたときには、RSフリ
ップフロップ84の出力はすでにセットされているため、
内部クロック18の立下りにともなってAND 回路88の出力
が“１”となりRSフリップフロップ85がセッされる。こ
のように外部クロック１の立上りから次の立上りまでの
期間に１回の内部クロックの立下りがあればRSフリップ
フロップ84の出力端子Ｑの出力がセットされ、２回以上
あればRSフリップフロップ85の出力もセットされる。
【００７１】次に外部クロックの立上り時のサンプル動
作を説明する。次の外部クロック１の立上り時には、RS
フリップフロップ84の出力がＤフリップフロップ93にサ
ンプルされ、またRSフリップフロップ85の出力がＤフリ
ップフロップ94にサンプルされる。Ｄフリップフロップ
93と94とにサンプルされる信号の値の組合せが、“０,
０”であることは前の外部クロック１の立上りから今回
の外部クロック１の立上りまでの期間に内部クロック18
の立下りが1 回も存在しなかったことを、また“０,
１”であれば内部クロック18の立下りが１回存在したこ
とを、更に“１，１”であれば内部クロック18の立下り
が２回以上存在したことを表わす。
【００７２】Ｄフリップフロップ93,94 の出力はAND 回
路91,92 に入力され、夫々の信号の組合せが“０, ０”
であればカウントアップ信号74が“１, １”であればカ
ウントダウン信号73がアサートされる。このようにして
図９に示す波数比較回路は、外部クロック１及び内部ク
ロック18の２つのクロック波形の波数を比較する働きを
する。そして波数比較結果であるカウントアップ信号74
とカウントダウン信号73とは、外部クロック１に同期し
ており、それ以降の回路を外部クロックに同期した回路
に構成した場合には使い易い信号となっている。
【００７３】実際には図８に示す波数比較回路の出力を
アップダウンカウンタでカウントする場合、波数比較結
果であるAND 回路91,92 の出力と、外部クロック１を反
転させた信号とを入力すべき図示しないAND 回路を用い
てカウントダウンパルスとカウントアップパルスとを生
成することができ、この場合は、カウントアップパルス
及びカウントダウンパルスのパルスの幅と、パルス間隔
とを、外部クロック１のパルス幅及びパルス間隔以上に
なし得て、確実なカウント動作を行わせることができ
る。
【００７４】図10は図８におけるロック検出回路75の構
成を示すブロック図である。カウントアップ信号74はＤ
フリップフロップ102 の入力端子Ｄと、ゲート回路101
を構成しているOR回路101aの一側入力端子と、組合せ論
理回路105 とに入力される。カウントダウン信号73はOR
回路101aの他側入力端子へ入力される。外部クロック１
は、ゲート回路101 を構成しておりOR回路101aの出力が
一側入力端子に入力されているAND 回路101bの負論理の
他側入力端子へ入力される。AND 回路101bの出力はシフ
トレジスタ部たるＤフリップフロップ102,103,104 の各
トリガ端子Ｔと、AND 回路107 の一側入力端子へ入力さ
れる。Ｄフリップフロップ102 の出力端子Ｑの出力は、
Ｄフリップフロップ103 の入力端子Ｄと、組合せ論理回
路105 とに入力される。
【００７５】Ｄフリップフロップ103 の出力端子Ｑの出
力はＤフリップフロップ104 の入力端子Ｄと、組合せ論
理回路105 とに入力される。Ｄフリップフロップ104 の
出力端子Ｑの出力は組合せ論理回路105 へ入力される。
組合せ論理回路105 の出力はAND 回路107 の他側入力端
子へ入力され、その出力はRSフリップフロップ106 のセ
ット端子Ｓへ入力され、その出力端子Ｑの出力は、ロッ
ク状態信号22となる。リセット信号100 はＤフリップフ
ロップ102,103,104,106 の各リセット端子Ｒへ入力され
る。
【００７６】次にこのロック検出回路75の動作を説明す
る。リセット信号100 が入力されると、Ｄフリップフロ
ップ102,103,104 、RSフリップフロップ106 はリセット
され、出力はすべて“０”となる。カウントダウン信号
73又はカウントアップ信号74がアサートされていれば、
ゲート回路101 の働きにより、外部クロック１の立下り
に同期してＤフリップフロップ102,103,104 が入力をサ
ンプルする。Ｄフリップフロップ102,103,104 は直列に
接続されているためシフトレジスタとして動作する。
【００７７】例えばカウントアップ信号74が続いてアサ
ートされている場合には、外部クロック１が立下る都
度、Ｄフリップフロップ102,103,104 は１段づつＤフリ
ップフロップ104 側へ“１”を転送する。反対にカウン
トダウン信号73が続いてアサートされているときには同
様に“０”の転送をする。
【００７８】図８における波数比較動作中に外部クロッ
ク１の周波数と内部クロック18の周波数との大小関係が
反転すると、図10に示す回路に入力されるカウントアッ
プ信号74とカウントダウン信号73のアサートされる信号
が変化する。例えば、カウントダウン信号73と、カウン
トアップ信号74とが１クロックごとに交互にアサートさ
れる場合には、Ｄフリップフロップ102,103,104 の出力
は交互に“１”と“０”になる。
【００７９】そして外部クロック1 と内部クロック１８
の周波数が略等しくなり、カウントダウン信号７３とカ
ウントアップ信号７４とを交互にアサートするようにな
れば、２つのカウントアップ信号74のアサートの間に挟
まれるカウントダウン信号73のアサート期間の合計が短
く、しかも２つのカウントダウン信号73の間に挟まれる
カウントアップ信号74のアサート期間の合計が短くな
る。
【００８０】図10の場合は、カウントアップ信号74とカ
ウントダウン信号73のいずれかのアサート期間が２クロ
ック以内に終了した場合に、組合せ論理回路105 の働き
によりロック状態を検出し、RSフリップフロップ106 を
セットする。外部クロック１の周波数と内部クロック18
の周波数とが近い場合には、実際はカウントダウン信号
もカウントアップ信号もアサートされない期間が多くな
り、この期間を挟んでカウントダウン信号とカウントア
ップ信号とがアサートされる。いずれもアサートされな
い期間にはゲート回路101 の働きによりＤフリップフロ
ップ102,103,104 の転送クロックがアサートされないた
め、シフトレジスタと同様に機能するＤフリップフロッ
プは動作せず、少ないＤフリップフロップ段数で有効な
判定を行なうことができる。
【００８１】
【発明の効果】以上詳述したように第１発明は記憶回路
と補正機能付デジタル／アナログ変換回路とを備え、第
２発明はサンプル回路と補正機能付デジタル／アナログ
変換回路とを備え、第３発明は電圧制御遅延線回路と位
相比較回路とを備え、第４発明は、波数比較回路とカウ
ンタとを備え、第５発明は２つの波数比較結果信号を出
力する波数比較回路を備え、第６発明はカウンタと、収
束判定回路とを備えて内部クロックと外部クロックとの
位相が一致しているときの位相情報を保持するようにし
たので、簡単な回路により、内部クロックを再開する場
合には、外部クロックの位相と内部クロックの位相とを
短時間で一致させることができるデジタル回路装置を提
供できる優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るデジタル回路装置の構成を示すブ
ロック図である。
【図２】補正機能付デジタル／アナログ変換回路の構成
を示すブロック図である。
【図３】補正機能付デジタル／アナログ変換回路の他の
実施例の構成を示すブロック図である。
【図４】本発明に係るデジタル回路装置の他の実施例の
構成を示すブロック図である。
【図５】本発明に係るデジタル回路装置の他の実施例の
構成を示すブロック図である。
【図６】本発明に係るデジタル回路装置の他の実施例の
構成を示すブロック図である。
【図７】本発明に係るデジタル回路装置の他の実施例の
構成を示すブロック図である。
【図８】本発明に係るデジタル回路装置の他の実施例の
構成を示すブロック図である。
【図９】波数比較回路の構成を示すブロック図である。
【図１０】ロック検出回路の構成を示すブロック図であ
る。
【図１１】従来のデジタル回路装置の構成を示すブロッ
ク図である。
【図１２】従来のデジタル回路装置の他の構成を示すブ
ロック図である。
【符号の説明】
３ 位相比較回路 ５ ローパスフィルタ回路 ７ アナログ／デジタル変換回路 10 記憶回路 17 VCO 回路 (電圧制御発振回路) 19 分周回路 21 ロック検出回路 39,40,41 スイッチ 50 サンプル回路 52 カウンタ 60 VCDL回路 (電圧制御遅延線回路) 71 波数比較回路 75 ロック検出回路 101 ゲート回路 80,81 〜85 RSフリップフロップ 102,103,104 Ｄフリップフロップ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 制御電圧に対応した周波数のクロックを
    出力する電圧制御発振回路と、電圧制御発振回路から出
    力されたクロックと、外部から入力された外部クロック
    とを位相比較する位相比較回路と、位相比較結果の信号
    が入力される制御電圧生成回路とを備えて、制御電圧生
    成回路が出力する制御電圧により電圧制御発振回路を制
    御すべくなしているデジタル回路装置において、前記制
    御電圧生成回路から出力されるアナログ電圧をアナログ
    ／デジタル変換するアナログ／デジタル変換回路と、ア
    ナログ／デジタル変換したデジタル信号を記憶する記憶
    回路と、該記憶回路から読出した信号を入力すべき補正
    機能付デジタル／アナログ変換回路と、電圧制御発振回
    路から出力されたクロックと外部クロックとの位相が一
    致したことを検出するロック検出回路とを備えているこ
    とを特徴とするデジタル回路装置。
  2. 【請求項２】 補正機能付デジタル／アナログ変換回路
    は、アナログ出力正補正制御信号及びアナログ出力負補
    正制御信号が入力されるようになっており、入力された
    デジタル値に所定の正のデジタル値を加算した第１のデ
    ジタル補正値及び所定の負のデジタル値を加算した第２
    のデジタル補正値を生成する手段を備え、アナログ出力
    正補正制御信号がアサートされている期間に、第１のデ
    ジタル補正値をアナログ電圧に変換した第１のアナログ
    電圧を出力し、前記アナログ出力負補正信号がアサート
    されている期間に前記第２のデジタル補正値をアナログ
    電圧に変換した第２のアナログ電圧を出力する構成にし
    てあることを特徴とする請求項１記載のデジタル回路装
    置。
  3. 【請求項３】 制御電圧に対応した周波数のクロックを
    出力する電圧制御発振回路と、電圧制御発振回路から出
    力されたクロックと、外部から入力された外部クロック
    とを位相比較する位相比較回路と、位相比較結果の信号
    が入力される制御電圧生成回路とを備えて、制御電圧生
    成回路が出力する制御電圧により電圧制御発振回路を制
    御すべくなしているデジタル回路装置において、前記制
    御電圧生成回路から出力されるアナログ電圧をサンプル
    するサンプル回路と、サンプル回路の出力が入力される
    カウンタと、該カウンタのカウント出力を入力すべき補
    正機能付デジタル／アナログ変換回路と、電圧制御発振
    回路から出力されたクロックと外部クロックとの位相が
    一致したことを検出するロック検出回路とを備えている
    ことを特徴とするデジタル回路装置。
  4. 【請求項４】 入力された外部クロックを遅延させる電
    圧制御遅延線回路と、前記外部クロック及び電圧制御遅
    延線回路の遅延出力を位相比較する位相比較回路と、位
    相比較結果に応じて電圧制御遅延線回路の遅延量を制御
    すべき制御電圧を出力する制御電圧生成回路とを備え、
    電圧制御遅延線回路は、前記制御電圧に応じて外部クロ
    ックを遅延させて、反転した信号を遅延出力とし、初期
    化信号がアサートされたときに遅延量を最小の状態にな
    す制御電圧を出力すべく構成してあることを特徴とする
    デジタル回路装置。
  5. 【請求項５】 制御電圧生成回路は、位相比較結果の信
    号が入力されアナログ電圧を出力するアナログ電圧生成
    回路と、前記アナログ電圧が入力されデジタル信号に変
    換するアナログ／デジタル変換回路と、デジタル信号と
    ラッチ制御信号とが入力され、該ラッチ制御信号により
    前記デジタル信号をラッチする記憶回路と、該記憶回路
    の記憶データが入力され電圧制御遅延線回路を制御すべ
    きアナログ信号に変換して出力するデジタル／アナログ
    変換回路とを備えて構成してあることを特徴とする請求
    項４記載のデジタル回路装置。
  6. 【請求項６】 制御電圧生成回路は、位相比較結果の信
    号が入力されアナログ電圧を出力するアナログ電圧生成
    回路と、前記アナログ電圧をサンプルするサンプル回路
    と、該サンプル回路の出力をカウントするカウンタと、
    カウンタのカウント出力が入力され、電圧制御遅延線回
    路を制御すべきアナログ電圧に変換して出力するデジタ
    ル／アナログ変換回路とを備え、カウンタはサンプル回
    路の出力に応じてカウントアップ又はカウントダウン動
    作すべく構成してあることを特徴とする請求項４記載の
    デジタル回路装置。
  7. 【請求項７】 電圧制御遅延線回路の遅延出力及び外部
    クロックの波数を比較して波数比較結果信号を出力する
    波数比較回路と、波数比較結果信号によりカウントアッ
    プ又はカウントダウン動作するカウンタと、該カウンタ
    のカウント出力をアナログ電圧に変換して電圧制御遅延
    線回路を制御する制御電圧を出力するデジタル／アナロ
    グ変換回路と、波数比較結果信号及び外部クロックの波
    数の一致を検出するロック検出回路と、該ロック検出回
    路から出力されるロック状態信号により、外部クロック
    及び前記遅延出力を選択する選択回路とを備え、電圧制
    御遅延線回路はデジタル／アナログ変換回路から与えら
    れた制御電圧に応じて選択回路が選択した信号を遅延さ
    せて反転した遅延出力を出力し、ロック検出回路はカウ
    ンタのカウント値が所定範囲に収まるようになったとき
    にロック検出信号を出力し、選択回路はロック検出信号
    がアサートされた後は外部クロックを選択すべく構成し
    てあることを特徴とするデジタル回路装置。
  8. 【請求項８】 デジタル信号である第１信号及び第２信
    号が入力され、波数比較回路から波数比較結果第１信号
    及び波数比較結果第２信号が出力されるようになってお
    り、前記第１信号の０から１への遷移または１から０へ
    の遷移のうち、予め定めた遷移方向とこれに引続く同方
    向への遷移との間に、第２信号の予め定めた方向の遷移
    が１度もなければ、第１信号に同期して第１の波数比較
    結果信号をアサートし、２度以上あれば第１信号に同期
    して第２の波数比較結果信号をアサートすべく構成して
    あることを特徴とするデジタル回路装置。
  9. 【請求項９】 カウントアップ信号と、カウントダウン
    信号と、カウントクロックとが入力されカウント値を出
    力するカウンタと、カウントアップ信号とカウントダウ
    ン信号と、カウントクロックとが入力されカウント収束
    値を出力する収束判定回路とを備え、前記カウンタは前
    記カウントアップ信号がアサートされている期間に前記
    カウントクロックに同期してカウント値を増加させ、カ
    ウントダウン信号がアサートされている期間にカウント
    クロックに同期してカウント値を減少させ、前記収束判
    定回路は、第１段目にカウントアップ信号又はカウント
    ダウン信号のいずれかが入力される複数段のシフトレジ
    スタ部と、該シフトレジスタ部の各段の出力が入力され
    収束判定値を出力する組合せ論理回路とで構成されてお
    り、シフトレジスタ部はカウントアップ信号及びカウン
    トダウン信号がアサートされている期間に前記カウント
    クロックに同期してシフト動作し、組合せ論理回路はシ
    フトレジスタ部の各段の出力の連続する１の個数または
    連続する０の個数が予め定めた所定個数以下になったと
    きに波数ロック出力を出力すべく構成してあることを特
    徴とするデジタル回路装置。
JP25042993A 1993-10-06 1993-10-06 デジタル回路装置 Expired - Fee Related JP3232351B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP25042993A JP3232351B2 (ja) 1993-10-06 1993-10-06 デジタル回路装置
US08/316,463 US5552727A (en) 1993-10-06 1994-09-30 Digital phase locked loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25042993A JP3232351B2 (ja) 1993-10-06 1993-10-06 デジタル回路装置

Publications (2)

Publication Number Publication Date
JPH07106961A true JPH07106961A (ja) 1995-04-21
JP3232351B2 JP3232351B2 (ja) 2001-11-26

Family

ID=17207756

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25042993A Expired - Fee Related JP3232351B2 (ja) 1993-10-06 1993-10-06 デジタル回路装置

Country Status (2)

Country Link
US (1) US5552727A (ja)
JP (1) JP3232351B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253869A (ja) * 2005-03-09 2006-09-21 Fujitsu Access Ltd 位相同期回路
JP2018067211A (ja) * 2016-10-20 2018-04-26 東芝メモリ株式会社 インターフェースシステム

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL9500034A (nl) * 1995-01-06 1996-08-01 X Integrated Circuits Bv Frequentiesyntheseschakeling.
JP2964912B2 (ja) * 1995-04-28 1999-10-18 日本電気株式会社 デジタルｐｌｌ
JPH09246965A (ja) * 1996-03-14 1997-09-19 Nec Corp Ｐｌｌ周波数シンセサイザ
US5724008A (en) * 1996-05-02 1998-03-03 International Business Machines Corporation Phase-locked loop with charge distribution
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US5949261A (en) * 1996-12-17 1999-09-07 Cypress Semiconductor Corp. Method and circuit for reducing power and/or current consumption
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP3072833B2 (ja) * 1997-05-23 2000-08-07 日本電気株式会社 ディジタルｐｌｌ回路
US6100736A (en) * 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US5940609A (en) * 1997-08-29 1999-08-17 Micorn Technology, Inc. Synchronous clock generator including a false lock detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
KR19990030658A (ko) * 1997-10-02 1999-05-06 윤종용 고속 위상 동기 루프 및 그의 로킹 방법
JP3927294B2 (ja) * 1997-10-03 2007-06-06 株式会社ルネサステクノロジ 半導体装置
US5969576A (en) * 1997-12-22 1999-10-19 Philips Electronics North America Corporation Phase locked loop lock condition detector
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
FR2793091B1 (fr) 1999-04-30 2001-06-08 France Telecom Dispositif d'asservissement de frequence
US6831490B1 (en) * 2000-07-18 2004-12-14 Hewlett-Packard Development Company, L.P. Clock synchronization circuit and method
US6642805B1 (en) 2000-11-17 2003-11-04 Mindspeed Technologies Apparatus and compensation method for ports variation
DE10129783C1 (de) * 2001-06-20 2003-01-02 Infineon Technologies Ag Verzögerungsregelkreis
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6768362B1 (en) 2001-08-13 2004-07-27 Cypress Semiconductor Corp. Fail-safe zero delay buffer with automatic internal reference
US6946916B2 (en) * 2002-04-02 2005-09-20 Telefonaktiebolaget Lm Ericsson (Publ) Arrangement and a method relating to phase locking
SE0200975D0 (sv) * 2002-04-02 2002-04-02 Ericsson Telefon Ab L M An arrangement and a method relating to phase locking
US6744293B1 (en) * 2002-04-09 2004-06-01 Applied Micro Circuits Corporation Global clock tree de-skew
US6714085B1 (en) 2002-10-24 2004-03-30 General Dynamics Decision Systems, Inc Prepositioned frequency synthesizer and method therefor
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
TWI252317B (en) * 2004-07-26 2006-04-01 Realtek Semiconductor Corp Circuit for detecting phase error and generating control signal and PLL using the same
US7500871B2 (en) 2006-08-21 2009-03-10 Fci Americas Technology, Inc. Electrical connector system with jogged contact tails
US7541851B2 (en) * 2006-12-11 2009-06-02 Micron Technology, Inc. Control of a variable delay line using line entry point to modify line power supply voltage
US7525366B2 (en) * 2007-06-28 2009-04-28 Broadcom Corporation Offset compensation using non-uniform calibration
KR101123073B1 (ko) * 2009-05-21 2012-03-05 주식회사 하이닉스반도체 지연고정루프회로 및 이를 이용한 반도체 메모리 장치
US8471743B2 (en) * 2010-11-04 2013-06-25 Mediatek Inc. Quantization circuit having VCO-based quantizer compensated in phase domain and related quantization method and continuous-time delta-sigma analog-to-digital converter
US9608644B1 (en) * 2016-06-03 2017-03-28 Xilinx, Inc. Phase-locked loop having sub-sampling phase detector

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8432552D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Control circuits
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
US5028885A (en) * 1990-08-30 1991-07-02 Motorola, Inc. Phase-locked loop signal generation system with control maintenance
DE69130043T2 (de) * 1990-09-18 1999-04-15 Fujitsu Ltd Elektronische Anordnung mit einem Bezugsverzögerungsgenerator
US5254958A (en) * 1991-02-19 1993-10-19 Pacific Communications, Inc. Phase-lock-loop circuit and method for compensating, data bias in the same
US5408196A (en) * 1993-03-29 1995-04-18 U.S. Philips Corporation Tunable device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253869A (ja) * 2005-03-09 2006-09-21 Fujitsu Access Ltd 位相同期回路
JP2018067211A (ja) * 2016-10-20 2018-04-26 東芝メモリ株式会社 インターフェースシステム

Also Published As

Publication number Publication date
JP3232351B2 (ja) 2001-11-26
US5552727A (en) 1996-09-03

Similar Documents

Publication Publication Date Title
JPH07106961A (ja) デジタル回路装置
JP4741705B2 (ja) 遅延ロックループのための初期化回路
US7759990B2 (en) Clock switching circuit
US6133770A (en) Phase locked loop circuit
KR940001724B1 (ko) 위상동기회로
US5180992A (en) Pll frequency synthesizer having a power saving circuit
US7479814B1 (en) Circuit for digital frequency synthesis in an integrated circuit
JP2001007698A (ja) データｐｌｌ回路
US8866522B1 (en) Digital delay-locked loop circuit using phase-inversion algorithm and method for controlling the same
US10790837B1 (en) Self-tuning digital clock generator
US7323942B2 (en) Dual loop PLL, and multiplication clock generator using dual loop PLL
US6897691B2 (en) Phase locked loop with low steady state phase errors and calibration circuit for the same
US6859106B2 (en) PLL circuit and phase difference detecting circuit that can reduce phase pull-in time and adjust a skew at a higher precision
JP2010233226A (ja) クロック生成回路
JP2002026728A (ja) Ｐｌｌ回路のモード制御回路及び半導体装置
CN117223223A (zh) 具有分段延迟电路的延迟锁定环
JPH1022822A (ja) ディジタルｐｌｌ回路
KR20220096555A (ko) 기준 클록 생성 회로를 포함하는 듀티 사이클 보정 회로
US6218907B1 (en) Frequency comparator and PLL circuit using the same
US7711328B1 (en) Method of and circuit for sampling a frequency difference in an integrated circuit
JP3049050B1 (ja) ディジタルｐｌｌ回路とその制御方法
US6801094B2 (en) Phase comparator
JP2811994B2 (ja) 位相同期回路
US9673833B1 (en) Aligning asynchronous signals by time shifting information
US11923860B2 (en) PLL circuit

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees