KR20220096555A - 기준 클록 생성 회로를 포함하는 듀티 사이클 보정 회로 - Google Patents

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KR20220096555A
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이민섭
박현수
심진철
김철우
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에스케이하이닉스 주식회사
고려대학교 산학협력단
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Abstract

본 기술에 의한 듀티 사이클 보정 회로는 제 1 해상도를 가지며 클록 신호의 듀티비를 탐지하는 제 1 듀티 사이클 탐지 회로; 클록 신호의 위상을 조절하여 기준 클록 신호를 생성하는 기준 클록 생성 회로; 제 1 해상도보다 더 미세한 제 2 해상도를 가지며 기준 클록 신호와 클록 신호에 따라 클록 신호의 듀티비를 탐지하는 제 2 듀티 사이클 탐지 회로; 제 1 듀티 사이클 탐지 회로의 제어에 따라 클록 신호의 듀티비를 조절하는 제 1 듀티 사이클 탐지 회로; 및 제 2 듀티 사이클 탐지 회로의 제어에 따라 클록 신호의 듀티비를 조절하는 제 2 듀티 사이클 탐지 회로를 포함한다.

Description

기준 클록 생성 회로를 포함하는 듀티 사이클 보정 회로{DUTY CYCLE CORRECTING CIRCUIT INCLUDING A REFERENE CLOCK GENERATOR}
본 기술은 듀티비를 보정하는 반도체 장치에 관한 것으로서 보다 구체적으로는 기준 클록 생성 회로를 포함하는 듀티비 보정 회로에 관한 것이다.
고속으로 데이터를 전송하는 시스템에서 유효 데이터 창을 최대로 확보하기 위하여 듀티비를 50%로 설정하는 것이 중요하다.
이와 같이 듀티비를 보정하기 위하여 듀티 사이클 보정 회로가 사용된다.
듀티 사이클 보정 회로는 입력 클록 신호의 듀티비를 조절하여 출력 클록 신호를 제공하는 듀티 사이클 조절 회로와 출력 클록 신호의 듀티비를 탐지하여 듀티 사이클 조절 회로를 제어하는 듀티비 탐지 회로를 포함한다.
고속으로 듀티비를 조절하기 위하여 TDC (Time-to-Digital Converter)를 사용한다.
도 1(A)는 종래의 TDC를 나타낸 회로도이다.
종래의 TDC는 제 1 지연 시간(T1)을 갖는 제 1 버퍼 다수 개가 일련으로 연결된 제 1 지연 라인과 제 2 지연 시간(T2)을 갖는 제 2 버퍼 다수 개가 일련으로 연결된 제 2 지연 라인을 포함한다.
이때 두 버퍼의 지연 시간차(T1 - T2)는 TDC의 해상도에 대응한다.
또한 종래의 TDC는 제 1 버퍼와 제 2 버퍼에 대응하는 다수의 플립플롭을 포함한다.
각각의 플립플롭은 제 2 지연 라인의 대응하는 노드의 신호에 동기하여 제 1 지연 라인의 대응하는 노드의 신호를 래치하여 출력 신호(Q)를 생성한다.
예를 들어 첫 번째 플립플롭은 2번 노드의 신호에 동기하여 1번 노드의 신호를 래치하여 출력 신호를 생성하고, 두 번째 플립플롭은 4번 노드의 신호에 동기하여 3번 노드의 신호를 래치하여 출력 신호를 생성한다.
이에 따라 TDC는 제 1 지연 라인에 인가되는 클록 신호(Tstop)와 제 2 지연 라인에 인가되는 클록 신호(Tstart)의 위상차를 멀티비트의 출력 신호(Q)로 제공한다.
도 1(B)는 각 노드에서 클록 신호의 파형을 나타낸다.
도 1(B)에서 실선은 순서대로 1번, 3번, 5번 노드에서의 신호 파형을 나타내고, 점선은 순서대로 2번, 4번, 6번 노드에서의 신호 파형을 나타낸다.
도시된 바와 같이 3번 노드의 신호는 1번 노드의 신호에 비하여 T1만큼의 지연을 가지고, 4번 노드의 신호는 2번 노드의 신호에 비하여 T2만큼의 지연을 가진다.
종래의 TDC는 제 1 버퍼와 제 2 버퍼 등 다수의 버퍼들 사이에서의 지연량에 미스매치가 발생하기 쉽고 이에 따라 정확한 듀티비 탐지가 어려운 문제가 있다.
또한 제 2 버퍼의 지연량을 보상하기 위하여 별도의 동기식 지연 라인을 추가해야 할 수 있다.
아울러 해상도가 높아질수록, 클록 신호의 주기가 길어질수록, 입력 클록 신호의 초기 듀티비의 범위가 넓을수록 TDC를 구현하는데 필요한 하드웨어 비용이 증가하는 문제가 있다.
KR 10-2102258 B1 US 10218342 B2 US 9178502 B2
본 기술은 기준 클록 신호를 생성하고 이를 이용하여 듀티비를 조절함으로써 하드웨어 비용을 줄일 수 있는 듀티 사이클 보정 회로를 제공한다.
본 발명의 일 실시예에 의한 듀티 사이클 보정 회로는 제 1 해상도를 가지며 클록 신호의 듀티비를 탐지하는 제 1 듀티 사이클 탐지 회로; 클록 신호의 위상을 조절하여 기준 클록 신호를 생성하는 기준 클록 생성 회로; 제 1 해상도보다 더 미세한 제 2 해상도를 가지며 기준 클록 신호와 클록 신호에 따라 클록 신호의 듀티비를 탐지하는 제 2 듀티 사이클 탐지 회로; 제 1 듀티 사이클 탐지 회로의 제어에 따라 클록 신호의 듀티비를 조절하는 제 1 듀티 사이클 탐지 회로; 및 제 2 듀티 사이클 탐지 회로의 제어에 따라 클록 신호의 듀티비를 조절하는 제 2 듀티 사이클 탐지 회로를 포함한다.
본 기술은 TDC에 인가되는 클록 신호의 위상차를 일정한 수준으로 미리 감소시킴으로써 TDC의 구현에 필요한 회로 면적을 줄일 수 있다.
본 기술은 듀티 사이클 탐지 동작 시 클록 신호와 반전 클록 신호를 번갈아가며 입력한 후 그 결과를 이용하여 듀티 사이클을 조절함으로써 별도의 동기식 지연 라인을 추가하지 않고 지연 불일치로 인한 인한 탐지 오류를 줄일 수 있다.
도 1은 종래의 TDC를 나타내는 회로도.
도 2는 본 발명의 일 실시예에 의한 듀티 사이클 보정 회로를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 듀티 사이클 보정 회로의 동작을 나타내는 순서도.
도 4는 본 발명의 일 실시예에 의한 제 1 듀티 사이클 탐지 회로를 나타내는 블록도.
도 5는 본 발명의 일 실시예에 의한 제 1 듀티 사이클 조절 회로를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 의한 제 1 듀티 사이클 조절 회로의 동작을 나타내는 파형도.
도 7은 본 발명의 일 실시예에 의한 제 1 듀티 사이클 탐지 회로의 동작을 나타내는 순서도.
도 8은 본 발명의 일 실시예에 의한 기준 클록 생성 회로를 나타내는 블록도.
도 9는 본 발명의 일 실시예에 의한 기준 클록 생성 회로의 동작을 나타내는 순서도.
도 10은 본 발명의 일 실시예에 의한 기준 클록 생성 회로의 동작을 설명하는 파형도.
도 11은 본 발명의 일 실시예에 의한 제 2 듀티 사이클 탐지 회로를 나타내는 블록도.
도 12는 본 발명의 일 실시예에 의한 TDC를 나타내는 회로도.
도 13은 본 발명의 일 실시예에 의한 제 2 듀티 사이클 조절 회로를 나타내는 블록도.
도 14는 본 발명의 일 실시예에 의한 PI 회로를 나타내는 블록도.
도 15는 본 발명의 일 실시예에 의한 PI 회로의 동작을 나타내는 파형도.
도 16은 본 발명의 일 실시P에 의한 제 2 듀티 사이클 탐지 회로의 동작을 나타내는 상태 천이도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 2는 본 발명의 일 실시예에 의한 듀티 사이클 보정 회로를 나타내는 블록도이다.
듀티 사이클 보정 회로는 기준 클록 생성 회로(100), 제 1 듀티 사이클 탐지 회로(10), 제 2 듀티 사이클 탐지 회로(20), 제 1 듀티 사이클 조절 회로(30), 및 제 2 듀티 사이클 조절 회로(40)를 포함한다.
제 1 듀티 사이클 조절 회로(30)는 제 1 조절 신호에 따라 입력 클록 신호(CLKIN)의 듀티 사이클을 조절하여 제 1 클록 신호(CLKC)를 출력한다.
본 실시예에서 제 1 조절 신호는 제 1 상승 신호(UP1), 제 1 유지 신호(HOLD1), 제 1 하강 신호(DN1)를 포함한다.
제 2 듀티 사이클 조절 회로(40)는 제 2 조절 신호에 따라 제 1 클록 신호(CLKC)의 듀티 사이클을 조절하여 출력 클록 신호(CLK)를 출력한다.
본 실시예에서 제 2 조절 신호는 제 2 상승 신호(UP2), 제 2 유지 신호(HOLD2), 제 2 하강 신호(DN2)를 포함한다.
제 2 듀티 사이클 조절 회로(40)는 제 1 듀티 사이클 조절 회로(30)에 비하여 듀티 사이클을 더 세밀한 수준에서 조절한다.
제 1 듀티 사이클 탐지 회로(10)는 출력 클록 신호(CLK)의 듀티비를 탐지하여 제 1 조절 신호를 출력한다. 출력 클록 신호(CLK)를 클록 신호(CLK)로 지칭할 수 있다.
제 2 듀티 사이클 탐지 회로(20)는 기준 클록 생성 회로(100)에서 출력되는 신호를 이용하여 제 2 조절 신호를 출력한다.
제 2 듀티 사이클 탐지 회로(20)는 제 1 듀티 사이클 탐지 회로(10)에 비하여 더 미세한 수준에서 듀티 사이클을 탐지한다.
도 3은 본 발명의 일 실시예에 의한 듀티 사이클 보정 회로의 동작을 나타내는 순서도이다.
듀티 사이클 보정 회로는 먼저 제 1 듀티 사이클 탐지 회로(10)와 제 1 듀티 사이클 조절 회로(30)가 동작한다(S100).
이를 통해 제 2 듀티 사이클 조절 회로(40)가 동작하기 전에 오류를 예를 들어 10% 이하로 줄여준다.
다음으로 제 2 듀티 사이클 탐지 회로(20)가 동작하기 전에 기준 클록 생성 회로(100)가 먼저 동작하여 기준 클록 신호를 생성한다(S200).
마지막으로 제 2 듀티 사이클 탐지 회로(20)와 제 2 듀티 사이클 조절 회로(40)가 동작한다(S300).
제 2 듀티 사이클 탐지 회로(20)는 기준 클록 신호(CLKR)와 클록 신호(CLK)를 이용하여 제 2 조절 신호를 생성한다.
제 2 조절 신호에 따라 제 2 듀티 사이클 조절 회로(40)가 동작하여 듀티 사이클을 정밀하게 조절한다.
전술한 바와 같이 TDC는 입력되는 클록 신호의 듀티 범위가 클수록 하드웨어 비용이 크게 증가하는 문제가 있다.
본 실시예에서는 기준 클록 생성 회로(100)를 이용하여 제 2 듀티 사이클 측정 회로(20)에 입력되는 클록 신호 사이의 시간차를 미리 줄임으로써 제 2 듀티 사이클 측정 회로(20)의 하드웨어 비용을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 의한 제 1 듀티 사이클 탐지 회로(10)를 나타내는 블록도이다.
제 1 듀티 사이클 탐지 회로(10)는 제 1 선택 회로(11), 제 1 가변 지연 회로(12), 제 1 플립플롭(13), 제 1 제어 회로(210)를 포함한다.
제 1 선택 회로(11)는 제 1 선택 신호(MUX1)에 따라 클록 신호(CLK) 또는 반전 클록 신호(CLKB)를 출력한다.
제 1 지연 회로(12)는 제 1 지연 제어 신호(S)에 따라 제 1 선택 회로(11)의 출력을 지연하여 제 1 지연 클록 신호(CLKD1)를 출력한다.
본 실시예에서 제 1 지연 제어 신호(S)는 멀티 비트 디지털 신호로서 그 값이 증가에 따라 제 1 지연 회로(12)의 지연량도 점차 증가한다.
제 1 지연 회로(12)는 DCDL(Digitally Controlled Delay Line)로 구현될 수 있다. DCDL의 구성을 일반적으로 잘 알려진 것이므로 구체적인 설명을 생략한다.
예를 들어 제 1 지연 회로(12)는 제 1 지연 제어 신호(S)가 증가함에 따라 최소 지연량의 배수로 지연량이 증가한다.
최소 지연량은 해상도로 지칭할 수도 있으며 본 실시예에서는 낸드 게이트 2개의 지연량에 대응한다.
제 1 플립플롭(13)은 제 1 지연 클록 신호(CLKD1)의 상승 에지에 동기하여 제 1 선택 회로(11)의 출력 신호를 래치하여 제 1 출력값(Q1)을 제공한다.
제 1 제어 회로(210)는 제 1 출력값(Q1)에 따라 듀티 사이클 탐지 동작을 수행하며 제 1 조절 신호(UP1, HOLD1, DN1)를 제공한다.
제 1 제어 회로(210)는 제 1 선택 신호(MUX1)를 조절하여 클록 신호(CLK) 또는 지연 클록 신호(CLKB)를 번갈아가며 선택하여 듀티 사이클을 탐지한다.
도 8은 본 발명의 일 실시예에 의한 제 1 듀티 사이클 조절 회로(30)를 나타내는 블록도이다.
제 1 듀티 사이클 조절 회로(30)는 인버터(31), 제 2 선택 회로(32), 제 2 지연 회로(33), 제 1 더미 지연 회로(34) 및 제 1 오어 게이트(35)를 포함한다.
인버터(31)는 입력 클록 신호(CLKIN)를 반전하여 출력한다.
제 2 선택 회로(32)는 제 1 조절 신호 중 제 1 다운 신호(DN1)에 따라 입력 클록 신호(CLKIN) 또는 인버터(31)의 출력을 선택하여 출력한다.
제 2 지연 회로(33)는 제 1 조절 신호 중 제 1 업 신호(UP1), 제 1 유지 신호(HOLD1)에 따라 제 2 선택 회로(32)의 출력을 지연하여 제 2 지연 클록 신호(CLKD2)를 출력한다.
제 1 더미 지연 회로(34)는 제 2 선택 회로(32)의 출력을 일정 시간 지연하여 제 1 더미 지연 클록 신호(CLKO1)를 출력한다.
제 1 더미 지연 회로(34)의 지연량은 제 2 지연 회로(33)의 최소 지연량에 대응할 수 있다.
제 1 오어 게이트(35)는 제 2 지연 클록 신호(CLKD2)와 제 1 더미 지연 클록 신호(CLKO1)를 오어 연산하여 제 1 클록 신호(CLK1)를 출력한다.
도 6은 제 1 듀티 사이클 조절 회로(30)의 동작을 설명하는 파형도이다.
도 6에서 제 1 오어 게이트(35)의 오어 연산을 통해 제 1 클록 신호(CLK1)는 제 1 더미 지연 클록 신호(CLKO1)의 상승 에지에 동기하여 상승하고, 제 2 지연 클록 신호(CLKD2)의 하강 에지에 동기하여 하강하는 파형을 가진다.
제 1 더미 지연 클록 신호(CLKO1)는 고정되므로 제 2 지연 클록 신호(CLKD2)의 지연에 따라 제 1 클록 신호(CLK1)의 듀티 사이클이 달라지고 이에 따라 출력 클록 신호(CLK) 즉 클록 신호(CLK)의 듀티 사이클이 조절될 수 있다.
예를 들어 제 2 지연 회로(33)의 지연량이 증가하면 제 1 클록 신호(CLK1)의 듀티비가 증가한다.
제 1 하강 신호(DN1)가 활성화되면 제 2 선택 회로(32)는 반전 클록 신호(CLKB)를 선택한다. 이 경우 제 1 클록 신호(CLK1)의 듀티비는 직전 듀티비의 역이 된다.
도 10은 제 1 듀티 사이클 탐지 회로(10)의 동작을 설명하는 순서도이며 도 10에 개시된 동작은 제 1 제어 회로(210)에서 수행될 수 있다.
먼저 루프 카운트(LC)를 1로 초기화한다(S110).
다음으로 제 1 듀티를 측정한다(S120).
본 실시예에서 제 1 듀티는 클록 신호(CLK)가 하이 레벨인 구간의 시간에 대응한다.
이를 위하여 변수를 초기화한다(S121). 먼저 제 1 지연 제어 신호(S)를 최소값으로 설정하고, 제 1 선택 신호(MUX1)를 로우 레벨로 설정하고, 제 1 변수 (C1)를 0으로 초기화한다.
이에 따라 클록 신호(CLK)가 제 1 플립플롭(13)의 데이터 신호로 입력되고, 클록 신호(CLK)를 지연시킨 제 1 지연 클록 신호(CLKD1)가 제 1 플립플롭(13)의 클록 신호로 인가된다.
다음으로 제 1 플립플롭(13)의 제 1 출력값(Q1)이 0인지 판단한다(S122).
제 1 출력값(Q1)이 1이면 제 1 지연 제어 신호(S)를 한 단위 증가시키고 제 1 변수(C1)의 값을 1 증가시킨다(S123).
제 1 출력값(Q1)이 0이면 다음 단계로 이동한다.
이때 제 1 변수(C1)의 값은 제 1 듀티에 대응하는 값이다.
다음으로 제 2 듀티를 측정한다(S130).
본 실시예에서 제 2 듀티는 클록 신호(CLK)가 로우 레벨인 구간의 시간에 대응한다.
이를 위하여 변수를 초기화한다(S131). 먼저 제 1 지연 제어 신호(S)를 최소값으로 설정하고, 제 1 선택 신호(MUX1)를 하이 레벨로 설정하고, 제 2 변수 (C2)를 0으로 초기화한다.
이에 따라 반전 클록 신호(CLKB)가 제 1 플립플롭(13)의 데이터 신호로 입력되고, 반전 클록 신호(CLKB)를 지연시킨 제 1 지연 클록 신호(CLKD1)가 제 1 플립플롭(13)의 클록 신호로 인가된다.
다음으로 제 1 플립플롭(13)의 제 1 출력값(Q1)이 0인지 판단한다(S132).
제 1 출력값(Q1)이 1이면 제 1 지연 제어 신호(S)를 한 단위 증가시키고 제 2 변수(C2)의 값을 1 증가시킨다(S133).
제 1 출력값(Q1)이 0이면 다음 단계로 이동한다.
이때 제 2 변수(C2)의 값은 제 2 듀티에 대응하는 값이다.
다음으로 측정한 듀티를 비교하여 제 1 듀티 사이클 조절 회로(30)를 제어한다.
먼저 제 1 변수(C1)가 제 2 변수(C2)보다 작은지 판단한다(S141).
제 1 변수(C1)가 제 2 변수(C2)보다 작다면 제 1 상승 신호(UP1)를 하이 레벨로 설정한다.
이에 따라 제 2 지연 회로(33)의 지연량이 증가하며 제 2 클록 신호(CLKD2)가 후퇴하고 결과적으로 클록 신호(CLK)의 제 1 듀티가 증가하게 된다.
이후 루프 카운트를 증가시키고(S150) 단계(S120)로 돌아가 전술한 동작을 반복한다.
제 1 변수(C1)가 제 2 변수(C2)보다 작지 않다면 제 1 변수(C1)가 제 2 변수(C2)보다 큰지 판단한다(S143).
제 1 변수(C1)가 제 2 변수(C2)보다 크다면 제 1 하강 신호(DN1)를 하이 레벨로 설정한다.
제 1 하강 신호(DN1)를 하이 레벨로 설정하면, 도 8에서 입력 클록 신호(CLKIN) 대신 이를 반전한 신호가 제 2 선택 회로(32)에서 선택된다.
이에 따라 결과적으로 클록 신호(CLK)의 위상이 반전된다.
위상 반전 전에 제 1 듀티가 큰 상황이므로 위상 반전의 결과 제 2 듀티가 증가하는 결과가 된다.
다음으로 루프 카운트가 1인지 판단한다(S145).
루프 카운트가 1이면 추가로 듀티를 조절해야 하므로 단계(S150)로 진행하여 전술한 동작을 반복한다.
루프 카운트가 1이 아니면 제 1 듀티와 제 2 듀티의 차이가 제 1 듀티 사이클 탐지 회로(10)의 해상도 미만이 된 것으로 판단하여 동작을 종료한다.
제 1 변수(C1)가 제 2 변수(C2)보다 크지 않다면 제 1 듀티와 제 2 듀티가 동일한 것이므로 동작을 종료한다.
제 1 변수(C1)와 제 2 변수(C2)가 동일한 경우 제 1 유지 신호(HOLD1)를 하이 레벨로 설정할 수 있다.
동작이 종료되면 전술한 바와 같이 기준 클록 생성 회로(100)의 동작이 시작된다.
도 8은 본 발명의 일 실시예에 의한 기준 클록 생성 회로(100)를 나타내는 블록도이다.
기준 클록 생성 회로(100)는 클록 신호(CLK) 또는 반전 클록 신호(CLKB)를 선택하는 제 3 선택 회로(110), 제 3 선택 회로(110)의 출력을 지연하여 제 3 지연 클록 신호(CLKD3)를 출력하는 제 3 지연 회로(120), 제 3 선택 회로(110)의 출력 경로를 설정하는 제 1 디먹스(130), 가변 지연 회로(120)의 출력 경로를 설정하는 제 2 디먹스(140), 제 2 플립플롭(150)을 포함한다.
제 1 디먹스(130)와 제 2 디먹스(140)는 경로 신호(VS)에 따라 출력 경로를 설정한다.
경로 신호(VS)는 제 2 듀티 사이클 탐지 동작이 개시되는 경우 하이 레벨을 가지고 그렇지 않은 경우 로우 레벨을 가진다.
이에 따라 기준 클록 생성 동작 시 제 1 디먹스(130)의 출력은 제 2 플립플롭(150)의 데이터로 제공되고, 제 2 디먹스(140)의 출력은 제 2 플립플롭(150)의 클록 신호로 제공된다.
제 2 듀티 사이클 탐지 동작이 개시되면 제 1 디먹스(130)와 제 2 디먹스(140)의 출력은 제 2 듀티 사이클 탐지 회로(20)로 제공된다.
이때 제 1 디먹스(130)의 출력을 버니어 클록 신호(CLKV), 제 2 디먹스(140)의 출력을 기준 클록 신호(CLKR)로 지칭한다.
기준 클록 생성 회로(100)는 제 2 플립플롭(150)의 출력에 따라 제 1 디먹스(130)와 제 2 디먹스(140)를 제어하는 경로 신호(VS)와 제 3 지연 회로(120)를 제어하는 지연 제어 신호(REFS)를 출력하는 제 2 제어 회로(220)를 더 포함할 수 있다.
기준 클록 생성 회로(100)는 제 3 선택 회로(110)의 선택 신호를 제공하는 논리 회로(111)를 더 포함할 수 있다.
논리 회로(111)는 제 2 선택 신호(MUX2)와 제 3 선택 신호(MUX3)를 오어 연산하는 오어 게이트이다.
제 2 선택 신호(MUX2)는 제 2 제어 회로(220)에서 제공되고 제 3 선택 신호(MUX3)는 제 2 듀티 사이클 탐지 회로(20)의 동작을 제어하는 제 3 제어 회로(230)에서 제공될 수 있다.
기준 클록 신호(CLKR)가 결정되는 과정에서 제 3 선택 신호(MUX3)는 로우 레벨로 고정되고 제 2 듀티 사이클 탐지 회로(20)가 동작하는 과정에서 제 2 선택 신호(MUX2)는 로우 레벨로 고정된다.
도 9는 기준 클록 생성 회로(100)의 동작을 나타내는 순서도이다.
도 9의 동작은 제 2 제어 회로(220)에 의해 제어될 수 있다.
먼저 초기화 동작을 수행한다(S210).
초기화 동작에서는 제 1 변수(REFC1), 제 2 변수(REFC2)를 0으로 초기화하고 선택 제어 신호(VS)를 0으로 초기화한다.
이에 따라 제 1 디코더(130)와 제 2 디코더(140)의 출력이 플립플롭(150)으로 제공된다.
다음으로 제 1 시간 측정 단계(S220)를 수행한다.
제 1 시간 측정 단계에서는 제 3 지연 클록 신호(CLKD3)와 클록 신호(CLK) 사이의 위상차를 측정한다.
본 실시예에서는 제 3 지연 클록 신호(CLKD3)의 상승 에지와 클록 신호(CLK)의 하강 에지 사이의 위상차를 측정한다.
제 1 시간 측정을 위해 먼저 변수를 초기화한다(S221).
제 2 선택 신호(MUX2)를 로우 레벨로 설정하고 지연 제어 신호(REFS)를 0으로 초기화한다.
이에 따라 선택 회로(110)는 클록 신호(CLK)를 출력한다.
클록 신호(CLK)는 제 1 디먹스(130)를 거쳐 제 2 플립플롭(150)의 데이터로 입력된다.
클록 신호(CLK)는 제 3 지연 회로(120)에서 지연된다. 제 3 지연 회로(120)에서 출력된 제 3 지연 클록 신호(CLKD3)는 제 2 디먹스(140)를 거쳐 제 2 플립플롭(150)의 클록 신호로 입력된다.
도 10은 기준 클록 생성 회로(100)의 동작을 설명하는 파형도이다.
(A)에서 실선은 제 1 디코더(110)에서 출력된 클록 신호(CLK), 점선은 제 2 디코더(140)에서 출력된 제 3 지연 클록 신호(CLKD3)이다.
제 2 플립플롭(150)의 제 2 출력값(Q2)은 제 3 지연 클록 신호(CLKD3)의 상승 에지에서 클록 신호(CLK)의 값에 대응한다.
제 2 출력값(Q2)이 1인지 판단한다(S222).
제 2 출력값(Q2)이 1이면 지연 제어 신호(REFS)를 증가시키고 증가된 값을 제 1 변수(C1)로 저장한다(S223). 이에 따라 제 3 지연 클록 신호(CLKD3)의 지연량이 증가한다.
제 2 출력값(Q2)이 0이면 제 1 시간 측정 단계를 종료한다.
제 1 시간은 도 10(A)에서 D1에 대응하며 이에 대응하는 디지털 값이 제 1 변후(C1)에 저장된다.
다음으로 제 2 시간 측정 단계(S230)를 수행한다.
제 2 시간 측정 단계에서는 제 3 지연 클록 신호(CLKD3)와 반전 클록 신호(CLKB) 사이의 위상차를 측정한다.
본 실시예에서는 제 3 지연 클록 신호(CLKD3)의 상승 에지와 반전 클록 신호(CLKB)의 상승 에지 사이의 위상차를 측정한다.
제 2 시간 측정을 위해 먼저 변수를 초기화한다(S231).
제 2 선택 신호(MUX2)를 하이 레벨로 설정하고 지연 제어 신호(REFS)를 0으로 초기화한다.
이에 따라 제 2 선택 회로(110)는 반전 클록 신호(CLKB)를 출력한다.
반전 클록 신호(CLKB)는 제 1 디먹스(130)를 거쳐 제 2 플립플롭(150)의 데이터로 입력된다.
반전 클록 신호(CLKB)는 제 3 지연 회로(120)에서 지연된다. 제 3 지연 회로(120)에서 출력된 제 3 지연 클록 신호(CLKD3)는 제 2 디먹스(140)를 거쳐 제 2 플립플롭(150)의 클록 신호로 입력된다.
도 10(B)에서 실선은 제 1 디먹스(110)에서 출력된 반전 클록 신호(CLKB), 점선은 제 2 먹스(140)에서 출력된 제 3 지연 클록 신호(CLKD3)이다.
제 2 플립플롭(150)의 제 2 출력값(Q2)은 제 3 지연 클록 신호(CLKD3)의 상승 에지에서 반전 클록 신호(CLKB)의 값에 대응한다.
제 2 출력값(Q2)이 1인지 판단한다(S232).
제 2 출력값(Q2)이 1이면 지연 제어 신호(REFS)를 증가시키고 증가된 값을 제 2 변수(C2)로 저장한다(S233). 이에 따라 제 3 지연 클록 신호(CLKD3)의 지연량이 증가한다.
제 2 출력값(Q2)이 0이면 제 2 시간 측정 단계를 종료한다.
제 2 시간은 도 10(B)에서 D2에 대응하며 이에 대응하는 디지털 값이 제 2 변후(C2)에 저장된다.
다음으로 지연 제어 신호 결정 단계(S240)를 수행한다
이를 위하여 앞에서 측정한 제 1 시간(D1)과 제 2 시간(D2)를 비교하는 것이다. 제 1 시간(D1)은 제 1 변수(C1)에 대응하고 제 2 시간(D2)는 제 2 변수(C2)에 대응한다.
제 1 변수(C1)를 제 2 변수(C2)와 비교한다(S241).
제 1 변수(C1)가 제 2 변수(C2)보다 더 크면 지연 제어 신호(REFS)를 제 2 변수(C2)보다 1만큼 작은 값으로 설정하고(S242), 그렇지 않으면 지연 제어 신호(REFS)를 제 1 변수(C1)보다 1만큼 작은 값으로 설정한다(S243).
즉 지연 제어 신호(REFS)는 제 1 시간과 제 2 시간 중 작은 시간에 대응하는 값으로 결정된다.
종료 단계(S250)에서는 제 2 선택 신호(MUX2)를 로우 레벨(0)로 설정하고 경로 신호(VS)를 하이 레벨로 설정한다.
이에 따라 제 1 디먹스(130)는 제 2 선택 회로(110)의 출력을 버니어 클록 신호(CLKV)로 출력하고, 제 2 디먹스(140)는 제 3 지연 클록 신호(CLKD3)를 기준 클록 신호(CLKR)로 출력한다.
제 2 듀티 사이클 탐지 회로(20)는 버니어 클록 신호(CLKV)와 기준 클록 신호(CLKR)를 이용하여 클록 신호(CLK)의 듀티 사이클을 정밀하게 탐지하게 된다.
이러한 동작에 따라 기준 클록 신호(CLKR)와 버니어 클록 신호(CLKV) 사이의 위상차는 충분한 수준으로 감소되므로 제 2 듀티 사이클 탐지 회로의 회로 면적을 과도하게 증가시키지 않는다.
도 11은 본 발명의 일 실시예에 의한 제 2 듀티 사이클 탐지 회로(20)를 나타내는 블록도이다.
제 2 듀티 사이클 탐지 회로(20)는 TDC(21)와 제 3 제어 회로(220)를 포함한다.
TDC(21)는 기준 클록 생성 회로(100)에서 제공되는 기준 클록 신호(CLKR)와 버니어 클록 신호(CLKV)를 사용하여 두 신호 사이의 위상차를 더욱 미세한 범위에서 측정한다.
도 12는 본 발명의 일 실시예에 의한 TDC(21)를 나타내는 회로도이다.
TDC(21)는 종래의 구성과 유사하게 기준 클록 신호(CLKR)가 순차적으로 지연되는 제 1 지연 라인과 버니어 클록 신호(CLKV)가 순차적으로 지연되는 제 2 지연 라인을 포함한다.
본 실시예에서 TDC(21)는 제 1 지연 라인과 제 2 지연 라인을 따라 연결된 다수의 단위 변환 회로(211)를 포함한다.
단위 변환 회로(211)는 제 1 지연 라인을 통해 입력되는 기준 클록 신호(CLKR)를 지연하는 두 개의 인버터(2111, 2112), 제 2 지연 라인을 통해 입력되는 버니어 클록 신호(CLKV)를 지연하는 두 개의 인버터(2113, 2114), 인버터(2112)의 출력에 동기하여 인버터(2114)의 출력을 래치하는 플립플롭(2115), 기준 클록 신호(CLKR)를 4분주한 클록 신호(CLKR4)에 동기하여 플립플롭(2115)의 출력을 래치하는 플립플롭(2116)을 포함한다. 플립플롭(2116)에서 위상차 신호(Q)의 대응하는 비트(Q[0])가 출력된다.
TDC에 인가되는 기준 클록 신호(CLKR)와 버니어 클록 신호(CLKV)의 위상차에 따라 위상차 신호(Q)가 생성된다.
버니어 클록 신호(CLKV)는 클록 신호(CLK) 또는 반전 클록 신호(CLKB)에 대응하고 기준 클록 신호(CLKR)는 이를 지연한 신호에 대응한다.
기준 클록 생성 회로(100)의 동작에 의해 기준 클록 신호(CLKR)와 버니어 클록 신호(CLKV)의 위상차가 일정한 수준으로 좁혀진 상태이므로 TDC(21)의 회로 복잡도는 종래에 비하여 감소될 수 있다.
제 3 제어 회로(230)는 TDC(21)에서 출력되는 위상차 신호(Q)에 따라 제 2 조절 신호를 출력하면서 제 2 듀티 사이클 조절 회로(20)를 제어한다.
제 3 제어 회로(230)는 제 3 선택 신호(MUX3)를 제공하여 제 2 선택 회로(110)를 제어할 수 있다.
도 13은 본 발명의 일 실시예에 의한 제 2 듀티 사이클 조절 회로(40)를 나타낸다.
제 2 듀티 사이클 조절 회로(40)는 펄스 발생 회로(41), 제 3 선택 회로(42), PI(Phase Interpolator) 회로(43), 제 2 더미 지연 회로(44), 제 2 오어 게이트(45), 및 쉬프트 레지스터(46)를 포함한다.
PI 회로(43)는 제 4 지연 회로(43)로 지칭할 수 있다.
펄스 발생 회로(41)는 클록 신호(CLKC)의 하이 레벨 구간을 제 1 고정 지연 회로(411)의 지연량만큼 줄여 결과적으로 듀티 사이클이 줄어든 신호를 생성한다.
이때 제 1 고정 지연 회로(411)의 지연량은 제 1 듀티 사이클 탐지 회로(10)의 해상도에 대응하는 지연량으로서 본 실시예에서는 NAND 게이트 2개에 대응하는 지연량이다.
제 3 선택 회로(42)는 제 2 하강 신호(DN2)에 따라 클록 신호(CLKC) 또는 듀티가 줄어든 클록 신호를 출력한다. 제 3 선택 회로(42)의 출력 신호를 선택 클록 신호(CLKS)로 표시한다.
쉬프트 레지스터(46)는 제 2 조절 신호(UP2, HOLD2, DN2)에 따라 쉬프트 레지스터 신호(R)의 크기를 증가, 유지, 감소시킨다.
제 2 오어 게이트(45)는 PI 회로(43)에서 출력되는 제 4 지연 클록 신호(CLKD4)와 제 2 더미 지연 회로(44)에서 출력되는 제 2 더미 지연 클록 신호(CLKO2)를 오어 연산하여 클록 신호(CLKD)를 생성한다.
PI 회로(43), 제 2 더미 지연 회로(44), 제 2 오어 게이트(45)는 도 5에 도시된 제 1 듀티 사이클 조절 회로(30)의 제 2 지연 회로(33), 제 1 더미 지연 회로(34), 제 1 오어 게이트(35)에 대응하며 그 동작 원리가 유사하다.
즉, 제 2 오어 게이트(45)는 쉬프트 레지스터 신호(R)에 따라 클록 신 호(CLK)의 듀티 사이클을 미세하게 조절한다.
본 실시예에서 PI 회로(43)는 쉬프트 레지스터(46)에서 출력되는 쉬프트 레지스터 신호(R)에 따라 선택 클록 신호(CLKS)의 위상을 조절하여 출력한다.
조절되는 위상의 범위는 전술한 제 1 고정 지연 회로(412)의 지연량에 대응한다.
도 14는 PI 회로(43)를 나타낸다.
PI 회로(43)는 선택 클록 신호(CLKS)를 반전하는 인버터(431), 선택 클록 신호(CLKS)를 지연하는 제 2 고정 지연 회로(433)와 제 2 고정 지연 회로(433)의 출력을 반전하는 인버터(432)를 포함한다.
제 2 고정 지연 회로(433)의 지연량은 제 1 듀티 사이클 탐지 회로(10)의 해상도에 대응하는 지연량으로서 본 실시예에서는 NAND 게이트 2개에 대응하는 지연량이다.
제 2 고정 지연 회로(433)의 출력을 지연 선택 클록 신호(CLKSD)로 표시한다.
PI 회로(43)는 두 인버터(431, 432)의 출력단 사이에 연결된 다수의 스위칭 회로(434)를 포함한다.
스위칭 회로(434)는 멀티 비트 신호인 쉬프트 레지스터 신호(R) 중 하나의 비트에 따라 제어된다.
스위칭 회로(434)는 인버터(431)와 출력 노드(NO) 사이에 순차적으로 연결된 인버터(54)와 스위치(53) 및 인버터(432)와 출력 노드(NO) 사이에 순차적으로 연결된 인버터(51)와 스위치(52)를 포함한다.
이때 스위치(52)는 쉬프트 레지스터 신호 R[0]에 의해 제어되고 스위치(53)는 쉬프트 레지스터 신호 /R[0]에 의해 제어되므로 두 스위치(52, 53) 중 어느 하나만 턴온된다.
스위칭 회로(434)의 동작에 의해 PI 회로(43)는 쉬프트 레지스터 신호(R)에 따라 제 2 고정 지연 회로(433)의 지연량 범위에서 듀티 사이클을 미세 조절한다.
도 15는 PI 회로(43)의 동작을 설명하는 파형도이다.
제 2 하강 신호(DN2)에 의해 쉬프트 레지스터 신호(R)의 크기가 감소할수록 PI 회로(43)에서 출력되는 제 4 지연 클록 신호(CLKD4)의 위상은 선택 클록 신호(CLKS)에 가까워지고, 제 2 상승 신호(UP2)에 의해 쉬프트 레지스터 신호(R)의 크기가 증가할수록 제 4 클록 신호(CLKD4)의 위상은 지연 선택 클록 신호(CLKSD)에 가까워진다.
제 2 더미 지연 회로(44)는 PI 회로(43)의 최소 지연량에 대응하는 지연량을 가진다.
이에 따라 제 2 더미 지연 회로(44)는 최소값의 쉬프트 레지스터 신호(R)가 입력되는 PI 회로(43)와 동일한 구성을 가질 수 있다.
도 6을 참조하여 설명한 바와 같이 PI 회로(43)의 지연량이 증가할수록 제 2 오어 게이트(45)의 동작에 의해 클록 신호(CLK)의 듀티 사이클이 증가하고, PI 회로(43)의 지연량이 감소할수록 클록 신호(CLK)의 듀티 사이클은 감소한다.
이와 같이 제 2 듀티 사이클 조절 회로(40)는 클록 신호(CLK)의 듀티 사이클을 미세한 범위에서 조절한다.
도 16은 제 2 듀티 사이클 탐지 회로(20)의 동작을 설명하는 상태 천이도이며 이는 제 3 제어 회로(230)에 의해 제어될 수 있다.
제 1 상태(S1)에서는 변수(C1, C2)를 초기화하고 제 3 선택 신호(MUX3)를 0으로 설정한다.
이에 따라 TDC(21)에 인가되는 버니어 클록 신호(CLKV)는 클록 신호(CLK)에 대응한다.
TDC(21)로부터 위상차 신호(Q)가 입력되면 제 2 상태(S2)로 천이한다.
제 2 상태(S2)에서는 위상차 신호(Q)의 값을 제 1 변수(C1)에 저장한 후 제 3 선택 신호(MUX3)를 하이 레벨로 설정한다.
이에 따라 TDC(21)에 인가되는 버니어 클록 신호(CLKV)는 반전 클록 신호(CLKB)에 대응한다.
TDC(21)로부터 위상차 신호(Q)가 입력되면 제 3 상태(S3)로 천이한다.
제 3 상태(S3)에서는 위상차 신호(Q)의 값을 제 2 변수(C2)에 저장한 후 제 4 상태(S4)로 천이한다.
제 4 상태(S4)에서는 제 1 변수(C1)와 제 2 변수(C2)의 값을 비교한다.
제 4 상태의 동작은 도 7의 단계(S140)와 유사하게 이해할 수 있다.
제 1 변수(C1)와 제 2 변수(C2)가 동일하면 제 2 유지 신호(HOLD2)를 하이 레벨로 설정한다.
제 1 변수(C1)가 더 작다는 것은 듀티비가 작다는 것이므로 제 2 상승 신호(UP2)를 하이 레벨로 설정한다.
제 1 변수(C1)가 더 크다는 것은 듀티비가 크다는 것이므로 제 2 하강 신호(DN2)를 하이 레벨로 설정한다.
이때 첫 번째 루프인 경우에는 제 1 상태로 돌아가서 전술한 동작을 반복한다.
그렇지 않은 경우 제 2 유지 신호(HOLD2) 신호를 하이 레벨로 설정한다.
본 실시예에서는 제 2 유지 신호(HOLD2) 신호가 일정한 횟수(예를 들어 4회)만큼 반복되는 경우 제 2 듀티 사이클 조절 동작을 중지하고 그렇지 않은 경우 제 1 상태(S1)로 천이하여 전술한 동작을 반복할 수 있다.
본 실시예에서 제 1 제어 회로(210)는 제 1 듀티 사이클 탐지 회로(10)에 포함되고, 제 2 제어 회로(220)는 기준 클록 생성 회로(100)에 포함되며, 제 3 제어 회로(230)는 제 2 듀티 사이클 탐지 회로(20)에 포함된다.
다른 실시예에서 제 1 제어 회로(210), 제 2 제어 회로(220), 및 제 3 제어 회로(230)는 별도의 제어 회로로 분리될 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
10: 제 1 듀티 사이클 탐지 회로
20: 제 2 듀티 사이클 탐지 회로
30: 제 1 듀티 사이클 조절 회로
40: 제 2 듀티 사이클 조절 회로
100: 기준 클록 생성 회로

Claims (18)

  1. 제 1 해상도를 가지며 클록 신호의 듀티비를 탐지하는 제 1 듀티 사이클 탐지 회로;
    상기 클록 신호의 위상을 조절하여 기준 클록 신호를 생성하는 기준 클록 생성 회로;
    상기 제 1 해상도보다 더 미세한 제 2 해상도를 가지며 상기 기준 클록 신호와 상기 클록 신호에 따라 상기 클록 신호의 듀티비를 탐지하는 제 2 듀티 사이클 탐지 회로;
    상기 제 1 듀티 사이클 탐지 회로의 제어에 따라 상기 클록 신호의 듀티비를 조절하는 제 1 듀티 사이클 탐지 회로; 및
    상기 제 2 듀티 사이클 탐지 회로의 제어에 따라 상기 클록 신호의 듀티비를 조절하는 제 2 듀티 사이클 탐지 회로
    를 포함하는 듀티 사이클 보정 회로.
  2. 청구항 1에 있어서, 상기 기준 클록 생성 회로는 상기 제 1 듀티 사이클 탐지 회로의 동작이 종료된 이후 상기 기준 클록 신호를 생성하고, 상기 제 2 듀티 사이클 탐지 회로는 상기 기준 클록 신호가 결정된 후 동작을 시작하는 듀티 사이클 보정 회로.
  3. 청구항 1에 있어서, 상기 제 1 듀티 사이클 탐지 회로는 상기 클록 신호가 하이 레벨인 제 1 시간과 상기 클록 신호가 로우 레벨인 제 2 시간을 측정하고,
    상기 제 1 듀티 사이클 조절 회로는 상기 제 1 시간과 상기 제 2 시간의 차이가 상기 제 1 해상도 미만이 되도록 상기 클록 신호의 듀티비를 조절하는 듀티 사이클 보정 회로.
  4. 청구항 3에 있어서, 상기 제 1 듀티 사이클 탐지 회로는
    상기 클록 신호 또는 상기 클록 신호를 반전한 반전 클록 신호를 출력하는 제 1 선택 회로;
    상기 제 1 선택 회로의 출력을 지연하는 제 1 지연 회로; 및
    상기 제 1 지연 회로의 출력에 동기하여 상기 제 1 선택 회로의 출력을 래치하는 제 1 플립플롭
    을 포함하는 듀티 사이클 보정 회로.
  5. 청구항 4에 있어서, 상기 제 1 듀티 사이클 조절 회로는
    입력 클록 신호 또는 입력 클록 신호를 반전한 반전 입력 클록 신호를 선택하는 제 2 선택 회로;
    상기 제 2 선택 회로의 출력을 가변 지연하는 제 2 지연 회로;
    상기 제 2 선택 회로의 출력을 고정 지연하는 제 1 더미 지연 회로; 및
    상기 제 2 지연 회로와 상기 제 1 더미 지연 회로를 논리 연산하여 출력하는 논리 회로
    를 포함하는 듀티 사이클 보정 회로.
  6. 청구항 5에 있어서, 상기 제 1 플립플롭의 출력에 따라 상기 제 1 시간과 상기 제 2 시간을 측정하기 위하여 상기 제 1 선택 회로와 상기 제 1 지연 회로를 제어하고, 상기 클록 신호의 듀티비를 조절하기 위하여 상기 제 2 선택 회로 및 상기 제 2 지연 회로를 제어하는 제 1 제어 회로를 포함하되,
    상기 제 1 선택 회로는 상기 제 1 시간을 측정하는 동안 상기 클록 신호를 선택하고, 상기 제 2 시간을 측정하는 동안 상기 반전 클록 신호를 선택하는 듀티 사이클 보정 회로.
  7. 청구항 1에 있어서, 상기 기준 클록 생성 회로는 상기 클록 신호가 하이 레벨인 제 1 시간과 상기 클록 신호가 로우 레벨인 제 2 시간을 측정하고 상기 제 1 시간과 상기 제 2 시간 중 더 작은 시간에 대응하는 지연량만큼 상기 클록 신호를 지연하여 상기 기준 클록 신호를 생성하는 듀티 사이클 보정 회로.
  8. 청구항 7에 있어서, 상기 기준 클록 생성 회로는
    상기 클록 신호 또는 상기 클록 신호를 반전한 반전 클록 신호를 출력하는 제 3 선택 회로;
    상기 제 3 선택 회로의 출력을 지연하는 제 3 지연 회로; 및
    상기 제 3 지연 회로의 지연량을 결정하는 동안 상기 제 3 지연 회로의 출력에 동기하여 상기 제 3 선택 회로의 출력을 래치하는 제 2 플립플롭
    을 포함하는 듀티 사이클 보정 회로.
  9. 청구항 8에 있어서, 상기 기준 클록 생성 회로는
    상기 제 3 지연 회로의 지연량을 결정하는 동안 상기 제 3 지연 회로의 출력을 상기 제 2 플립플롭에 제공하고 상기 제 3 지연 회로의 지연량을 결정한 후 상기 제 3 지연 회로의 출력을 상기 기준 클록 신호로 제공하는 디먹스를 더 포함하는 듀티 사이클 보정 회로.
  10. 청구항 8에 있어서, 상기 제 2 플립플롭의 출력에 따라 상기 제 1 시간과 상기 제 2 시간을 측정하기 위하여 상기 제 3 선택 회로와 상기 제 3 지연 회로를 제어하는 제 2 제어 회로를 포함하되,
    상기 제 2 선택 회로는 상기 제 1 시간을 측정하는 동안 상기 클록 신호를 선택하고, 상기 제 2 시간을 측정하는 동안 상기 반전 클록 신호를 선택하는 듀티 사이클 보정 회로.
  11. 청구항 10에 있어서, 상기 제 2 제어 회로는 단위 지연량만큼 상기 제 2 지연 회로의 지연량을 순차적으로 제어하고, 상기 제 1 시간과 상기 제 2 시간 중 더 작은 시간에 대응하는 지연량은 상기 더 작은 시간에서 상기 단위 지연량을 뺀 만큼의 지연량인 듀티 사이클 보정 회로.
  12. 청구항 1에 있어서, 상기 제 2 듀티 사이클 탐지 회로는 상기 클록 신호와 상기 기준 클록 신호의 제 1 위상차와 상기 클록 신호를 반전한 반전 클록 신호와 상기 기준 클록 신호의 제 2 위상차를 탐지하는 TDC를 포함하고,
    상기 제 2 듀티 사이클 조절 회로는 상기 제 1 위상차와 상기 제 2 위상차의 차이가 상기 제 2 해상도 미만이 되도록 상기 클록 신호의 듀티비를 조절하는 듀티 사이클 보정 회로.
  13. 청구항 12에 있어서, 상기 제 2 듀티 사이클 조절 회로는
    상기 제 1 듀티 사이클 조절 회로의 출력 신호 또는 상기 제 1 듀티 사이클 조절 회로의 출력 신호의 듀티를 상기 제 1 해상도만큼 감소시킨 신호를 선택하여 선택 클록 신호를 출력하는 제 4 선택 회로;
    상기 선택 클록 신호를 가변 지연하는 제 4 지연 회로;
    상기 선택 클록 신호를 고정 지연하는 제 2 더미 지연 회로; 및
    상기 제 4 지연 회로와 상기 제 2 더미 지연 회로를 논리 연산하여 출력하는 논리 회로
    를 포함하는 듀티 사이클 보정 회로.
  14. 청구항 13에 있어서,
    상기 제 1 해상도에 대응하는 지연량만큼 상기 제 1 듀티 사이클 출력 회로를 지연하는 제 1 고정 지연 회로; 및
    상기 제 1 고정 지연 회로의 출력과 상기 제 1 듀티 사이클 출력 회로를 논리 연산하여 상기 제 4 선택 회로에 제공하는 논리 회로를 더 포함하는 듀티 사이클 보정 회로.
  15. 청구항 13에 있어서, 상기 TDC의 출력에 따라 상기 클록 신호의 듀티비를 조절하기 위하여 상기 제 4 선택 회로 및 상기 제 4 지연 회로를 제어하는 제 3 제어 회로를 포함하는 듀티 사이클 보정 회로.
  16. 청구항 15에 있어서, 상기 제 3 제어 회로에 따라 조절되는 쉬프트 레지스터 신호를 출력하는 쉬프트 레지스터를 더 포함하되,
    상기 제 4 지연 회로는 상기 쉬프트 레지스터 신호에 따라 지연량이 조절되는 PI 회로인 듀티 사이클 보정 회로.
  17. 청구항 15에 있어서, 상기 제 4 지연 회로는
    상기 선택 클록 신호를 상기 제 1 해상도에 대응하는 지연량만큼 지연하는 제 2 고정 지연 회로; 및
    다수의 스위칭 회로를 포함하되,
    상기 다수의 스위칭 회로는 각각 상기 쉬프트 레지스터 신호 중 어느 하나에 의해 제어되어 상기 선택 클록 신호 또는 상기 제 2 고정 지연 회로의 출력을 출력 노드에 제공하는 듀티 사이클 보정 회로.
  18. 청구항 13에 있어서, 상기 제 2 더미 지연 회로는 상기 제 4 지연 회로의 최소 지연량에 대응하는 지연량을 갖는 듀티 사이클 보정 회로.
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