KR101027347B1 - 지연고정루프 회로 - Google Patents

지연고정루프 회로 Download PDF

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KR101027347B1
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서영석
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Abstract

본 발명은 클럭의 한주기 만큼의 지연범위를 가져, 딜레이라인에 구비되는 단위딜레이 수의 제약을 받지 않는 지연고정루프 회로를 제공한다. 본 발명은 클럭신호를 N 분주한 다음 상기 클럭의 주기를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 제1 클럭분주부; 상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 멀티플렉서부; 상기 멀티플렉서부에서 출력되는 클럭을 N 분주하기 위한 제1 클럭분주부; 상기 제1 클럭분주부의 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로; 상기 클럭신호를 N 분주하여 출력하기 위한 제3 클럭분주부; 상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 비교하기 위한 위상비교부; 및 상기 위상비교부의 출력에 응답하여 상기 멀티플렉서를 제어하는 제어부를 포함하는 지연고정루프 회로를 제공한다.
메모리, 반도체, 지연고정루프, 멀티 위상, 분주.

Description

지연고정루프 회로{DELAY LOCK LOOP CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로, 보다 자세하게는 반도체 장치의 지연고정루프 회로에 관한 것이다.
일반적으로 DLL 회로(DELAY LOCK LOOP CIRCUIT)는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터의 출력타이밍이 동기되지 못하는 문제점을 해결하기 위하여 사용된다.
DLL 회로는 외부 클럭보다 일정한 지연시간만큼 앞선 상태로 고정된 지연고정된 클럭을 생성한다. 지연고정된 클럭은 칩과 칩 간 통신에서 신호의 동기를 위해 이용된다. 한 예로, 반도체 메모리 장치에서는 외부클럭에 DQ(data)와 DQS(strobe)를 정렬시키기 위해 DLL 회로를 사용하고 있다.
도 1은 일반적으로 사용하는 지연고정루프 회로의 블럭도이다.
도 1을 참조하여 살펴보면, 지연고정루프 회로는 클럭버퍼(10), 가변 딜레이 라인(11), 레플리카 딜레이(12), 위상 디텍터(13), 딜레이 제어부(14), 버퍼(15), 및 출력버퍼(16)를 포함한다. 도 1에 도시된 지연고정루프 회로의 동작은 일반적인 것이므로 자세한 설명은 생략한다.
도 1에 도시된 지연고정루프 회로는 외부클럭과 같은 레이트(rate)를 갖는 클럭을 이용하여 지연 고정 동작을 하였다. 이로 인해 메모리 장치의 동작속도가 높아질수록 높은 동작 밴드폭(bandwidth)를 갖는 회로가 필요하게 되며, 파워소모도 많은 문제점을 가지고 있다. 이외에도 가변 딜레이 라인에 구비되는 단위 지연부의 수는 한정되어 있기 때문에, 가변 지연 라인을 다 소모하였을 경우 혹은 음의 지연이 필요할 경우 더 이상 지연 고정 루프가 동작하지 않는 문제점을 가지고 있다.
본 발명은 클럭의 한주기 만큼의 지연범위를 가져, 딜레이라인에 구비되는 단위딜레이 수의 제약을 받지 않는 지연고정루프 회로를 제공한다.
본 발명은 클럭신호를 N 분주한 다음 상기 클럭의 주기를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 제1 클럭분주부; 상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 멀티플렉서부; 상기 멀티플렉서부에서 출력되는 클럭을 N 분주하기 위한 제1 클럭분주부; 상기 제1 클럭분주부의 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로; 상기 클럭신호를 N 분주하여 출력하기 위한 제3 클럭분주부; 상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 비교하기 위한 위상비교부; 및 상기 위상비교부의 출력에 응답하여 상기 멀티플렉서를 제어하는 제어부를 포함하는 지연고정루프 회로를 제공한다.
또한, 상기 N 분주는 2분주인 것을 특징으로 하며, 상기 M은 8인 것을 특징으로 한다.
또한, 본 발명은 상기 클럭신호의 듀티를 보정하여 상기 제1 클럭분주부로 제공하는 듀티보정회로를 더 포함한다.
또한, 상기 제1 클럭분주부는 상기 클럭신호를 2분주한 신호 및 그 반전된 신호와 상기 클럭신호의 반전된 신호를 2분주한 신호 및 그 반전된 신호를 출력하는 제1 분주부; 및 상기 2분주 회로에서 출력되는 4 클럭신호를 이용하여 상기 클럭신호의 주기를 8개로 나눈 단위 지연값만큼 순차적으로 지연되는 8 개의 기준클럭을 생성하는 제2 분주부를 포함하는 것을 특징으로 한다.
또한, 상기 제1 분주부는 상기 클럭신호를 2분주하여 출력하기 위한 제1 2분주회로; 상기 제1 2분주회로의 출력을 반전하여 출력하기 위한 제2 2분주회로; 상기 클럭신호의 반전된 신호를 2분주하여 출력하기 위한 제3 2분주회로; 및 상기 제3 2분주회로의 반전된 신호를 2분주하여 출력하기 위한 제4 2분주회로를 포함하는 것을 특징으로 한다.
또한, 또한, 본 발명은 클럭신호를 N 분주한 다음 상기 클럭의 주기를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 제1 클럭분주부; 상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 제1 멀티플렉서부; 상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 제2 멀티플렉서부; 상기 멀티플렉서부에서 출력되는 클럭을 N 분주하기 위한 제1 클럭분주부; 상기 제1 클럭분주부의 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로; 상기 클럭신호를 N 분주하여 출력하기 위한 제3 클럭분주부; 상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 비교하기 위한 제1 위상비교부; 상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 상기 제1 위상비교부보다 더 위상비교를 정밀하게 비교하기 위한 제1 위상비교부; 및 상기 위상비교부의 출력에 응답하여 상기 제1 및 제2 멀 티플렉서에서 입력되는 클럭중 어떤 클럭을 선택하여 출력할지를 제어하는 제어부를 포함하는 지연고정루프 회로를 제공한다.
또한, 상기 N 분주는 2분주인 것을 특징으로 하며, 상기 M은 8인 것을 특징으로 한다.
또한, 상기 클럭신호의 듀티를 보정하여 상기 제1 클럭분주부로 제공하는 듀티보정회로를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 클럭분주부는 상기 클럭신호를 2분주한 신호 및 그 반전된 신호와 상기 클럭신호의 반전된 신호를 2분주한 신호 및 그 반전된 신호를 출력하는 제1 분주부; 및 상기 2분주 회로에서 출력되는 4 클럭신호를 이용하여 상기 클럭신호의 주기를 8개로 나눈 단위 지연값만큼 순차적으로 지연되는 8 개의 기준클럭을 생성하는 제2 분주부를 포함하는 것을 특징으로 한다.
또한, 상기 제1 분주부는 상기 클럭신호를 2분주하여 출력하기 위한 제1 2분주회로; 상기 제1 2분주회로의 출력을 반전하여 출력하기 위한 제2 2분주회로; 상기 클럭신호의 반전된 신호를 2분주하여 출력하기 위한 제3 2분주회로; 및 상기 제3 2분주회로의 반전된 신호를 2분주하여 출력하기 위한 제4 2분주회로를 포함하는 것을 특징으로 한다.
또한, 본 발명은 클럭신호를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 클럭생성부; 상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 멀티플렉서부; 상기 멀티플렉서부에서 출력되는 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로; 상기 클 럭신호와 상기 레플리카 회로의 출력의 위상을 비교하기 위한 위상비교부; 및 상기 위상비교부의 출력에 응답하여 상기 멀티플렉서를 제어하는 제어부를 포함하는 지연고정루프 회로를 제공한다.
또한, 본 발명은 상기 클럭신호를 N 분주하여 상기 클럭생성부로 제공하기 위한 제1 클럭분주부; 상기 멀티플렉서부에서 출력되는 출력을 N 분주하여 상기 레플리카 회로로 출력하기 위한 제2 클럭분주부; 상기 클럭신호를 N 분주하여 상기 위상비교부로 입력시키는 제3 클럭분주부를 더 포함하는 것을 특징으로 한다.
본 발명에 의한 지연고정루프 회로는 종래의 경우보다 절반의 주파수를 가지는 신호를 이용함으로서, 종래보다 회로의 스위칭 횟수가 줄어드는 효과를 가져온다. 이로 인해 파워 소모를 줄일 수 있다.
또한, 본 발명에 의한 지연고정루프 회로는 종래의 경우보다 절반의 주파수를 가지는 신호를 이용함으로서, 회로설계에 부담을 완화한다. 즉 종래의 기술이 1/tCK라는 주파수에서 동작하는 회로를 필요로 하다면. 본 발명에서는 1/2*tCK라는 주파수에서 동작하는 회로가 필요하게 된다.
또한, 종래의 기술에서는 유한한 지연 범위를 가지는 것에 비해 본 발명은 무한한 지연 범위를 가지게 된다. 종래의 지연고정루프 회로는 입력되는 외부클럭의 위상에 따라 가변 딜레이 라인에 있는 단위 지연 소자를 다 소모하거나 혹은 음의 지연을 가져야 하는 경우가 발생하면, 원하는 지연 고정을 시킬 수 없는 문제를 가지고 있다. 하지만 본 발명이 제안한 지연고정루프 회로에서 사용하는 신호는 2분주된 8개의 클럭의 라이징 에지가 외부에서 입력되는 클럭의 2주기(2*tCK) 만큼의 지연 범위를 가지게 된다. 이는 무한한 지연 범위를 가지는 것을 의미한다. 그러므로 종래에 문제가 되었던 단위 지연 소자를 다 소모하거나 혹은 음의 지연을 가져야 하는 경우를 해결할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 2 분주된 8-위상클럭을 이용하여 무한 지연 범위를 갖는 지연고정루프 회로이다. 2 분주된, 즉 하프 주파수의 클럭을 이용하여 지연 고정 루프를 동작시키기 때문에 하이 스피드 및 낮은 파워를 소모하는 장점을 가지고 있다. 또한 멀티 위상 신호를 이용함으서 음의 영역에서부터 양의 영역의 무한한 지연 범위를 가진다. 2 분주된 클럭을 이용해 지연 고정 루프를 동작시키지만 출력은 본래의 주파수를 가지는 지연 고정된 클럭을 내보낸다.
즉, 본 발명은 8개의 2분주된 등 간격의 내부 클럭신호를 사용함으서 종래 기술이 가지고 있는 유한한 지연 범위 문제점을 해결하였다. 본 발명에서는 8개의 2분주된 등간격의 클럭이 분주되지 않은 클럭의 한 주기 이상의 범위에 위치하므로 무한한 지연 범위를 가질 수 있다.
도 2는 본 발명의 바람직한 실시예에 따른 지연고정루프 회로를 나타내는 회로도이다.
도 2를 참조하여 살펴보면, 본 실시예에 따른 지연고정루프 회로는 듀티 보정부(20), 제1 분주부(21), 제2 분주부(22), 제1 멀티플렉서(23), 제2 멀티플렉서(24), 제1 위상 인터폴레이터(25), 제2 위상 인터폴레이터(26), 로직게이트(27), 제3 분주부(28), 레플리카 회로(29), 제1 위상디텍터(30), 제2 위상디텍터(31), 제4 분주기(32), 제어부(33)를 포함한다.
듀티 보정부(20)는 외부에서 입력되는 두 클럭(ECLK, ECLKb)의 듀티비를 조정하여 듀티 보정된 클럭(CLK, CLKb)를 출력한다. 제1 분주부(21)는 듀티 보정부(20)에서 출력되는 듀티 보정된 클럭(CLK, CLKb)를 각각 2분주한 등 간격의 4개의 클럭(CK0_P, CK2_P, CK4_P, CK6_P)을 생성한다.
제2 분주부(23)는 제1 분주부(21)에서 출력되는 4개의 클럭(CK0_P, CK2_P, CK4_P, CK6_P)을 이용하여 등 간격을 가지는 8개의 클럭(CK0 ~ CK7)를 생성한다. 제1 멀티 플렉서(23)는 제2 분주부(23)에서 출력되는 8개의 클럭(CK0 ~ CK7)중 제어부(33)의 제어에 의해 선택되는 2개의 클럭을 출력한다. 제2 멀티 플렉서(24)는 제2 분주부(23)에서 출력되는 8개의 클럭(CK0 ~ CK7)중 제어부(33)의 제어에 의해 선택되는 2개의 클럭을 출력한다.
제1 위상 인터폴레이터(interpolater, 25)는 제1 멀티 플렉서(23)에서 출력되는 두 클럭(CLK_UP1, CLK_DN1)을 조합한 클럭(CLK_PI1)를 출력한다. 제2 위상 인터폴레이터(26)는 제2 멀티 플렉서(24)에서 출력되는 두 클럭(CLK_UP2, CLK_DN2)을 조합한 클럭(CLK_PI2)를 출력한다. 익스클루시버 오어 로직게이트(27)는 제1 및 제2 위상 인터폴레이터(25,26)에서 출력되는 신호를 조합하여 지연고정된 클럭(DLL_CLK)를 출력한다. 제3 분주기(28)는 지연고정된 클럭(DLL_CLK)를 예정된 값으로 분주하여 레플리카(29)로 출력한다.
레플리카 회로(29)는 클럭신호가 지연되는 모델링된 값 만큼 제3 분주기(28)에서 출력되는 신호를 지연시켜 출력한다. 제4 분주기(28)는 외부에서 출력되는 클럭(ECLK)를 예정된 값만큼 분주하여 출력한다.
제1 위상디텍터(30)는 레플리카(29)에서 출력되는 피드백 클럭(FBCLK)과, 제4 분주기(28)에서 출력되는 클럭(CLKIN)의 위상을 비교하여 코어스 업데이트 신호(CU)를 제어부(33)로 출력한다. 제2 위상디텍터(31)는 레플리카(29)에서 출력되는 피드백 클럭(FBCLK)과, 제4 분주기(28)에서 출력되는 클럭(CLKIN)의 위상을 비교하여 파인 업데이트 신호(FU)를 출력한다.
제어부(33)는 코어스 업데이트 신호(CU)와, 파인 업데이트 신호(FU)를 입력받아 제1 멀티플렉서(23)와 제2 멀티플렉서(24)를 제어하기 위한 코어스 제어신호(CC)와 파인 제어신호(FC)를 출력한다.
도 3은 도 2에 도시된 제1 분주부를 나타내는 회로도이며, 도 4는 도 3에 도시된 제1 분주부를 나타내는 동작 파형도이다.
도 3에 도시된 와 같이, 제1 분주부(21)는 4개의 플립플롭을 구비하여 각각이 듀티보정된 클럭(CLK, CLKb)의 2분주된 클럭이며, 서로 등간격을 가지는 4개의 클럭(CK0_P, CK2_P, CK4_P, CK6_P)을 도 4에서와 같이 생성한다.
도 5는 도 2에 도시된 제2 분주부를 나타내는 회로도이다. 도 6은 도 5에 도시된 제2 분주부의 동작을 나타내는 동작 파형도이다.
도 5에 도시된 바와 같이, 제2 분주부(22)는 8개의 클럭 합성 회로를 구비하여, 제1 분주부(21)에서 출력되는 4개의 클럭(CK0_P, CK2_P, CK4_P, CK6_P)을 이용하여 등간격을 가지는 8개의 클럭(CK0~CK7)를 도 6에 도시된 바와 같이 생성한다.
8개의 클럭 합성 회로는 각각 2개의 버퍼로 구성되어 있으며, 입력되는 두 클럭의 천이시점의 정가운데 타이밍에 천이되는 클럭을 출력한다.
도 7은 도 2에 도시된 지연고정루프 회로의 동작을 설명하기 위한 파형도이다.
도 2 내지 도 7을 참고하여, 본 실시예에 따른 지연고정루프 회로의 동작을 자세히 살펴본다.
먼저, 튜티보정부(20)는 외부에서 입력되는 클럭(ECLK,ECLKb)을 입력받아 듀티가 보정된 클럭(CLK, CLKb)를 출력한다. 이 두 클럭(CLK, CLKb)은 제1 분배부(21)에서 각각의 간격이 등간격을 가지는 4개의 클럭 (CK0_P,CK2_P,CK4_P,CK6_P) 을 출력한다. 도 3에 도시된 바와 같이, 제1 분주기(21)에 구비된 4개의 플립플롭으로 인해 2분주(T=2*tCK)된 4개의 클럭 (CK0_P,CK2_P,CK4_P,CK6_P)이 생성된다.
4개의 클럭(CK0_P,CK2_P,CK4_P,CK6_P)은 Π/2(0.5*tCK)의 등간격을 갖는 클럭들이다. 이것은 듀티 보정된 클럭(CLK와 CLKb)의 위상차가 Π/2(0.5*tCK)가 되기에 가능한 것이다.
제2 분주기(22)는 4개의 클럭(CK0_P,CK2_P,CK4_P,CK6_P)을 이용하여 Π /4(0.25*tCK)의 간격을 갖는 8개의 클럭(CK0 ~ CL7)을 만든다. 이 8개의 클럭은 각각 제1 멀티플렉서(23)와 제2 멀티플렉서(24)로 입력된다.
제1 멀티플렉서(23)는 지연 고정을 위해 입력되는 8개의 클럭(CK0 ~ CL7) 중에서 2개의 클럭이 출력된다. 반면에 제2 멀티플렉서(24)는 지연 고정을 위해서가 아니라 2분주된 클럭(T=2*tCK)을 원래의 클럭(T=tCK)으로 복원하기 위해 2개의 클럭을 출력한다.
제1 멀티플렉서(23)에서 지연 고정을 위해 2개의 클럭이 출력되는 과정은 다음과 같다.
먼저 클럭(CK0)부터 클럭(CK7)까지 순서대로 출력시킨다. 즉 처음에는 클럭(CK0, CK1)이 선택되어 출력된다. 초기에 제1 위상 인터폴레이터(25)의 모든 가중치를 클럭(CK1)에 할당함으로서 제1 위상 인터폴레이터(25)의 출력신호(CLK_PI1)는 클럭(CK1)이 된다.
제2 멀티플렉서(23)는 초기에 클럭(CK2, CK3)이 선택되어 출력되도록 설정이 되어진다. 그리고 제2 위상 인터폴레이터(26) 역시 제1 위상 인터폴레이터(25)와 같은 상태로 설정되어 있다. 이로 인해 출력신호(CLK_PI2)는 클럭(CK3)이 된다.즉, 제2 위상 인터폴레이터(26)의 출력신호(CLK_PI2)는 제1 위상 인터폴레이터(25)의 출력신호(CLK_PI1)보다 Π/2(0.5*tCK) 만큼 지연된 클럭이 된다.
출력신호(CLK_PI1,(T=2*tCK))와 출력신호(CLK_PI2,(T=2*tCK))는 익스클루시버 오어게이트(27) 회로에 의해 지연고정된 클럭(DLLCLK(T=tCK))이 된다.
지연고정된 클럭(DLLCLK)는 출력신호(CLK_PI1)의 위상정보를 가지고 있다. 즉 지연고정된 클럭(DLLCLK)는의 라이징 에지는 출력신호(CLK_PI1)의 라이징 에지에 의해 만들어진다. 또한 지연고정된 클럭(DLLCLK)의 폴링에지는 출력신호(CLK_PI2)의 라이징 에지에 의해 만들어진다. 즉 출력신호(CLK_PI1)는 지연 고정을 위해 존재하는 클럭이고, 출력신호(CLK_PI2)는 본래의 입력클럭(T=tCK)을 복원하기 위해 존재하는 클럭이다.
이 지연고정된 클럭(DLLCLK)는 2 분주기인 제3 분주기(28)와 레플리카 회로(29)를 거쳐 제1 위상디텍터(30)에 피드백 클럭(FBCLK)으로 입력된다. 제1 위상디텍터(30)에서는 피드백 클럭(FBCLK)과 2분주된 외부클럭을 2분주한 클럭(CLKIN)을 가지고 코어스(coarse)한 지연 고정 정보를 만들어 낸다.
클럭(CLKIN)을 피드백 클럭(FBCLK)의 라이징 에지로 샘플링(sampling)해서 바로 직전에 샘플링한 값과 현재의 샘플링값이 다르면 코어스한 고정이 되었다는 정보를 출력한다. 여기서 샘플링이라는 것을 하나의 신호의 천이 시점을 기준으로 다른 신호의 값이 하이인지 로우인지 판별하는 것이다.
즉 피드백 클럭(FBCLK)의 라이징 에지로 클럭(CLKIN)의 에지를 디텍터하면, 이는 곧 외부클럭(ECLK)의 라이징 에지를 디텍트하는 것이다. 이 상태는 피드백 클럭(FBCLK[n-1])과 피드백 클럭(FBCLK[n]) 사이에 외부클럭(ECLK)의 라이징 에지가 존재한다는 뜻이다. 만약에 샘플링한 값이 서로 같다면 이는 아직 코어스한 고정이 되지 않았다는 것을 뜻하고, 제1 위상 디텍터(30)에서는 제어부(33)를 통해 제2 멀티플렉서(24)가 다음 위상의 클럭을 선택하도록 제어한다. 이와 같은 피드백 과정을 통해 코어스한 지연 고정을 한다.
코어스한 고정이 되면, 제어부(33)는 제2 위상디텍터(31)가 동작하고 제2 위상디텍터(31)는 피드백 클럭(FBCLK)과 클럭(CLKIN)을 가지고 세밀한 지연 고정 상태를 디텍딩한다. 여기서, 제2 위상디텍터(31)는 제1 위상디텍터(30)에 비해 더 미세하게 위상 값을 비교할 수 있는 디텍터로 구성한다.
제어부(33)는 제1 및 제2 위상 인터폴레이터(25,26)을 제어하여 파인 지연 고정을 한다. 즉 코어스 지연 고정이 된 순간 피드백 클럭(FBCLK)으로 클럭(CLKIN)을 샘플링한 값과 그 이후에 제2 위상디텍터(26)에서 ㅍ피드백 클럭(FBCLK)로 클럭(CLKIN)을 샘플링한 값이 다를 때까지 제1 및 제2 위상 인터폴레이터(25,26)의 가중치를 클럭(CLK_UP1&2)쪽으로 할당한다. 이 과정을 통해 파인 지연 고정이 되고, 지연고정된 클럭(DLLCLK)는 외부클럭(ECLK)보다 레플리카 회로(29) 지연만큼 앞서있는 클럭이 된다.
도 5에는 전술한 지연고정 과정을 설명한 파형이 도시되어 있다. 여기서는 레플리카 회로(29)의 지연 양을 n*2*tCK로 가정하였다.
본 발명에 의한 지연고정루프 회로는 종래의 경우보다 절반의 주파수를 가지는 신호를 이용함으로서, 종래보다 회로의 스위칭 횟수가 줄어드는 효과를 가져온다. 이로 인해 파워 소모를 줄일 수 있다.
또한, 본 발명에 의한 지연고정루프 회로는 종래의 경우보다 절반의 주파수를 가지는 신호를 이용함으로서, 회로설계에 부담을 완화한다. 즉 종래의 기술이 1/tCK라는 주파수에서 동작하는 회로를 필요로 하다면. 본 발명에서는 1/2*tCK라는 주파수에서 동작하는 회로가 필요하게 된다.
또한, 종래의 기술에서는 유한한 지연 범위를 가지는 것에 비해 본 발명은 무한한 지연 범위를 가지게 된다. 종래의 지연고정루프 회로는 입력되는 외부클럭의 위상에 따라 가변 딜레이 라인에 있는 단위 지연 소자를 다 소모하거나 혹은 음의 지연을 가져야 하는 경우가 발생하면, 원하는 지연 고정을 시킬 수 없는 문제를 가지고 있다. 하지만 본 발명이 제안한 지연고정루프 회로에서 사용하는 신호는 2분주된 8개의 클럭의 라이징 에지가 외부에서 입력되는 클럭의 2주기(2*tCK) 만큼의 지연 범위를 가지게 된다. 이는 무한한 지연 범위를 가지는 것을 의미한다. 그러므로 종래에 문제가 되었던 단위 지연 소자를 다 소모하거나 혹은 음의 지연을 가져야 하는 경우를 해결할 수 있다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래기술을 설명하기 위한 지연고정루프 회로의 블럭도.
도 2는 본 발명의 바람직한 실시예에 따른 지연고정루프 회로를 나타내는 회로도.
도 3은 도 2에 도시된 제1 분주부를 나타내는 회로도.
도 4는 도 3에 도시된 제1 분주부를 나타내는 동작 파형도.
도 5는 도 2에 도시된 제2 분주부를 나타내는 회로도.
도 6은 도 5에 도시된 제2 분주부의 동작을 나타내는 동작 파형도.
도 7은 도 2에 도시된 지연고정루프 회로의 동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
20: 듀티보정부 21: 제1 분주부
22: 제2 분주부 23: 제1 멀티플렉서
24: 제2 멀티플렉서 25: 제1 위상 인터폴레이터
26: 제2 위상 인터폴레이터 27: 익스클루시버 오어게이트
28: 제3 분주기 29: 레플리카
30: 제1 위상디텍터 31: 제2 위상디텍터
32: 제4 분주기 33: 제어부

Claims (14)

  1. 클럭신호를 N 분주한 다음 상기 클럭의 주기를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 제1 클럭분주부;
    상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 멀티플렉서부;
    상기 멀티플렉서부에서 출력되는 클럭을 N 분주하기 위한 제1 클럭분주부;
    상기 제1 클럭분주부의 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로;
    상기 클럭신호를 N 분주하여 출력하기 위한 제3 클럭분주부;
    상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 비교하기 위한 위상비교부; 및
    상기 위상비교부의 출력에 응답하여 상기 멀티플렉서를 제어하는 제어부
    를 포함하는 지연고정루프 회로.
  2. 제 1 항에 있어서,
    상기 N 분주는 2분주인 것을 특징으로 하는 지연고정루프 회로.
  3. 제 2 항에 있어서,
    상기 M은 8인 것을 특징으로 하는 지연고정루프 회로.
  4. 제 1 항에 있어서,
    상기 클럭신호의 듀티를 보정하여 상기 제1 클럭분주부로 제공하는 듀티보정회로를 더 포함하는 것을 특징으로 하는 지연고정루프 회로.
  5. 제 4 항에 있어서,
    상기 제1 클럭분주부는
    상기 클럭신호를 2분주한 신호 및 그 반전된 신호와 상기 클럭신호의 반전된 신호를 2분주한 신호 및 그 반전된 신호를 출력하는 제1 분주부; 및
    상기 2분주 회로에서 출력되는 4 클럭신호를 이용하여 상기 클럭신호의 주기를 8개로 나눈 단위 지연값만큼 순차적으로 지연되는 8 개의 기준클럭을 생성하는 제2 분주부를 포함하는 것을 특징으로 하는 지연고정루프 회로.
  6. 제 5 항에 있어서,
    상기 제1 분주부는
    상기 클럭신호를 2분주하여 출력하기 위한 제1 2분주회로;
    상기 제1 2분주회로의 출력을 반전하여 출력하기 위한 제2 2분주회로;
    상기 클럭신호의 반전된 신호를 2분주하여 출력하기 위한 제3 2분주회로; 및
    상기 제3 2분주회로의 반전된 신호를 2분주하여 출력하기 위한 제4 2분주회로를 포함하는 것을 특징으로 하는 지연고정루프 회로.
  7. 클럭신호를 N 분주한 다음 상기 클럭의 주기를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 제1 클럭분주부;
    상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 제1 멀티플렉서부;
    상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 제2 멀티플렉서부;
    상기 멀티플렉서부에서 출력되는 클럭을 N 분주하기 위한 제1 클럭분주부;
    상기 제1 클럭분주부의 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로;
    상기 클럭신호를 N 분주하여 출력하기 위한 제3 클럭분주부;
    상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 비교하기 위한 제1 위상비교부;
    상기 제3 클럭분주부의 출력과 상기 레플리카 회로의 출력의 위상을 상기 제 1 위상비교부보다 더 위상비교를 정밀하게 비교하기 위한 제1 위상비교부; 및
    상기 위상비교부의 출력에 응답하여 상기 제1 및 제2 멀티플렉서에서 입력되는 클럭중 어떤 클럭을 선택하여 출력할지를 제어하는 제어부
    를 포함하는 지연고정루프 회로.
  8. 제 7 항에 있어서,
    상기 N 분주는 2분주인 것을 특징으로 하는 지연고정루프 회로.
  9. 제 8 항에 있어서,
    상기 M은 8인 것을 특징으로 하는 지연고정루프 회로.
  10. 제 9 항에 있어서,
    상기 클럭신호의 듀티를 보정하여 상기 제1 클럭분주부로 제공하는 듀티보정회로를 더 포함하는 것을 특징으로 하는 지연고정루프 회로.
  11. 제 10 항에 있어서,
    상기 제1 클럭분주부는
    상기 클럭신호를 2분주한 신호 및 그 반전된 신호와 상기 클럭신호의 반전된 신호를 2분주한 신호 및 그 반전된 신호를 출력하는 제1 분주부; 및
    상기 2분주 회로에서 출력되는 4 클럭신호를 이용하여 상기 클럭신호의 주기를 8개로 나눈 단위 지연값만큼 순차적으로 지연되는 8 개의 기준클럭을 생성하는 제2 분주부를 포함하는 것을 특징으로 하는 지연고정루프 회로.
  12. 제 11 항에 있어서,
    상기 제1 분주부는
    상기 클럭신호를 2분주하여 출력하기 위한 제1 2분주회로;
    상기 제1 2분주회로의 출력을 반전하여 출력하기 위한 제2 2분주회로;
    상기 클럭신호의 반전된 신호를 2분주하여 출력하기 위한 제3 2분주회로; 및
    상기 제3 2분주회로의 반전된 신호를 2분주하여 출력하기 위한 제4 2분주회로를 포함하는 것을 특징으로 하는 지연고정루프 회로.
  13. 클럭신호를 M개로 나눈 단위 지연값만큼 순차적으로 지연되는 M 개의 기준클럭을 생성하는 클럭생성부;
    상기 M 개의 기준클럭증 제어신호에 응답하여 선택한 클럭을 출력하기 위한 멀티플렉서부;
    상기 멀티플렉서부에서 출력되는 출력을 모델링된 지연값만큼 지연시켜 출력하기 위한 레플리카 회로;
    상기 클럭신호와 상기 레플리카 회로의 출력의 위상을 비교하기 위한 위상비교부; 및
    상기 위상비교부의 출력에 응답하여 상기 멀티플렉서를 제어하는 제어부
    를 포함하는 지연고정루프 회로.
  14. 제 13 항에 있어서,
    상기 클럭신호를 N 분주하여 상기 클럭생성부로 제공하기 위한 제1 클럭분주부;
    상기 멀티플렉서부에서 출력되는 출력을 N 분주하여 상기 레플리카 회로로 출력하기 위한 제2 클럭분주부;
    상기 클럭신호를 N 분주하여 상기 위상비교부로 입력시키는 제3 클럭분주부를 더 포함하는 것을 특징으로 하는 지연고정루프 회로.
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