KR100789408B1 - 지연 동기 루프 회로 및 그것의 멀티플라이드 클럭생성방법 - Google Patents

지연 동기 루프 회로 및 그것의 멀티플라이드 클럭생성방법 Download PDF

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Abstract

본 발명에 따른 지연 동기 루프 회로는: 외부 클럭과 피드백 클럭의 위상차를 검출하여 검출신호를 생성하는 위상 검출기; 상기 검출신호에 응답하여 전압신호(VCON)의 레벨을 제어하는 전하펌프; 및 상기 전압신호에 따라 상기 외부 클럭을 지연하여 복수의 지연 클럭을 생성하고, 복수의 상기 외부 클럭의 주파수 영역에 따라 각각 서로 다른 개수의 지연 클럭들을 이용하여 멀티플라이드 클럭을 생성하는 전압제어 지연라인을 포함하되, 상기 멀티플라이드 클럭은 상기 외부 클럭의 정수배가 되고, 상기 피드백 클럭은 상기 복수의 지연 클럭 중에 상기 외부 클럭의 주기만큼 지연된 클럭이다.
DLL,주파수,멀티플라이드 클럭

Description

지연 동기 루프 회로 및 그것의 멀티플라이드 클럭 생성방법{DELAY LOCKED LOOPS CIRCUITS AND METHOD OF GENERATING MULTIPLIED CLOCK THEREOF}
도 1은 본 발명에 따른 지연 동기 루프 회로에 대한 실시예이다.
도 2는 본 발명에 따른 위상 검출기의 실시예이다.
도 3은 위상 검출기의 동작 설명을 위한 타이밍도이다.
도 4는 본 발명의 전하 펌프의 실시예이다.
도 5는 본 발명에 따른 전압제어 지연라인의 실시예이다.
도 6은 인버터를 이용한 지연셀에 대한 실시예이다.
도 7은 본 발명의 제 1 멀티플라이드 클럭 발생기로부터 멀티플라이드 클럭을 생성하는 타이밍도를 보여주고 있다.
도 8은 본 발명의 제 2 멀티플라이드 클럭 발생기로부터 멀티플라이드 클럭을 생성하는 타이밍도를 보여주고 있다.
도 9는 본 발명의 전압제어 지연회로의 입력 주파수에 따른 전압신호(VCON)의 레벨 변화를 보여주고 있다.
도 10은 3개의 주파수 영역에 따라 동작하는 본 발명의 전압제어 지연회로를 입력 주파수에 따른 전압신호(VCON)의 레벨 변화를 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
120: 위상 검출기 140: 전하 펌프
160: 주파수 검출기 180: 전압제어 지연라인
122,124: 플립플롭 126: 낸드
128: 앤드
N1,N2,N3,N4: 엔모스 트랜지스터 P: 피모스 트랜지스터
20~217: 지연셀 220,222: 버퍼
230: 제 1 멀티플라이드 클럭 생성회로 240: 제 2 멀티플라이드 클럭 생성회로
231,232,241,242,243,244: 엑스오아 245: 분주기
250: 멀티플라이드 클럭 선택회로 260: 지연클럭 선택회로
본 발명은 반도체 집적회로에 관한 것으로서, 특히 지연 동기 루프(DLL, Delay Locked Loop) 회로 및 그것의 멀티플라이드 클럭(Multiplied Clock) 발생방법에 관한 것이다.
지연 동기 루프 회로는 기준 클럭(reference clock)에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭을 필요로 하는 상황은 램버스 디램(RDRAM: Rambus DRAM) 및 싱크로너스 디램(SDRAM: Synchronous DRAM)과 같이, 기준 클럭에 해당하는 외부 클럭에 동기되어 동작하며 비교적 높은 집적도를 갖는 반도체 집적회로에서 발생한다.
좀더 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭는 클럭 버퍼로 입력되어 클럭 버퍼로부터 내부 클럭이 발생되며, 내부 클럭이 데이터 출력버퍼를 제어하여 외부로 데이터가 출력된다. 그런데 내부 클럭는 클럭 버퍼에 의해 외부 클럭으로부터 소정의 시간동안 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 소정의 시간 지연된 후 출력된다.
이로 인하여 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해 외부 클럭이 인가된 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간(tAC)이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 지연 동기 루프 회로를 사용하여 내부 클럭의 위상을 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연없이 출력될 수 있다. 즉 지연 동기 루프 회로는 외부 클럭를 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며 내부 클럭이 데이터 출력 버퍼와 같은 각 부분의 클럭으로서 사용된다.
종래의 지연 동기 루프 회로는 전압신호를 이용하여 지연시간의 크기를 결정하고 있다. 이 때문에 넓은 동작 주파수 영역을 지원하기 위해서는 전압신호의 변화가 커야만 하는 문제점이 있다. 또한, 구동전압이 작아질수록 전압신호에 따라 동작 주파수가 선형적으로 변화시키는 부분이 줄어드는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적 은 전압신호의 변화가 크지 않더라도 또한 구동전압이 작아지더라도 넓은 동작 주파수 영역을 지원하는 지연 동기 루프 회로 및 그것의 멀티플라이드 클럭 발생 방법을 제공하는데 있다.
본 발명에 따른 지연 동기 루프 회로는: 외부 클럭과 피드백 클럭의 위상차를 검출하여 검출신호를 생성하는 위상 검출기; 상기 검출신호에 응답하여 전압신호(VCON)의 레벨을 제어하는 전하펌프; 및 상기 전압신호에 따라 상기 외부 클럭을 지연하여 복수의 지연 클럭을 생성하고, 복수의 상기 외부 클럭의 주파수 영역에 따라 각각 서로 다른 개수의 지연 클럭들을 이용하여 멀티플라이드 클럭을 생성하는 전압제어 지연라인을 포함하되, 상기 멀티플라이드 클럭은 상기 외부 클럭의 정수배가 되고, 상기 피드백 클럭은 상기 복수의 지연 클럭 중에 상기 외부 클럭의 주기만큼 지연된 클럭이다.
실시예에 있어서, 상기 주파수 영역은 기준 주파수를 기준으로 고주파 영역 및 저주파 영역으로 구분된다.
실시예에 있어서, 기 외부 클럭을 입력받아 상기 고주파 영역과 상기 저주파 영역을 구분하여 선택신호를 생성하는 주파수 검출기를 포함하되, 상기 전압제어 지연라인은 상기 선택신호에 응답하여 상기 멀티플라이드 클럭을 생성한다.
실시예에 있어서, 상기 위상 검출기의 상기 검출신호는 업신호(UP) 및 다운신호(DN)이다
실시예에 있어서, 상기 위상 검출기는, 제 1 상태 신호가 인가되는 입력단 자, 외부 클럭(ECLK)이 인가되는 클럭단자, 리셋신호가 입력되는 리셋단자 및 상기 업신호(UP)가 출력되는 출력단자를 포함하는 제 1 플립플롭; 상기 제 1 상태 신호가 인가되는 입력단자, 상기 피드백 클럭이 입력되는 클럭단자, 상기 리셋신호가 인가되는 리셋단자 및 다운신호(DN)가 출력되는 출력단자를 포함하는 제 2 플립플롭; 상기 업신호 및 상기 다운신호를 입력받아 NAND 연산을 수행하는 제 1 논리회로; 및 상지 제 1 논리회로의 출력값과 초기화 신호(EN)를 입력받아 AND 연산을 수행하여 상기 리셋신호를 생성하여 출력하는 제 2 논리회로를 포함한다.
실시예에 있어서, 상기 전하 펌프는, 구동전압(VDD)에 연결된 드레인, 출력 노드에 연결된 소스 및 상기 업신호를 입력받는 게이트를 포함하는 제 1 엔모스 트랜지스터; 상기 출력 노드에 연결된 드레인, 접지에 연결된 소스 및 상기 다운신호를 입력받는 게이트를 포함하는 제 2 엔모스 트랜지스터; 및 상기 출력 노드 및 상기 접지 사이에 연결된 커패시터를 포함하되, 상기 출력노드는 상기 전압신호를 출력한다.
실시예에 있어서, 상기 전압제어 지연라인은 복수의 지연셀을 이용하여 복수의 지연 클럭을 생성한다.
실시예에 있어서, 상기 지연셀은 인버터를 이용하여 입력 클럭을 지연시켜 지연 클럭을 생성한다
실시예에 있어서, 상기 지연셀은, 상기 구동전압에 연결된 소스, 지연 클럭 출력노드에 연결된 드레인, 상기 입력 클럭을 입력받는 게이트를 포함하는 피모스 트랜지스터; 상기 지연 클럭 출력노드에 연결된 드레인 및 상기 입력 클럭을 입력 받는 게이트를 포함하는 제 3 엔모스 트랜지스터; 및 상기 제 3 엔모스 트랜지스터의 소스에 연결된 드레인, 접지에 연결된 소스 및 상기 전압신호를 입력받는 게이트를 포함하는 제 4 엔모스 트랜지스터를 포함한다.
실시예에 있어서, 상기 전압제어 지연라인은 2m(m의 자연수)개의 지연셀을 포함하고, 각의 지연셀을 통하여 순서대로 소정의 지연시간만큼 지연된 2m개의 지연 클럭을 생성하며, 상기 선택신호에 응답하여 지연된 순서대로 상기 m개의 지연 클럭을 이용하여 멀티플라이드 클럭을 생성할 것인지 혹은 상기 2m개의 지연 클럭을 이용하여 상기 멀티플라이드 클럭을 생성할 것인지 결정한다
실시예에 있어서, 상기 외부 클럭이 고주파일 경우, 상기 m개의 지연 클럭을 이용하고, 상기 외부 클럭이 저주파일 경우, 상기 2m개의 지연 클럭을 이용하여 상기 멀티플라이드 클럭을 생성한다.
실시예에 있어서, 상기 전압제어 지연라인은, 상기 외부 클럭으로부터 순서대로 지연된 상기 m개의 지연 클럭을 이용하여 제 1 멀티플라이드 클럭을 생성하는 제 1 멀티플라이드 클럭 생성회로; 상기 2m개의 지연 클럭을 이용하여 제 2 멀티플라이드 클럭을 생성하는 제 2 멀티플라이드 클럭 생성회로; 및 상기 선택신호에 응답하여 상기 제 1 멀티플라이드 클럭 혹은 상기 제 2 멀티플라이드 클럭 중에 어느 하나를 멀티플라이드 클럭으로 선택하는 멀티플라이드 클럭 선택회로를 포함한다.
실시예에 있어서, 상기 전압제어 지연라인은 상기 2m개의 지연 클럭들을 임시로 저장하는 버퍼들을 포함하되, 상기 버퍼들에 저장된 상기 지연 클럭들을 상기 제 1 멀티플라이드 클럭 생성회로 및 상기 제 2 멀티플라이드 클럭 생성회로에 전 달한다.
실시예에 있어서, 상기 제 1 멀티플라이드 클럭 생성회로 및 상기 제 2 멀티플라이드 클럭 생성회로는 상기 외부 클럭의 주기의 1/2되는 멀티플라이드 클럭을 생성한다.
실시예에 있어서, 상기 m이 4이며, 제 1 내지 제 8 지연 클럭을 차례대로 생성한다.
실시예에 있어서, 상기 제 1 멀티플라이드 클럭 생성회로는, 상기 제 1 지연 클럭 및 상기 제 2 지연 클럭을 입력받아 XOR 연산하는 제 1 논리회로; 상기 제 3 지연 클럭 및 상기 제 4 지연 클럭을 입력받아 XOR 연산하는 제 2 논리회로; 및 상기 제 1 논리회로의 출력값과 상기 제 2 논리회로의 출력값을 입력받아 XOR 연산하여 상기 제 1 멀티플라이드 클럭을 출력하는 제 3 논리회로를 포함한다.
실시예에 있어서, 상기 제 2 멀티플라이드 클럭 생성회로는, 상기 제 5 지연 클럭 및 상기 제 6 지연 클럭을 입력받아 XOR 연산하는 제 4 논리회로; 상기 제 7 지연 클럭 및 상기 제 8 지연 클럭을 입력받아 XOR 연산하는 제 5 논리회로; 상기 제 4 논리회로의 출력값 및 상기 제 5 논리회로의 출력값을 입력받아 XOR 연산하는 제 6 논리회로; 상기 제 1 멀티플라이드 클럭 생성회로의 출력값 및 상기 제 6 논리회로의 출력값을 입력받아 XOR 연산하는 제 7 논리회로; 및 상기 제 7 논리회로의 출력값을 1/2배로 나누어 상기 제 2 멀티플라이드 클럭을 생성하는 분주기를 포함한다.
실시예에 있어서, 상기 전압제어 지연라인은 상기 선택신호에 응답하여 제 4 지연 클럭 및 상기 제 8 지연 클럭 중 어느 하나를 상기 피드백 클럭으로 선택하는 피드백 클럭 선택회로를 포함한다.
본 발명에 따른 또 다른 지연 동기 루프 회로는: 외부 클럭과 피드백 클럭의 위상차를 검출하여 검출신호를 생성하는 위상 검출기; 상기 검출신호에 응답하여 전압신호(VCON)의 레벨을 제어하는 전하펌프; 상기 외부 클럭을 입력받아 복수의 주파수 영역에 따른 선택신호를 생성하는 선택신호 발생기; 및 상기 전압신호에 따라 상기 외부 클럭을 지연하여 복수의 지연 클럭을 생성하고, 상기 선택신호에 따라 서로 다른 개수의 지연 클럭들을 이용하여 상기 외부 클럭의 정수배가 되는 멀티플라이드 클럭을 생성하는 전압제어 지연라인을 포함하되, 상기 피드백 클럭은 상기 복수의 지연 클럭 중에 상기 외부 클럭의 주기만큼 지연된다.
본 발명에 따른 지연 동기 루프 회로의 멀티플라이드 클럭 생성방법은: (a) 외부 클럭의 주파수 영역을 검출하는 단계; 및 (b) 상기 (a) 단계에서 검출된 주파수 영역에 따라, 지연셀의 개수를 다르게 하여 멀티플라이드 클럭을 생성한다.
실시예에 있어서, 상기 주파수 영역은 기준 주파수를 기준으로 고주파 영역 및 저주파 영역으로 구분되며, 상기 멀티플라이드 클럭의 주기는 상기 외부 클럭의 주기보다 1/2배이다.
실시예에 있어서 있어서, 상기 외부 클럭이 고주파 영역에 있다면 상기 지연셀의 개수 중 절반을 이용하여 멀티플라이드 클럭을 생성하고, 상기 외부 클럭이 저주파 영역에 있다면, 상기 지연셀을 모두 이용하여 멀티플라이드 클럭을 생성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 지연 동기 루프 회로(100)에 대한 실시예이다. 도 1을 참조하면, 지연 동기 루프 회로(100)는 위상 검출기(120), 전하 펌프(140), 주파수 검출기(160) 및 전압제어 지연라인(180)을 포함하고 있다. 본 발명의 지연 동기 루프(100)는 주파수 검출기(160)에서 검출된 주파수에 따라 다르게 동작한다. 자세한 설명은 도 5에서 하겠다.
위상 검출기(120)는 입력된 외부 클럭(ECLK)과 지연 동기 루프 회로(100)의 지연 클럭(DCLK)의 위상차를 비교하고, 그 결과를 검출신호(UP/DN)로 출력한다. 도 2는 본 발명에 따른 위상 검출기(120)의 실시예이다.
도 2을 참조하면, 위상 검출기(120)는 제 1 플립플롭(122), 제 2 플립플롭(124), NAND 논리회로(126) 및 AND 논리회로(128)를 포함하고 있다. 제 1 플립플롭(122)은 제 1 상태 신호(VDD)가 인가되는 입력단자(D), 외부 클럭(ECLK)이 인가되는 클럭단자(CK), 리셋신호(RST)가 입력되는 리셋단자(RESET) 및 검출신호(UP)가 출력되는 출력단자(Q)를 포함한다. 제 2 플립플롭(124)은 제 1 상태 신호(VDD)가 인가되는 입력단자(D), 지연 클럭(DCLK)가 입력되는 클럭단자(CK), 리셋신호(RESET)가 인가되는 리셋단자(RESET) 및 검출신호(DN)이 출력되는 출력단자(Q)를 포함한다. NAND 논리회로(126)는 검출신호들(UP,DN)을 입력받아 NAND 연산을 수행한다. AND 논리회로(128)는 NAND 논리회로(126)의 출력 신호와 초기화 신호(EN)를 입력받아 AND 연산을 수행하고 리셋신호(RST)을 출력한다.
도 3은 위상 검출기(120)의 동작 설명을 위한 타이밍도이다. 도 3을 참조하면, 지연 클럭(DCLK)는 외부 클럭(ECLK)보다 주기가 짧다. 지연 클럭(DCLK) 및 외부 클럭(ECLK)을 위상 검출기(120)에 입력시키면, 위상 검출기(120)는 도 3과 같이 검출신호(DN)를 "하이" 상태로 만들고, 검출신호(UP)를 "로우" 상태로 만들어 전하 펌프(140)에 전달한다.
전하 펌프(140)는 위상 검출기(120)으로부터 전달받은 검출신호들(UP/DN)에 응답하여, 전압신호(VCON)을 조절한다. 도 4는 본 발명의 전하 펌프(140)의 실시예이다. 도 4를 참조하면, 전하 펌프(140)는 엔모스 트랜지스터들(N1,N2) 및 커패시터(C)를 포함하고 있다.
제 1 엔모스 트랜지스터(N1)는 구동전압(VDD)에 연결된 드레인, 출력 노드(141)에 연결된 소스 및 검출신호(UP)을 입력받는 게이트를 포함하고 있다. 제 2 엔모스 트랜지스터(N2)는 출력 노드(141)에 연결된 드레인, 접지에 연결된 소스 및 검출신호(DN)을 입력받는 게이트를 포함하고 있다. 커패시터(C)는 출력 노드(141)과 접지 사이에 연결되어 있다. 전압신호(VCON)는 출력 노드(141)의 전압 레벨이다.
도 4를 참조하면, 전하 펌프(140)의 동작은 다음과 같다. 검출신호(UP)가 '하이' 상태이면, 제 1 엔모스 트랜지스터(N1)는 턴온되어 커패시터(C)에 전하가 충전된다. 따라서, 출력 노드(141)의 전압(VCON) 레벨은 상승하게 된다. 한편, 검출신호(DN)가 '하이' 상태이면, 제 2 엔모스 트랜지스터(N2)는 턴온되어 커패시터(C) 에 충전된 전하는 접지로 빠지게 된다. 따라서, 출력 노드(141)의 전압(VCON) 레벨은 하강하게 된다. 본 발명의 전하 펌프(140)의 출력(VCON)은 전압제어 지연라인(180)에 전달된다.
주파수 검출기(160)는 외부 클럭(ECLK)을 입력받아 기준 주파수와 비교하여 선택신호(SEL)을 생성한다. 본 발명에서 기준 주파수는 하나로 고정하고 있다. 예를들어, 40MHz를 기준 주파수로 생각해 보겠다. 외부 클럭(ECLK)의 주파수가 40MHz보다 이상일 때, 주파수 검출기(160)는 선택신호(SEL)을 '하이' 상태로 출력한다. 반면, 외부 클럭(ECLK)의 주파수가 40MHz 이하일 때, 주파수 검출기(160)는 선택신호(SEL)을 '로우' 상태로 출력한다. 주파수 검출기(160)의 선택신호(SEL)는 전압제어 지연라인(180)에 전달된다.
본 발명의 주파수 검출기(160)는 2개 이상의 기준 주파수들을 가질 수도 있다. 따라서, 각 기준 주파수들 사이의 구간마다 서로 다른 복수의 선택신호(SEL)를 생성하여 전압제어 지연라인(180)에 전달한다.
전압제어 지연라인(160)은 외부 클럭(ECLK)을 입력받아 지연 클럭(DCLK) 및 멀티플라이드 클럭(MCLK)을 생성한다. 여기서 지연 클럭(DCLK)은 외부 클럭(ECLK)가 지연된 클럭이고, 멀티플라이드 클럭(MCLK)은 외부 클럭(ECLK)의 정수배의 클럭이다. 본 발명의 전압제어 지연라인(160)은 주파수에 따라 다르게 동작한다. 좀더 상세하게 설명하면, 기준 주파수를 기준으로 고주파일 때 동작과 저주파일 때 동작이 다르다.
도 5는 본 발명에 따른 전압제어 지연라인(160)의 실시예이다. 도 5를 참조 하면, 전압제어 지연라인(160)은 지연셀들(210~217), 버퍼들(220,222), 제 1 멀티플라이드 클럭 생성회로(230), 제 2 멀티플라이드 클럭 생성회로(240), 멀티플라이드 클럭 선택회로(250) 및 지연 클럭 선택회로(260)를 포함하고 있다.
지연셀들(210~217)은 입력되는 클럭을 소정의 지연시간(DT)만큼 지연시키는 지연셀들을 직렬로 연결하고 있다. 여기서 지연셀은 전압신호(VCON)에 응답하여 입력되는 클럭의 지연시간(DT)을 제어한다. 전압신호(VCON) 레벨이 클수록 지연시간(DT)은 짧아지고, 전압신호(VCON) 레벨이 작을수록 지연시간(DT)은 길어진다. 일반적으로 외부 클럭(ECLK)의 주기가 빠르면 전압신호(VCON) 레벨이 크며, 외부 클럭(ECLK)의 주기가 느리면 전압신호(VCON) 레벨이 작다.
본 발명의 지연셀들(210~217)은 인버터를 이용할 수 있다. 도 6은 인버터를 이용한 지연셀(210)에 대한 실시예이다. 도6을 참조하면, 지연셀(210)은 피모스 트랜지스터(P) 및 엔모스 트랜지스터들(N3,N4)를 포함하고 있다. 피모스 트랜지스터(P)는 구동전압(VDD)에 연결된 소스, 노드(218)에 연결된 드레인 및 입력클럭(ECLK)을 입력받는 게이트를 포함하고 있다. 엔모스 트랜지스터(N3)는 노드(28)에 연결된 드레인, 노드(219)에 연결된 소스 및 입력클럭(ECLK)을 입력받는 게이트를 포함하고 있다. 엔모스 트랜지스터(N4)는 노드(219)에 연결된 드레인, 접지에 연결된 소스 및 전압신호(VCON)을 입력받는 게이트를 포함하고 있다.
본 발명의 지연셀(210)은 전압신호(VCON)에 따라 전류량을 제어된다. 이때 제어되는 전류량은 지연시간(DT)과 상관이 있다. 따라서 전압신호(VCON) 레벨에 따라 지연시간(DT)가 제어된다.
본 발명의 지연셀은 설명의 편의를 위하여 8개이며, 지연시간(DT)은 외부 클럭(ECLK) 주기의 1/4(T/4)로 한정하였다. 지연셀들(210~217)은 외부 클럭(ECLK)을 입력받아 각각의 지연 클럭들(DCLK0~DCLK7)을 생성한다.
버퍼들(220,222)은 지연셀들(210~217)로부터 생성된 지연 클럭들(DCLK0~DCLK7)을 임시로 저장한다. 제 1 버퍼(220)는 지연 클럭들(DCLK0~DCLK3)을 입력받는다. 제 1 버퍼(220)에 입력된 지연 클럭들(DCLK0~DCLK3)은 전압제어 지연라인(180)의 고주파용 동작을 위해 이용된다. 제 2 버퍼(222)는 지연 클럭들(DCLK4~DCLK7)을 입력받는다. 제 2 버퍼(222)에 입력된 지연 클럭들(DCLK4~DCLK7)은 전압제어 지연라인(180)의 저주파용 동작을 위해 이용된다.
제 1 멀티플라이드 클럭 생성회로(230)는 고주파용 지연 클럭들(DCLK0~DCLK3)을 입력받아 고주파용 멀티플라이드 클럭(HMCLK)을 생성한다. 제 1 멀티플라이드 클럭 생성회로(230)는 세개의 XOR 논리회로들(231~233))을 포함하고 있다. 제 1 XOR 논리회로(231)는 지연 클럭(DCLK0) 및 지연 클럭(DCLK1)을 입력받아 XOR 연산하여 출력한다. 제 2 XOR 논리회로(232)는 지연 클럭(DCLK2) 및 지연 클럭(DCLK3)을 입력받아 XOR 연산하여 출력한다. 제 3 XOR 논리회로(233)는 제 1 XOR 논리회로(231)의 출력값과 제 2 XOR 논리회로(232)의 출력값을 입력받아 XOR 연산하여 멀티플라이드 클럭(HMCLK)을 생성한다. 도 7은 본 발명의 제 1 멀티플라이드 클럭 발생기(230)로부터 멀티플라이드 클럭(HMCLK)을 생성하는 타이밍도를 보여주고 있다. 본 발명의 제 1 멀티플라이드 클럭 생성회로(230)는 지연 클럭들(DCLK0~DCLK3)을 이용하여 고주파용 멀티플라이드 클럭(HMCLK)을 생성한다. 도 5 에서 제 1 멀티플라이드 클럭 생성회로(230)는 세개의 XOR 논리회로들(231~233)을 이용하여 멀티플라이드 클럭(HMCLK)을 생성하였지만, 다양한 논리회로들의 조합으로 멀티플라이드 클럭(HMCLK)을 생성할 수 있다.
제 2 멀티플라이드 클럭 생성회로(240)는 저주파용 지연 클럭들(DCLK4~DCLK7) 및 제 1 멀티플라이드 클럭 생성회로(230)로부터 생성된 멀티플라이드 클럭(HMCLK)을 입력받아 저주파용 멀티플라이드 클럭(LMCLK)을 생성한다. 도 5을 참조하면, 제 2 멀티플라이드 클럭 생성회로(240)는 네 개의 XOR 논리회로들(241~244) 및 분주기(245)를 포함하고 있다.
제 4 XOR 논리회로(241)는 지연 클럭(DCLK4) 및 지연 클럭(DCLK5)을 입력받아 XOR 연산하여 출력한다. 제 5 XOR 논리회로(242)는 지연 클럭(DCLK6) 및 지연 클럭(DCLK7)을 입력받아 XOR 연산하여 출력한다. 제 6 XOR 논리회로(243)는 제 4 XOR 논리회로(241)의 출력값과 제 5 XOR 논리회로(242)의 출력값을 입력받아 XOR 연산하여 멀티플라이드 클럭(HLMCLK')을 생성한다. 제 7 XOR 논리회로(244)는 제 6 XOR 논리회로(243)의 출력값(HLMCLK')와 제 1 멀티플라이드 클럭 생성회로(230)의 출력값(HMCLK)을 입력받아 XOR 연산하여 멀티플라이드 클럭(HLMCLK)을 생성한다. 분주기(246)는 제 7 XOR 논리회로(244)로부터 전달된 멀티플라이드 클럭(HLMCLK)을 1/2배로 분주하여 저주파용 멀티플라이드 클럭(LMCLK)을 생성한다. 도 8은 본 발명의 제 2 멀티플라이드 클럭 발생기(240)로부터 멀티플라이드 클럭(HMCLK)을 생성하는 타이밍도를 보여주고 있다. 본 발명의 제 2 멀티플라이드 클럭 생성회로(240)는 지연 클럭들(DCLK0~DCLK7)을 이용하여 저주파용 멀티플라이드 클럭(LMCLK)을 생성 한다. 도 5에서 제 2 멀티플라이드 클럭 생성회로(232)는 네개의 XOR 논리회로들(241~244) 및 분주기(245)를 이용하여 멀티플라이드 클럭(HMCLK)을 생성하였지만, 다양한 논리회로들의 조합으로 멀티플라이드 클럭(LMCLK)을 생성할 수 있다.
멀티플라이드 클럭 선택회로(250)는 선택신호(SEL)에 응답하여 제 1 클럭 생성회로(230)에서 전달된 멀티플라이드 클럭(HMCLK)와 제 2 멀티플라이드 클럭 생성회로(240)에서 전달된 멀티플라이드 클럭(LMCLK)중에 어느 하나를 멀티플라이드 클럭(MCLK)으로 선택한다. 여기서 선택신호(SEL)는 주파수 검출기(160)로부터 전달된다.
지연 클럭 선택회로(260)는 선택신호(SEL)에 응답하여 지연 클럭(DCLK3) 및 지연 클럭(DCLK7) 중에 어느 하나를 지연 클럭(DCLK)으로 선택한다. 여기서 선택신호(SEL)는 주파수 검출기(160)로부터 전달된다.
본 발명의 전압제어 지연라인(180)은 고주파용 멀티플라이드 클럭(HMCLK) 및 저주파용 멀티플라이드 클럭(LMCLK)을 생성한다. 그리고 전압제어 지연라인(180)은 입력 주파수 즉 외부 클럭(ECLK)에 따라 고주파용 멀티플라이드 클럭(HMCLK) 혹은 저주파용 멀티플라이드 클럭(LMCLK) 중에서 어느 하나를 멀티플라이드 클럭(MCLK)으로 선택하게 된다.
본 발명의 지연 동기 루프 회로(100)는 주파수 검출기(160)에서 외부 클럭(ECLK)이 고주파인지 저주파인지 확인한 후, 그 결과에 따라 다르게 동작한다. 외부 클럭(ECLK)가 고주파일 경우, 지연 동기 루프 회로(100)의 전압제어 지연라인(180)은 전체 지연 클럭들(DCLK0~DCLK7)중에서 절반(DCLK0~DCLK3)만 이용하여 멀 티플라이드 클럭(MCLK)을 생성한다. 한편 외부 클럭(ECLK)가 저주파일 경우, 지연 동기 루프 회로(100)의 전압제어 지연라인(180)은 전체 지연 클럭들(DCLK0~DCLK7)을 이용하여 멀티플라이드 클럭(MCLK)을 생성한다. 도 6 및 도 7에서 보았듯이, 외부 클럭(ECLK)가 고주파이거나 저주파이거나 상관없이 본 발명의 지연 동기 루프 회로(100)는 동일한 지연시간(DT)을 이용하고 있다. 여기서 동일한 지연시간(DT)은 동일한 전압신호(VCON) 레벨이 인가되고 있다는 것을 의미한다.
도 9는 본 발명의 전압제어 지연회로(100)의 입력 주파수에 따른 전압신호(VCON)의 레벨 변화를 보여주고 있다. 여기서 입력 주파수는 외부 클럭(ECLK)의 주파수이다. 도 9을 참조하면, 종래의 전압제어 지연회로는 입력 주파수가 커질수록 그에 따라 전압신호(VCON)도 커졌다. 종래 기술에 따른 전압제어 지연회로는 넓은 주파수 영역을 확보하기 위해서 그만큼 전압변화가 커야만 했다. 반면, 본 발명의 전압제어 지연회로(100)는 기준 주파수(fr)을 중심으로 소정의 전압변화(VL~VH)를 하더라도, 종래의 전압제어 지연회로의 동작 주파수의 영역 이상으로 동작 주파수를 확장하게 된다.
도 9에서 본 발명의 전압제어 지연회로(100)는 주파수 영역을 기준 주파수(fr)을 기준으로 두 가지로 구분하였지만 반드시 그럴 필요는 없다. 본 발명의 전압제어 지연회로(100)는 3개 이상의 복수의 주파수 영역으로 확장하여 동작할 수 있다.
도 10은 본 발명의 전압제어 지연회로를 3개의 주파수 영역으로 구분하여 동작하는 실시예를 보여주고 있다. 도 10을 참조하면, 종래의 전압제어 지연회 로(100)는 전압신호(VCON)에 의해 주파수(fprior)까지 밖에 제어할 수 없다. 반면, 본 발명의 전압제어 지연회로(100)는 두개의 기준 주파수(fr1,fr2)에 의해 세 개의 주파수 영역에 따라 동작한다. 따라서, 전압신호(VCON)의 소정의 변동 구간(VL~VH)내에서, 본 발명의 전압제어 지연회로는 주파수(fprevent)까지 제어할 수 있다. 본 발명의 전압제어 지연회로는 전압신호(VCON)의 소정의 변동구간(VL~VH)내에서 동작 주파수 영역을 확장하게 된다.
본 발명의 지연 동기 루프 회로(100)는 입력 주파수에 따라 다르게 동작하여 멀티플라이드 클럭(MCLK)을 생성하고 있다. 이에 따라, 지연 동기 루프 회로(100)는 전압신호(VCON) 레벨 변화가 크지 않더라도 넓은 입력 주파수에 대하여 멀티플라이드 클럭(MCLK)을 생성할 수 있게 된다.
본 발명의 지연 동기 루프 회로(100)는 기준 주파수를 하나로 한정하고 있는데, 반드시 그럴 필요는 없다. 지연 동기 루프 회로(100)는 다양한 기준 주파수들을 이용하여 만들어진 구간에 따라 다르게 동작하여 멀티플라이드 클럭(MCLK)을 생성할 수 있다.
종래의 지연 동기 루프 회로는 구동전압이 낮아지면 낮아질수록 전압신호(VCON)의 변동 영역이 작아져 동작 주파수 영역이 줄어드는 문제점이 있었다. 반면에 본 발명의 지연 동기 루프 회로는 구동전압이 낮아져 전압신호(VCON)의 변동이 작아지더라, 주파수에 따라 동작을 다르게 함으로 보다 넓은 동작 주파수 영역을 확보하게 된다.
또한, 본 발명의 지연 동기 루프 회로(100)는 고주파의 경우 저주파에서 사 용하는 지연시간을 이용할 수 있음으로 노이즈 특성도 좋아진다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 지연 동기 루프 회로는 입력 주파수에 따라 동작을 달리함에 따라 전압신호의 변화가 크지 않더라도 넓은 동작 주파수를 확보하게 된다.

Claims (22)

  1. 외부 클럭과 피드백 클럭의 위상차를 검출하여 검출신호를 생성하는 위상 검출기;
    상기 검출신호에 응답하여 전압신호(VCON)의 레벨을 제어하는 전하펌프; 및
    상기 전압신호에 따라 상기 외부 클럭을 지연하여 복수의 지연 클럭을 생성하고, 상기 외부 클럭의 주파수 영역에 따라 각각 서로 다른 개수의 지연 클럭들을 이용하여 멀티플라이드 클럭을 생성하는 전압제어 지연라인을 포함하되,
    상기 멀티플라이드 클럭은 상기 외부 클럭의 정수배가 되고, 상기 피드백 클럭은 상기 복수의 지연 클럭 중에 상기 외부 클럭의 주기만큼 지연된 클럭인 지연 동기 루프 회로.
  2. 제 1 항에 있어서,
    상기 주파수 영역은 기준 주파수를 기준으로 고주파 영역 및 저주파 영역으로 구분되는 지연 동기 루프 회로.
  3. 제 2 항에 있어서,
    상기 외부 클럭을 입력받아 상기 고주파 영역과 상기 저주파 영역을 구분하여 선택신호를 생성하는 주파수 검출기를 더 포함하되,
    상기 전압제어 지연라인은 상기 선택신호에 응답하여 상기 멀티플라이드 클 럭을 생성하는 지연 동기 루프 회로.
  4. 제 3 항에 있어서,
    상기 위상 검출기의 상기 검출신호는 업신호(UP) 및 다운신호(DN)를 포함하는 지연 동기 루프 회로.
  5. 제 4 항에 있어서,
    상기 위상 검출기는,
    제 1 상태 신호가 인가되는 입력단자, 외부 클럭(ECLK)이 인가되는 클럭단자, 리셋신호가 입력되는 리셋단자 및 상기 업신호(UP)가 출력되는 출력단자를 포함하는 제 1 플립플롭;
    상기 제 1 상태 신호가 인가되는 입력단자, 상기 피드백 클럭이 입력되는 클럭단자, 상기 리셋신호가 인가되는 리셋단자 및 다운신호(DN)가 출력되는 출력단자를 포함하는 제 2 플립플롭;
    상기 업신호 및 상기 다운신호를 입력받아 NAND 연산을 수행하는 제 1 논리회로; 및
    상지 제 1 논리회로의 출력값과 초기화 신호(EN)를 입력받아 AND 연산을 수행하여 상기 리셋신호를 생성하여 출력하는 제 2 논리회로를 포함하는 지연 동기 루프 회로.
  6. 제 4 항에 있어서,
    상기 전하 펌프는,
    구동전압(VDD)에 연결된 드레인, 출력 노드에 연결된 소스 및 상기 업신호를 입력받는 게이트를 포함하는 제 1 엔모스 트랜지스터;
    상기 출력 노드에 연결된 드레인, 접지에 연결된 소스 및 상기 다운신호를 입력받는 게이트를 포함하는 제 2 엔모스 트랜지스터; 및
    상기 출력 노드 및 상기 접지 사이에 연결된 커패시터를 포함하되,
    상기 출력노드는 상기 전압신호를 출력하는 지연 동기 루프 회로.
  7. 제 4 항에 있어서,
    상기 전압제어 지연라인은 복수의 지연셀을 이용하여 복수의 지연 클럭을 생성하는 지연 동기 루프 회로.
  8. 제 7 항에 있어서,
    상기 지연셀은 인버터를 이용하여 입력 클럭을 지연시켜 지연 클럭을 생성하는 지연 동기 루프 회로.
  9. 제 8 항에 있어서,
    상기 지연셀은,
    상기 구동전압에 연결된 소스, 지연 클럭 출력노드에 연결된 드레인, 상기 입력 클럭을 입력받는 게이트를 포함하는 피모스 트랜지스터;
    상기 지연 클럭 출력노드에 연결된 드레인 및 상기 입력 클럭을 입력받는 게이트를 포함하는 제 3 엔모스 트랜지스터; 및
    상기 제 3 엔모스 트랜지스터의 소스에 연결된 드레인, 접지에 연결된 소스 및 상기 전압신호를 입력받는 게이트를 포함하는 제 4 엔모스 트랜지스터를 포함하는 지연 동기 루프 회로.
  10. 제 7 항에 있어서,
    상기 전압제어 지연라인은 2m(m의 자연수)개의 지연셀을 포함하고, 각각의 지연셀을 통하여 순서대로 소정의 지연시간만큼 지연된 2m개의 지연 클럭을 생성하며, 상기 선택신호에 응답하여 지연된 순서대로 상기 m개의 지연 클럭을 이용하여 멀티플라이드 클럭을 생성할 것인지 혹은 상기 2m개의 지연 클럭을 이용하여 상기 멀티플라이드 클럭을 생성할 것인지 결정하는 지연 동기 루프 회로.
  11. 제 10 항에 있어서,
    상기 외부 클럭이 고주파일 경우, 상기 m개의 지연 클럭을 이용하고, 상기 외부 클럭이 저주파일 경우, 상기 2m개의 지연 클럭을 이용하여 상기 멀티플라이드 클럭을 생성하는 지연 동기 루프 회로.
  12. 제 11 항에 있어서,
    상기 전압제어 지연라인은,
    상기 외부 클럭으로부터 순서대로 지연된 상기 m개의 지연 클럭을 이용하여 제 1 멀티플라이드 클럭을 생성하는 제 1 멀티플라이드 클럭 생성회로;
    상기 2m개의 지연 클럭을 이용하여 제 2 멀티플라이드 클럭을 생성하는 제 2 멀티플라이드 클럭 생성회로; 및
    상기 선택신호에 응답하여 상기 제 1 멀티플라이드 클럭 혹은 상기 제 2 멀티플라이드 클럭 중에 어느 하나를 멀티플라이드 클럭으로 선택하는 멀티플라이드 클럭 선택회로를 포함하는 지연 동기 루프 회로.
  13. 제 12 항에 있어서,
    상기 전압제어 지연라인은 상기 2m개의 지연 클럭들을 임시로 저장하는 버퍼들을 포함하되,
    상기 버퍼들에 저장된 상기 지연 클럭들을 상기 제 1 멀티플라이드 클럭 생성회로 및 상기 제 2 멀티플라이드 클럭 생성회로에 전달하는 지연 동기 루프 회로.
  14. 제 12 항에 있어서,
    상기 제 1 멀티플라이드 클럭 생성회로 및 상기 제 2 멀티플라이드 클럭 생성회로는 상기 외부 클럭의 주기의 1/2되는 멀티플라이드 클럭을 생성하는 지연 동기 루프 회로.
  15. 제 14 항에 있어서,
    상기 m이 4이며, 제 1 내지 제 8 지연 클럭을 차례대로 생성하는 지연 동기 루프 회로.
  16. 제 15 항에 있어서,
    상기 제 1 멀티플라이드 클럭 생성회로는,
    상기 제 1 지연 클럭 및 상기 제 2 지연 클럭을 입력받아 XOR 연산하는 제 1 논리회로;
    상기 제 3 지연 클럭 및 상기 제 4 지연 클럭을 입력받아 XOR 연산하는 제 2 논리회로; 및
    상기 제 1 논리회로의 출력값과 상기 제 2 논리회로의 출력값을 입력받아 XOR 연산하여 상기 제 1 멀티플라이드 클럭을 출력하는 제 3 논리회로를 포함하는 지연 동기 루프 회로.
  17. 제 16 항에 있어서,
    상기 제 2 멀티플라이드 클럭 생성회로는,
    상기 제 5 지연 클럭 및 상기 제 6 지연 클럭을 입력받아 XOR 연산하는 제 4 논리회로;
    상기 제 7 지연 클럭 및 상기 제 8 지연 클럭을 입력받아 XOR 연산하는 제 5 논리회로;
    상기 제 4 논리회로의 출력값 및 상기 제 5 논리회로의 출력값을 입력받아 XOR 연산하는 제 6 논리회로;
    상기 제 1 멀티플라이드 클럭 생성회로의 출력값 및 상기 제 6 논리회로의 출력값을 입력받아 XOR 연산하는 제 7 논리회로; 및
    상기 제 7 논리회로의 출력값을 1/2배로 나누어 상기 제 2 멀티플라이드 클럭을 생성하는 분주기를 포함하는 지연 동기 루프 회로.
  18. 제 15 항에 있어서,
    상기 전압제어 지연라인은 상기 선택신호에 응답하여 제 4 지연 클럭 및 상기 제 8 지연 클럭 중 어느 하나를 상기 피드백 클럭으로 선택하는 피드백 클럭 선택회로를 포함하는 지연 동기 루프 회로.
  19. 외부 클럭과 피드백 클럭의 위상차를 검출하여 검출신호를 생성하는 위상 검출기;
    상기 검출신호에 응답하여 전압신호(VCON)의 레벨을 제어하는 전하펌프;
    상기 외부 클럭을 입력받아 복수의 주파수 영역에 따른 선택신호를 생성하는 선택신호 발생기; 및
    상기 전압신호에 따라 상기 외부 클럭을 지연하여 복수의 지연 클럭을 생성하고, 상기 선택신호에 따라 서로 다른 개수의 지연 클럭들을 이용하여 상기 외부 클럭의 정수배가 되는 멀티플라이드 클럭을 생성하는 전압제어 지연라인을 포함하되,
    상기 피드백 클럭은 상기 복수의 지연 클럭 중에 상기 외부 클럭의 주기만큼 지연된 클럭인 지연 동기 루프 회로.
  20. 지연 동기 루프 회로의 멀티플라이드 클럭 생성방법에 있어서:
    (a) 외부 클럭의 주파수 영역을 검출하는 단계; 및
    (b) 상기 (a) 단계에서 검출된 주파수 영역에 따라, 지연셀의 개수를 다르게 하여 멀티플라이드 클럭을 생성하는 멀티플라이드 클럭 생성방법.
  21. 제 20 항에 있어서,
    상기 주파수 영역은 기준 주파수를 기준으로 고주파 영역 및 저주파 영역으로 구분되며, 상기 멀티플라이드 클럭의 주기는 상기 외부 클럭의 주기보다 1/2배인 멀티플라이드 클럭 생성방법.
  22. 제 21 항에 있어서,
    상기 외부 클럭이 고주파 영역에 있다면 상기 지연셀의 개수 중 절반을 이용하여 멀티플라이드 클럭을 생성하고,
    상기 외부 클럭이 저주파 영역에 있다면, 상기 지연셀을 모두 이용하여 멀티플라이드 클럭을 생성하는 멀티플라이드 클럭 생성방법.
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