CN111541446B - 时钟同步电路 - Google Patents

时钟同步电路 Download PDF

Info

Publication number
CN111541446B
CN111541446B CN202010418420.7A CN202010418420A CN111541446B CN 111541446 B CN111541446 B CN 111541446B CN 202010418420 A CN202010418420 A CN 202010418420A CN 111541446 B CN111541446 B CN 111541446B
Authority
CN
China
Prior art keywords
clock
phase
degrees
flip
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010418420.7A
Other languages
English (en)
Other versions
CN111541446A (zh
Inventor
陈忱
袁玉帛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
Shanghai Zhaoxin Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Zhaoxin Semiconductor Co Ltd filed Critical Shanghai Zhaoxin Semiconductor Co Ltd
Priority to CN202010418420.7A priority Critical patent/CN111541446B/zh
Publication of CN111541446A publication Critical patent/CN111541446A/zh
Application granted granted Critical
Publication of CN111541446B publication Critical patent/CN111541446B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开一种时钟同步电路，该时钟同步电路包括：一时钟相位调整器、一时钟采样器，及一控制器。该时钟相位调整器接收一第一时钟，并且依据一第一控制信号，调整该第一时钟的相位，用以输出一第二时钟，使得该第二时钟的相位实质相等于该第一时钟的相位；以及依据一第二控制信号输出一第三时钟，并且该第三时钟的相位响应于该第二控制信号的电压大小。该时钟采样器依据该第一时钟与该第二时钟的相位先后输出一指示信号。该控制器接收该指示信号，并且依据该指示信号对应地输出该第一控制信号给该时钟相位调整器。

Description

时钟同步电路
技术领域
本发明涉及一种时钟同步电路，特别涉及用于将一存储器的内部时钟同步于其外部时钟的一种时钟同步电路。
背景技术
在现有的技术中，存储器(例如双倍数数据同步动态随机存取存储器5(DoubleData Rate Synchronous Dynamic Random Access Memory：DDR5))中的芯片选择信号(chip select signal：CS)及指令信号(command signal：CA)是由其存储器的内部时钟所产生，并且由存储器的外部时钟直接进行采样。上述结构的局限性在于，由于需要满足捕获(采样)时钟时的设定及保持裕度(margin)，因此不能使用整个外部时钟中的所有相位。
在DDR5的规格中，提供一训练时序(training sequence)用以对存储器中的上述芯片选择信号(CS)及上述指令信号(CA)进行训练。为了完成上述训练时序，需要可以在连续时钟范围内使用的外部时钟的所有相位。
发明内容
为了要让外部时钟的所有相位皆可被使用，本发明提出一时钟同步电路，用以将内部时钟及外部时钟进行同步。依据本发明一实施例的时钟同步电路，包括一时钟相位调整器、一时钟采样器，及一控制器。该时钟相位调整器接收一第一时钟，并且依据一第一控制信号，调整该第一时钟的相位，用以输出一第二时钟，使得该第二时钟的相位实质相等于该第一时钟的相位；以及依据一第二控制信号输出一第三时钟，并且该第三时钟的相位响应于该第二控制信号的电压大小。该时钟采样器依据该第一时钟与该第二时钟的相位先后输出一指示信号。该控制器接收该指示信号，并且依据该指示信号对应地输出该第一控制信号给该时钟相位调整器。
如上述的时钟同步电路，还包括一逻辑电路。该逻辑电路对该第二时钟进行相位偏移，并且依据相位大小依序产生多个相位偏移时钟。两相邻的该等相位偏移时钟具有相同的相位差。该逻辑电路依据该第三时钟的相位，选择该等相位偏移时钟中的一个，使得所选择的该等相位偏移时钟的相位相等于该第三时钟的相位。
如上述的时钟同步电路，还包括一锁相回路，用以产生该第一时钟。当该第一时钟的相位先于该第二时钟的相位，则该指示信号为逻辑低电平；当该第二时钟的相位先于该第一时钟的相位，则该指示信号为逻辑高电平。当该指示信号由逻辑低电平变为逻辑高电平，该控制器对应地输出该第一控制信号给该时钟相位调整器，使得该时钟相位调整器将该第二时钟的相位与该第一时钟的相位进行同步。
如上述的时钟同步电路，其中，该逻辑电路包括多个移相器、一第一D触发器、一第二D触发器组、一选择器，及一第三D触发器。该等移相器用以依据该第二时钟，产生相位0度的该相位偏移时钟、相位90度的该相位偏移时钟、相位180度的该相位偏移时钟，以及相位270度的该相位偏移时钟。该第一触发器接收该第一时钟。该第二D触发器组包括一第一子D触发器、一第二子D触发器、一第三子D触发器，及一第四子D触发器。该第一子D触发器用以接收相位0度的该相位偏移时钟。该第二子D触发器用以接收相位90度的该相位偏移时钟。该第三子D触发器用以接收相位180度的该相位偏移时钟。该第四子D触发器用以接收相位270度的该相位偏移时钟。该选择器将该第三时钟与该等移相器所输出的该等相位偏移时钟做比较，并依据比较结果，选择并输出相位相等于该第三时钟的该相位偏移时钟。该第三D触发器，接收所选择的该相位偏移时钟。
如上述的时钟同步电路，其中，该第一D触发器、该第二触发器组，及该第三触发器用以传输来自于该控制器的数据。
附图说明
图1为本公开实施例的时钟同步电路100的方块图。
图2为本公开实施的图1的选择器136的内部示意图。
图3A-3E为本公开实施例的在图2的相位频率检测器的操作示意图。
具体实施方式
本发明参照附图进行描述，其中遍及附图上的相同参考数字标示了相似或相同的元件。上述附图并没有依照实际比例大小描绘，其仅仅提供对本发明的说明。一些发明的型态描述于下方作为图解示范应用的参考。这意味着许多特殊的细节，关系及方法被阐述来对这个发明提供完整的了解。无论如何，本领域技术人员将认识到若没有一个或更多的特殊细节或用其他方法，此发明仍然可以被实现。以其他例子来说，众所皆知的结构或操作并没有详细列出以避免对这发明的混淆。本发明并没有被阐述的行为或事件顺序所局限，如有些行为可能发生在不同的顺序亦或同时发生在其他行为或事件之下。此外，并非所有阐述的行为或事件都需要被执行在与现有发明相同的方法之中。
图1为本公开实施例的时钟同步电路100的方块图。如图1所示，一时钟同步电路100包括一时钟相位调整器102、一时钟采样器104、一控制器106、一锁相回路108，及一逻辑电路110。时钟相位调整器102可为一电压控制延迟线(voltage-controlled delay line)电路，接收一内部时钟122，依据一控制信号128的电压高低即电压大小，对应地调整内部时钟122的相位，用以输出一外部时钟124，并且依据一控制信号130的电压高低，对应地输出一外部相位时钟126。换句话说，时钟相位调整器102所输出的外部相位时钟126的相位依据控制信号130的电压高低而调整。在一些实施例中，时钟相位调整器102依据该控制信号128或130的不同电压大小，而将内部时钟122的一周期依据不同相位划分为64个相位分点，每个相位分点间隔360度/64＝5.625度，用以输出不同相位的外部时钟124或外部相位时钟126。亦即，64个相位分点中的第1相位分点为相位0度，64个相位分点的第10相位分点为相位56.25度，64个相位分点的第32相位分点为相位180度。此外，每一相位分点(第1相位分点、第2相位分点、…、第64相位分点)的相位可分别对应于不同电压大小的控制信号128或130。例如，当时钟相位调整器102接收到电压1V的控制信号130时(假设控制信号130的电压范围为1V至3V，每一电压分点的电压差为(3-1)/64＝0.03125V)，则会输出相位0度的外部相位时钟126(与内部时钟122的相位相同)。当相位调整器102接收到电压1.3125V的控制信号130时，则会输出相位56.25度的外部相位时钟126。当相位调整器102接收到电压2V的控制信号130时，则会输出相位180度的外部相位时钟126。
时钟采样器104依据内部时钟122与外部时钟124的相位先后输出一指示信号132。在一些实施例中，时钟采样器104可为一相位频率检测器(phasefrequency detector：PFD)。时钟采样器104接收内部时钟122与外部时钟124，当内部时钟122的相位先于外部时钟124的相位时，则输出逻辑高电平的指示信号132给控制器106。当内部时钟122的相位落后于外部时钟124的相位时，时钟采样器104则输出逻辑低电平的指示信号132给控制器106。控制器106接收指示信号132，并且依据指示信号132对应地输出控制信号128给时钟相位调整器102。在一些实施例中，当指示信号132由逻辑低电平变为逻辑高电平，或由逻辑高电平变为逻辑低电平时，表示当下内部时钟122的相位与外部时钟124的相位实质相等，因此控制器106对应地输出控制信号128给时钟相位调整器102，使得时钟相位调整器102将外部时钟124的相位与内部时钟122的相位进行同步。举例来说，控制器106可预先设定一初始电压给控制信号128，例如控制信号128的初始电压为1.5V，此时时钟相位调整器接收到初始电压为1.5V的控制信号128后，对应地输出相位90度的外部时钟124。时钟采样器104接收到相位0度的内部时钟122及相位90度的外部时钟，由于相位0度的内部时钟122落后相位90度的外部时钟，此时时钟采样器104会输出逻辑低电平的指示信号132给控制器106。当控制器106接收到逻辑低电平的指示信号132后，会对应地降低控制信号128的电压(例如由1.5V降低至1.25V)，使得时钟相位调整器102所输出外部时钟124由相位90度变为相位45度，进而将外部时钟124的相位逼近于内部时钟122的相位。
在一些实施例中，若锁相回路108所输出的内部时钟122为相位180度，并且控制器106设定控制信号128的该初始电压为1.25V，此时时钟相位调整器102依据所接收的1.25V控制信号128，对应地输出相位45度的外部时钟124。时钟采样器104接收相位180度的内部时钟及相位45度的外部时钟124，由于相位180度的内部时钟领先相位45度的外部时钟124，此时时钟采样器104会输出逻辑高电平的指示信号132给控制器106。当控制器106接收到逻辑高电平的指示信号132后，会对应地提高控制信号128的电压(例如由1.25V提高至1.75V)，使得时钟相位调整器102所输出外部时钟124由相位45度变为相位135度，进而将外部时钟124的相位逼近于内部时钟122的相位。如上述实施例所述，控制器106持续依据时钟采样器所输出的指示信号132，对应地提高或降低控制信号128的电压大小，使得时钟相位调整器102将外部时钟124的相位逐渐向内部时钟122的相位逼近，最后使得外部时钟124的相位可与内部时钟122的相位实质相等，而达成将外部时钟124相位与内部时钟122的相位进行同步的目的。
图1的逻辑电路110包括一移相器138-1、一移相器138-2、一移相器138-3、一第一D触发器112、一第二D触发器组、一第三D触发器116，及一选择器136。移相器138-1用以将外部时钟124的相位延迟90度，而得到相位90度的相位偏移时钟124-1。移相器138-52用以将相位90度的相位偏移时钟124-1的相位延迟90度，而得到相位180度的相位偏移时钟124-2。移相器138-3用以将相位180度的相位偏移时钟124-2的相位延迟90度，而得到相位270度的相位偏移时钟124-3。一般来说，第一D触发器112、第二D触发器组内的每一D触发器及第三触发器116皆具有一输入、一输出和一时钟输入，当时钟由逻辑低电平(例如0)转为逻辑高电平(例如1)时，其输出的值会和输入的值相等，因此可用于防止因为噪声所带来的错误。在一些实施例中，第一D触发器112接收来自于控制器106的数据134及内部时钟122，用以对数据134进行第一次采样。第二D触发器组包括一第一子D触发器114-1、一第二子D触发器114-2、一第三子D触发器114-3及一第四子D触发器114-4。在一些实施例中，第一D触发器112、第二D触发器组及第三D触发器116可分别设置在不同的电路区块，用以过滤或校正由区块间的线路进行传输时所造成的噪声或信号迟滞。
第一子D触发器用以接收相位0度的一相位偏移时钟(亦即外部时钟124)，及来自第一D触发器112的数据134。第二子D触发器用以接收相位90度的该相位偏移时钟124-1，及来自第一D触发器112的数据134。第三子D触发器用以接收相位180度的该相位偏移时钟124-2，及来自第一D触发器112的数据134。第四子D触发器用以接收相位270度的该相位偏移时钟124-3，及来自第一D触发器112的数据134。在一些实施例中，移相器138-1、138-2、138-3可为被动式电阻电容RC或电阻电感RL移相电路(未图示)，或主动式移相电路(如图1的运算放大器)。外部时钟124、相位90度的相位偏移时钟124-1、相位180度的相位偏移时钟124-2、相位270度的相位偏移时钟124-3、及外部相位时钟126分别传送至选择器136。选择器136分别将外部相位时钟126与外部时钟124、相位90度的相位偏移时钟124-1、相位180度的相位偏移时钟124-2及相位270度的相位偏移时钟124-3做比较，并且依据比较结果，选择并输出相位相等于外部相位时钟126的相位偏移时钟(亦即相位0度、90度、180度、270度的相位偏移时钟中的一个)。
图2为本公开实施的图1的选择器136的内部示意图。如图2所示，在一些实施例中，选择器136内可包括4个相位频率检测器(PFD)(分别为一第一相位频率检测器200、一第二相位频率检测器202、一第三相位频率检测器204及一第四相位频率检测器206)、一多工器(MUX)210，及一微控制器(MCU)208，但本发明不限于此。图3A-3E为本公开实施例的在图2的第一相位频率检测器200的操作示意图。图3A-3E仅以第一相位频率检测器200做为例示，第二相位频率检测器202、第三相位频率检测器204及第四相位频率检测器206的操作与第一相位频率检测器200相同，故不再赘述。依据相位频率检测器200的基本操作原理，如图3A-3E所示，当相位0度的相位偏移时钟(或为外部时钟124)的相位领先于外部相位时钟126的相位时，则相位频率检测器200在U端输出逻辑信号，在D端则未输出逻辑信号。当相位0度的相位偏移时钟的相位落后于外部相位时钟126的相位时，则相位频率检测器200在D端输出逻辑信号，在U端则未输出逻辑信号。当相位0度的相位偏移时钟的相位实质相等于外部相位时钟126的相位时，则相位频率检测器200在D端及U端皆未输出逻辑信号。如图2、3A-3E所示，在第一相位频率检测器200接收相位0度的相位偏移时钟(即外部时钟124)及外部相位时钟126(态样304)、第二相位频率检测器202接收相位90度的相位偏移时钟124-1及外部相位时钟126(态样306)、第三相位频率检测器204接收相位180度的相位偏移时钟124-2及外部相位时钟126(态样308)，以及一第四相位频率检测器206接收相位270度的相位偏移时钟124-3及外部相位时钟126(态样310)。第一、二、三、四相位频率检测器(200、202、204、206)分别将外部相位时钟126的相位与相位0、90、180、270度的相位偏移时钟(124、124-1、124-2、或124-3)的相位进行比较。
如图3A-3E所示，在态样304中，由于相位0度的相位偏移时钟(即外部时钟124)与外部相位时钟126的相位实质相等，因此第一相位频率检测器200并未在其U端及D端输出任何信号，D端上信号的工作周期(duty cycle)因而为0％。在态样306中，由于相位90度的相位偏移时钟124-1落后外部相位时钟126的相位约90度，因此第一相位频率检测器200在其D端上输出工作周期25％的逻辑信号。在态样308中，由于相位180度的相位偏移时钟124-2落后外部相位时钟126的相位约180度，因此第一相位频率检测器200在其D端上输出工作周期50％的逻辑信号。在态样310中，由于相位270度的相位偏移时钟124-3落后外部相位时钟126的相位约270度，因此第一相位频率检测器200在其D端上输出工作周期75％的逻辑信号。结论来说，当相位偏移时钟(124、124-1、124-2、或124-3)的相位落后于外部相位时钟126的相位，并且相位偏移时钟(124、124-1、124-2、或124-3)的相位愈接近于外部相位时钟126的相位时，则相位频率检测器200的D端所输出逻辑信号的工作周期会愈小，反之亦然。接着，如图2所示，图1选择器136内的208微控制器搜集第一相位频率检测器200、第二相位频率检测器202、第三相位频率检测器204及第四相位频率检测器206各别的D端上所输出逻辑信号的工作周期的信息，并且微控制器208依据所搜集的逻辑信号的工作周期的信息对应地控制选择器136内的多工器210，用以选择并输出相位0度的相位偏移时钟(外部时钟124)、相位90度的相位偏移时钟124-1、相位180度的相位偏移时钟124-2及相位270度的相位偏移时钟124-3中的一个，使得所选择的相位偏移时钟2212可由第三D触发器116所接收，用以达到将相位偏移时钟(124、124-1、124-2、或124-3)的相位逼进于外部相位时钟126的相位。
在一些实施例中，本发明可依据不同的存储器工作状态或执行程序，图1的控制器106输出不同电压大小的控制信号132，使得时钟相位调整器102输出符合存储器当下工作状态或执行程序的外部相位时钟126的相位。一般来说，外部相位时钟126的相位是预先设定好的，用以满足存储器的不同工作需求所需的相位。举例来说，当存储器要执行一特定程序时，控制器106输出电压1.5V的控制信号130，使得时钟相位调整器102依据控制信号130，对应地输出相位90度的外部相位时钟126。接着，在图2的4个相位频率检测器(例如第一相位频率检测器200、第二相位频率检测器202、第三相位)分别将相位偏移时钟(例如124、124-1、124-2、或124-3)与相位90度的外部相位时钟126做比较。由于相位0度的相位偏移时钟(例如外部时钟124)的相位领先相位90度的外部相位时钟126的相位约90度，则第一相位频率检测器200在其U端输出工作周期为25％的逻辑信号。由于相位90度的相位偏移时钟124-1的相位与相位90的外部相位时钟126实质相同，则第二相位频率检测器202在其U端及D端皆未输出逻辑信号。由于相位180度的相位偏移时钟124-2的相位落后相位90的外部相位时钟126的相位约90度，则第三相位频率检测器204在其D端输出工作周期为25％的逻辑信号。由于相位270度的相位偏移时钟124-3的相位落后相位90度的外部相位时钟126的相位约180度，则第四相位频率检测器206在其D端输出工作周期为50％的逻辑信号。再者，图2的微控制器208搜集各个相位频率检测器(200、202、204、206)的U端或D端上所输出逻辑信号的工作周期的信息，微控制器208依据所搜集的逻辑信号的工作周期的信息对应地通过控制信号214控制多工器210，用以选择相位0度的相位偏移时钟(即外部时钟124)、相位90度的相位偏移时钟124-1、相位180度的相位偏移时钟124-2、相位270度的相位偏移时钟124-3中的一个。举例来说，经比较后，微控制器208得知当选择相位90度的相位偏移时钟124-1时，第二相位频率检测器202所输出的逻辑信号的工作周期为最小，因此输出控制信号214，例如控制信号214的所载数据为01(2位的逻辑信号)至选择器136内的多工器210，接着多工器210将导通路径切换至相位90度的相位偏移时钟124-2，使得相位90度的相位偏移时钟124-1可做为所选择的相位偏移时钟212，而由多工器210输出。因此，第三D触发器116可接收到与相位90度的外部相位时钟126的相位最相近(或相同)的相位偏移时钟212。同理，微控制器208可输出控制信号214，例如控制信号214内数据为00，给多工器210用以选择相位0度的相位偏移时钟(即外部时钟124)，可输出控制信号214，例如控制信号214内数据为10，给多工器210用以选择相位180度的相位偏移时钟124-2，或可输出控制信号214，例如控制信号214内的数据为11，给多工器210用以选择相位270度的相位偏移时钟124-3。
在一些实施例中，在图1的选择器136中，还可包括一接地电容(未图示)，用以将图2的第一相位频率检测器200、第二相位频率检测器202、第三相位频率检测器204及第四相位频率检测器206所输出不同工作周期的逻辑信号对应地转换为一直流电压信号。举例来说，该接地电容可将工作周期为75％的逻辑信号转换为一第一直流电压，将工作周期为50％的逻辑信号转换为一第二直流电压，并且将工作周期为25％的逻辑信号转换为一第三直流电压。其中，第一直流电压高于第二直流电压，并且第二直流电压高于第三直流电压。换句话说，当逻辑信号的工作周期愈高，则所转换的该直流电压也会愈高。在上述实施例中，图2的微控制器208可搜集所转换出来的直流电压信息并比较其大小(例如通过比较器)。
通过本发明所公开的时钟同步电路100，可有效地将图1中的内部时钟122、外部时钟124，及外部相位时钟126的相位同步。虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以所附的权利要求书及其相等物来定义。
尽管上述发明已被一或多个相关的执行来图例说明及描绘，等效的变更及修改将被依据上述规格及附图且熟悉这领域的其他人所想到。此外，尽管本发明的一特别特征已被相关的多个执行之一所示范，上述特征可能由一或多个其他特征所结合，以致于可能有需求及有助于任何已知或特别的应用。
本说明书所使用的专业术语只是为了描述特别实施例的目的，并不打算用来作为本发明的限制。除非上下文有明确指出不同，如本处所使用的单数型，一、该及上述的意思也包含复数型。再者，用词“包括”，“包含”，“(具、备)有”，“设有」，或其变化型不是被用来作为详细叙述，就是作为申请专利范围。而上述用词意思是包含，且在某种程度上意思是等同于用词“包括”。
除非有不同的定义，所有本文所使用的用词(包含技术或科学用词)是可以被属于上述发明的本领域技术人员做一般地了解。我们应该更加了解到上述用词，如被定义在众所使用的字典内的用词，在相关技术的上下文中应该被解释为相同的意思。除非有明确地在本文中定义，上述用词并不会被解释成理想化或过度正式的意思。

Claims (5)

1.一种时钟同步电路，包括：
时钟相位调整器，接收第一时钟，并且依据第一控制信号，调整该第一时钟的相位，用以输出第二时钟，使得该第二时钟的相位等于该第一时钟的相位；以及依据第二控制信号输出第三时钟，其中，该第三时钟的相位响应于该第二控制信号的电压大小；
时钟采样器，依据该第一时钟与该第二时钟的相位先后输出指示信号；以及
控制器，接收该指示信号，并且依据该指示信号输出该第一控制信号和该第二控制信号给该时钟相位调整器，
所述时钟相位调整器依据所述第一控制信号或所述第二控制信号，将所述第一时钟的一周期依据不同相位划分为不同相位分点，从而输出不同相位的第二时钟或第三时钟，
当该第一时钟的相位先于该第二时钟的相位，则该指示信号为逻辑低电平；当该第二时钟的相位先于该第一时钟的相位，则该指示信号为逻辑高电平，
其中，当该指示信号由逻辑低电平变为逻辑高电平，该控制器对应地输出该第一控制信号给该时钟相位调整器，使得该时钟相位调整器将该第二时钟的相位与该第一时钟的相位进行同步。
2.如权利要求1的时钟同步电路，还包括逻辑电路；该逻辑电路对该第二时钟进行相位偏移，并且依据相位大小依序产生多个相位偏移时钟，其中，两相邻的所述相位偏移时钟具有相同的相位差；该逻辑电路依据该第三时钟的相位，选择所述相位偏移时钟中的一个，使得所选择的所述相位偏移时钟的相位相等于该第三时钟的相位。
3.如权利要求2的时钟同步电路，其中，该逻辑电路包括：
多个移相器，用以依据该第二时钟，产生相位0度的该相位偏移时钟、相位90度的该相位偏移时钟、相位180度的该相位偏移时钟，以及相位270度的该相位偏移时钟；
第一D触发器，接收该第一时钟；
第二D触发器组，包括第一子D触发器、第二子D触发器、第三子D触发器，及第四子D触发器；其中，该第一子D触发器用以接收相位0度的该相位偏移时钟，该第二子D触发器用以接收相位90度的该相位偏移时钟，该第三子D触发器用以接收生相位180度的该相位偏移时钟，及该第四子D触发器用以接收相位270度的该相位偏移时钟；
选择器，将该第三时钟与所述移相器所输出的所述相位偏移时钟做比较，并依据比较结果，选择并输出相位相等于该第三时钟的该相位偏移时钟；以及
第三D触发器，接收所选择的该相位偏移时钟。
4.如权利要求3的时钟同步电路，其中，该第一D触发器、该第二D触发器组，及该第三D触发器用以传输来自于该控制器的数据。
5.如权利要求1的时钟同步电路，还包括锁相回路，用以产生该第一时钟。
CN202010418420.7A 2020-05-18 2020-05-18 时钟同步电路 Active CN111541446B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010418420.7A CN111541446B (zh) 2020-05-18 2020-05-18 时钟同步电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010418420.7A CN111541446B (zh) 2020-05-18 2020-05-18 时钟同步电路

Publications (2)

Publication Number Publication Date
CN111541446A CN111541446A (zh) 2020-08-14
CN111541446B true CN111541446B (zh) 2024-03-22

Family

ID=71980501

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010418420.7A Active CN111541446B (zh) 2020-05-18 2020-05-18 时钟同步电路

Country Status (1)

Country Link
CN (1) CN111541446B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117935891A (zh) * 2022-10-14 2024-04-26 长鑫存储技术有限公司 时钟生成电路及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1700353A (zh) * 2004-05-17 2005-11-23 海力士半导体有限公司 具有延迟锁定回路的存储设备
CN101222227A (zh) * 2006-11-21 2008-07-16 三星电子株式会社 延时锁定环电路以及从其产生倍频时钟的方法
CN103354493A (zh) * 2013-06-26 2013-10-16 华为技术有限公司 一种时钟恢复电路、光接收机及无源光网络设备
CN110364202A (zh) * 2019-07-22 2019-10-22 上海兆芯集成电路有限公司 存储器装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564566B1 (ko) * 2003-04-14 2006-03-29 삼성전자주식회사 외부 클럭 신호가 직접 입력되는 지연 동기 루프

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1700353A (zh) * 2004-05-17 2005-11-23 海力士半导体有限公司 具有延迟锁定回路的存储设备
CN101222227A (zh) * 2006-11-21 2008-07-16 三星电子株式会社 延时锁定环电路以及从其产生倍频时钟的方法
CN103354493A (zh) * 2013-06-26 2013-10-16 华为技术有限公司 一种时钟恢复电路、光接收机及无源光网络设备
CN110364202A (zh) * 2019-07-22 2019-10-22 上海兆芯集成电路有限公司 存储器装置

Also Published As

Publication number Publication date
CN111541446A (zh) 2020-08-14

Similar Documents

Publication Publication Date Title
KR100331566B1 (ko) 클럭 동기 회로 및 이를 구비하는 반도체 장치
KR100305646B1 (ko) 클럭보정회로
US6262611B1 (en) High-speed data receiving circuit and method
US7777543B2 (en) Duty cycle correction circuit apparatus
US8160192B2 (en) Signal interleaving for serial clock and data recovery
US7622971B2 (en) Delay locked loop circuits and methods of generating clock signals
WO2011077573A1 (ja) 信号受信回路、メモリコントローラ、プロセッサ、コンピュータ及び位相制御方法
JP2003289294A (ja) クロック抽出回路
US8170168B2 (en) Clock data recovery circuit
JP2007006121A (ja) クロック発生回路及びクロック発生方法
US8866522B1 (en) Digital delay-locked loop circuit using phase-inversion algorithm and method for controlling the same
JPWO2006018943A1 (ja) 位相同期回路
US6538483B2 (en) Method and apparatus for data sampling
CN111541446B (zh) 时钟同步电路
CN116049061B (zh) 一种跨时钟域的数据传输方法、系统、芯片及电子设备
US7157953B1 (en) Circuit for and method of employing a clock signal
US9780767B2 (en) Clock generating circuit and semiconductor apparatus including the same
US20080252340A1 (en) Delay locked loop (dll) circuits having an expanded operation range and methods of operating the same
JP2001168848A (ja) デジタル同期回路
US20220294435A1 (en) Minimum intrinsic timing utilization auto alignment on multi-die system
US7023944B2 (en) Method and circuit for glitch-free changing of clocks having different phases
Park et al. A semi-digital delay locked loop for clock skew minimization
KR20050058918A (ko) 위상 보간 스텝의 크기를 선택적으로 변경시키는 ｄｌｌ
US6628155B2 (en) Internal clock generating circuit of semiconductor memory device and method thereof
US9780797B2 (en) CMOS interpolator for a serializer/deserializer communication application

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Applicant after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang hi tech park, Shanghai 201203

Applicant before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant