JP2003289294A - クロック抽出回路 - Google Patents

クロック抽出回路

Info

Publication number
JP2003289294A
JP2003289294A JP2002089773A JP2002089773A JP2003289294A JP 2003289294 A JP2003289294 A JP 2003289294A JP 2002089773 A JP2002089773 A JP 2002089773A JP 2002089773 A JP2002089773 A JP 2002089773A JP 2003289294 A JP2003289294 A JP 2003289294A
Authority
JP
Japan
Prior art keywords
phase
output
signal
frequency
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002089773A
Other languages
English (en)
Other versions
JP3660638B2 (ja
Inventor
Takehiko Nakao
健彦 中尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002089773A priority Critical patent/JP3660638B2/ja
Priority to DE60301364T priority patent/DE60301364T2/de
Priority to US10/393,277 priority patent/US7206370B2/en
Priority to EP03006283A priority patent/EP1351429B1/en
Publication of JP2003289294A publication Critical patent/JP2003289294A/ja
Application granted granted Critical
Publication of JP3660638B2 publication Critical patent/JP3660638B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Optical Communication System (AREA)

Abstract

(57)【要約】 【課題】受信データの遷移がない期間が長い場合でも読
み取り誤りがなく、平衡状態では安定に動作し、大きな
修正が必要な場合は高い追従性を併せ持つ理想的なクロ
ック抽出回路を提供する。 【解決手段】受信データと抽出クロックとの位相差を検
出する位相比較器110 と、位相比較出力の周波数を下げ
る周波数削減器120 と、周波数削減出力の頻度を監視
し、位相を進める信号と遅らせる信号とが均等に出力さ
れている場合は抽出クロックの位相を小さく調節し、ど
ちらか一方の信号が多く出力される場合は抽出クロック
の位相を大きく調節するための制御信号を生成する制御
信号生成器130と、制御信号を受けて位相が調整された
抽出クロックを出力する位相制御回路140 と、抽出クロ
ック出力を分周する分周器150 とを具備し、周波数削減
器の周波数削減の割合が分周器の分周比と等しい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック抽出回路
に関するもので、例えば高速データ通信に使用されるも
のである。
【０００２】
【従来の技術】データ通信システムにおいて、互いに異
なるクロック信号源を有する通信機器間でシリアル伝送
を行うには、受信側の通信機器で送信側の通信機器と同
一周波数のクロックを必要とする。この際、受信側で
は、周波数オフセットが発生してしまうので、受信デー
タと同期したサンプリングクロックを生成させ、このク
ロックで受信データをサンプリングして再生データを得
ている。
【０００３】受信データと同期したサンプリングクロッ
クを生成させるクロック抽出回路には種々の方式のもの
があるが、その１つに多相クロックを使用したクロック
抽出回路がある。この方式では、ｎ相の多相クロックを
使用し、位相比較器で受信データの立ち上がり（または
立ち下がり）エッジとｎ相クロックから選択した抽出ク
ロックのエッジまでの位相を比較し、最適クロックに至
るまでｎ相クロックから最適クロックを選択している。
【０００４】図８は、従来の多相クロックを使用したク
ロック抽出回路の一例を示す。
【０００５】図８中、310 はバイナリ型の位相比較器、
320 は周波数削減器、330 は制御信号生成器、340 は位
相制御回路、350 は分周器である。
【０００６】バイナリ型の位相比較器310 は、位相制御
回路340 により生成された位相が90°ずつずれた４相の
抽出クロックiclk,qclk,iclkb,qclkb を用いて受信デー
タを読み取り、受信データに対する抽出クロックの位相
の遅れ・進みを２値で判定し、判定結果をUP信号、DN信
号により出力する。
【０００７】この場合、抽出クロックiclk,qclk,iclkb,
qclkb を用いて読み取った受信データの値を比較すれ
ば、抽出クロックiclk,qclk,iclkb,qclkb のうちのどれ
とどれのクロックの間で読み取った値が変わったかが判
るので、抽出クロックの位相が受信データに対して進ん
でいるか遅れているかを判定できる。
【０００８】上記位相比較器310 は、抽出クロックの位
相が受信データの位相より遅れている場合には出力信号
UPを"High"、進んでいる場合には出力信号DNを"High"に
する。ここで、出力信号UPの"High"は、位相制御回路34
0 から出力される４相の抽出クロックiclk,qclk,iclkb,
qclkb の位相を進める意味を持ち、出力信号DNの"High"
は、位相制御回路340 から出力される４相の抽出クロッ
クの位相を遅らせるという意味を持つ。
【０００９】上記バイナリ型の位相比較器310 の伝達関
数のゲインは非常に高いので、クロック抽出系でループ
ゲインが高くなり、系が不安定になってしまう。そこ
で、クロック抽出系のループゲインを下げるために、位
相比較器310 からの出力信号UP/DN の周波数を周波数削
減器320 で落とす（間引く）。
【００１０】即ち、周波数削減器320 は、受信データが
遷移した時に得られる位相比較結果（抽出クロックの位
相が進んでいるか遅れているかの情報）を大きな割合で
削減するものであり、その周波数削減比は分周器350 の
分周比の数倍以上に設定されている。例えば、16個のUP
（またはDN）出力が発生したら、１個の低い周波数の信
号UP＿LF（またはDN＿LF）を生成する。
【００１１】制御信号生成器330 は、周波数削減器320
から出力する信号UP_LF 、DN_LF を受け、例えば64ビッ
トの制御信号PCNT[63:0]を生成するものである。
【００１２】図９は、図８中の制御信号生成器330 の一
例を示している。
【００１３】この制御信号生成器330 は、データ入力D
として周波数削減器320 の出力信号UP_LF 、DN_LF が対
応して入力し、クロック入力として分周器350 の分周出
力RBC が入力する２つのフリップフロップ回路331,332
と、この２つのフリップフロップ回路331,332 の各出力
INC 、DEC によりデータシフト方向が制御される例えば
64ビットのシフタ333 を有する。
【００１４】この制御信号生成器330 は、入力信号UP_L
F 、DN_LF に基づいてシフタ333 内の"１"の位置をシフ
トし、この１"の位置を表わす64ビットの制御信号PCNT
[63:0]を生成する。
【００１５】図８中の位相制御回路340 は、位相が90°
ずつ異なる４相のクロック信号CLK0、CLK90 、CLK180、
CLK270が入力するスイッチ回路群を有し、このスイッチ
回路群のうちのどのスイッチ回路をopen/closeするかが
御信号生成器330 から出力する制御信号PCNT[63:0]によ
って制御される。これにより、４相のクロック信号CLK
0、CLK90 、CLK180、CLK270から所望の位相のクロック
信号を生成する（４相の抽出クロック信号iclk,qclk,ic
lkb,qclkb の位相を調整する）。
【００１６】この場合、抽出クロック信号iclk,qclk,ic
lkb,qclkb の一回の位相修正量は常に一定である。一回
の位相修正量が大きいと、抽出クロック信号iclk,qclk,
iclkb,qclkb のジッタが大きくなるので、系を安定化さ
せるためには一回の位相修正量をあまり大きくすること
ができない。
【００１７】図８中の分周器350 は、位相制御回路340
で位相が調整された抽出クロックを分周して分周出力RB
C を生成し、周波数削減器320 と制御信号生成器330 に
供給するものである。
【００１８】上記したように従来のクロック抽出回路
は、周波数削減器320 で間引いた信号を用いて制御信号
PCNT[63:0]を生成し、制御信号PCNT[63:0]により位相制
御回路340 を制御して生成された抽出クロックiclk,qcl
k,iclkb,qclkb を用いて受信データをサンプリングして
受信データを認識し、再生データを得ている。
【００１９】ところで、例えばUSB(Universal Serial B
us)2.0規格のHi-speedモード時は受信データの変化しな
い最長ビット長が７ビット、8B10B 伝送方式では受信デ
ータの変化しない最長ビット長が９ビットと規定されて
いる。このような規格、方式を採用した実際のデータ通
信において、従来のクロック抽出回路は、以下に述べる
ような問題があった。
【００２０】即ち、受信データの値が遷移しなければ位
相比較器310 の出力信号UP,DN が生成されず、受信デー
タの値が遷移しない期間が長い場合は、受信データと抽
出クロック信号iclk,qclk,iclkb,qclkb の位相差を詰め
る制御が働かない。このような状態の時に受信データの
値が遷移して位相比較器310 が出力信号UP,DN を出した
としても、抽出クロック信号iclk,qclk,iclkb,qclkb は
理想的な位置（位相）から外れている。この抽出クロッ
ク信号iclk,qclk,iclkb,qclkb の位相を理想的な位置に
修正しようとしても、位相比較結果を大きく間引いてし
まっているので、直ぐには抽出クロック信号iclk,qclk,
iclkb,qclkb の位相を理想的な位置に修正できず、多く
の受信データの読み取りエラーを起こしてしまう。
【００２１】このような問題の根源は、周波数削減器32
0 で位相比較器310 の出力の周波数を必要以上に下げた
（間引いた）ことにある。
【００２２】
【発明が解決しようとする課題】上記したように従来の
クロック抽出回路は、受信データの値の遷移のない期間
が長い場合に抽出クロックの位相を理想的な位置に修正
しようとしても、抽出クロックの位相を理想的な位置に
直ぐには修正できず、多くの受信データの読み取りエラ
ーを起こしてしまうという問題があった。
【００２３】本発明は上記の問題点を解決すべくなされ
たもので、受信データの値の遷移のない期間が長い場合
でも読み取り誤りがなく、かつ、平衡状態でのクロック
抽出系は安定に動作し、大きな修正が必要な場合は高い
追従性を併せ持つ理想的なクロック抽出系を実現し得る
クロック抽出回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】本発明のクロック抽出回
路は、入力データと抽出したクロックとの位相差を検出
する位相比較器と、前記位相比較器の出力の周波数を、
周波数削減制御入力により指定される所定の割合で下げ
る周波数削減器と、前記周波数削減器の出力信号の頻度
を監視し、位相を進めるもしくは遅らせる信号が均等に
出力されている場合は抽出クロックの位相を小さく調節
し、位相を進めるもしくは遅らせる信号のうちのどちら
か一方の信号が多く出力される場合は抽出クロックの位
相を大きく調節するための制御信号を生成する制御信号
生成器と、前記制御信号生成器から出力する制御信号を
受けて位相が調整された抽出クロックを出力する位相制
御回路と、前記位相制御回路から出力する抽出クロック
を分周し、分周出力により前記周波数削減器の周波数削
減の割合を指定するように制御する分周器とを具備する
ことを特徴とする。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００２６】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るクロック抽出回路を示している。
【００２７】このクロック抽出回路は、例えば１個の半
導体集積回路に形成されており、図８を参照して前述し
た従来のクロック抽出回路と比べて、周波数削減器120
および制御信号生成器130 が異なり、その他は同じであ
る。
【００２８】図２は、図１中の位相比較器110 の動作例
を示すタイミング波形図である。
【００２９】図１中、110 はバイナリ型の位相比較器、
120 は周波数削減器、130 は制御信号生成器、140 は位
相制御回路、150 は分周器である。
【００３０】バイナリ型の位相比較器110 は、図８を参
照して前述した位相比較器310 と同様に、後述する位相
制御回路140 により生成された位相が90°ずつずれた４
相の抽出クロックiclk,qclk,iclkb,qclkb を用いて入力
データ（本例では受信データ）を読み取り、受信データ
に対する抽出クロックiclk,qclk,iclkb,qclkb の位相の
遅れ・進みを２値で判定し、判定結果をUP信号、DN信号
として出力する。
【００３１】この場合、抽出クロックiclk,qclk,iclkb,
qclkb で読み取った受信データの値を比較すれば、抽出
クロックiclk,qclk,iclkb,qclkb のうちのどれとどれの
クロックの間で読み取った値が変わったかが判るので、
抽出クロックの位相が受信データに対して進んでいるか
遅れているかを判定できる。
【００３２】上記位相比較器110 は、抽出クロックの位
相が受信データの位相より遅れている場合には出力信号
UPを"High"、進んでいる場合には出力信号DNを"High"に
する。ここで、出力信号UPの"High"は、位相制御回路34
0 から出力される４相の抽出クロックiclk,qclk,iclkb,
qclkb の位相を進める意味を持ち、出力信号DNの"High"
は、位相制御回路340 から出力される４相の抽出クロッ
クの位相を遅らせるという意味を持つ。
【００３３】上記位相比較器110 の出力信号UP,DN の周
波数が高過ぎると、後段の回路の動作が困難であるの
で、位相比較器110 の出力信号UP,DN を周波数削減器12
0 で受けて、UP,DN の周波数を下げた信号UP_LF,DN_LF
を出力する。
【００３４】制御信号生成器130 は、周波数削減器120
の出力信号UP_LF 、DN_LF を受け、UP_LF とDN_LF を累
積し、その値を一定時間間隔で（定期的に）モニター
し、累積値によって抽出クロックの位相修正量を段階的
に制御するための例えば64ビットの制御信号PCNT[63:0]
を生成するものである。
【００３５】位相制御回路140 は、位相が90°ずつ異な
る４相のクロック信号CLK0、CLK90、CLK180、CLK270が
入力するスイッチ回路群を有し、このスイッチ回路群の
うちのどのスイッチ回路をオン／オフするかを前記制御
信号生成器130 からの制御信号PCNT[63:0]により制御す
ることにより、抽出クロックの位相を調整し、出力クロ
ック信号iclk,qclk,iclkb,qclkb の位相を調整する。
【００３６】分周器150 は、位相制御回路140 で位相が
調整された抽出クロックを分周して分周出力RBC を生成
し、前記周波数削減器120 と制御信号生成器130 に供給
するものである。
【００３７】図３は、図１中の周波数削減器120 の構成
の一例を示している。
【００３８】電源電位VDD が与えられるVDD ノードと接
地電位VSS が与えられるVSS ノードとの間に、定電流源
121 、スイッチ素子S1、スイッチ素子S2および定電流源
122が直列に接続されている。スイッチ素子S1は位相比
較器110 の出力信号UPによりスイッチ制御され、スイッ
チ素子S2は位相比較器110 の出力信号DNによりスイッチ
制御される。
【００３９】上記スイッチ素子S1, S2の接続ノードとVS
S ノードとの間に充放電用の容量123 が接続されてい
る。また、前記VDD の半分の電位0.5*VDD が与えられる
0.5*VDD ノードと上記スイッチ素子S1, S2の接続ノード
との間に初期値設定用のスイッチ素子S3が接続されてい
る。
【００４０】そして、上記スイッチ素子S1, S2の接続ノ
ードの電位は、第１の電圧比較回路(COMP1)124で第１の
基準電位（上限電位）PSと比較されるとともに、第２の
電圧比較回路(COMP2)125で第２の基準電位（下限電位）
NGと比較される。これらの電圧比較回路124,125 の各出
力は対応して２つのフリップフロップ回路(F/F)126,127
のデータ入力D として入力する。
【００４１】上記２つのフリップフロップ回路126,127
は、分周器150 の分周出力クロックRBC が入力し、各出
力信号UP_LF 、DN_LF を後段の制御信号生成器130 に供
給する。この場合、上記各出力信号UP_LF 、DN_LF は、
排他的オアゲート128 に入力し、この排他的オアゲート
128 の出力により前記初期値設定用のスイッチ素子S3を
スイッチ制御する。
【００４２】図３に示した周波数削減器は、充放電用の
容量123 の充放電を利用して入力信号UP、DNより周波数
が低い出力信号UP_LF 、DN_LF を生成するように動作す
る。
【００４３】即ち、入力信号UPが活性状態の期間は容量
123 を充電し、入力信号DNが活性状態の期間は容量123
を放電する。このような充放電動作が行われる際、容量
123の一端電位（スイッチ素子S1, S2の接続ノードの電
位）が上限電位PSを超えたら、第１の電圧比較回路124
の出力が"High"になり、フリップフロップ回路126 の出
力信号UP_LF が"High"になる。これに対して、容量123
の一端電位が下限電位NGより低くなったら、第２の電圧
比較回路127 の出力信号が"High"になり、フリップフロ
ップ回路127 の出力信号DN_LF が"High"になる。
【００４４】この場合、２つのフリップフロップ回路12
6,127 は、分周器150 の分周出力クロックRBC に同期し
て電圧比較回路124,125 の出力信号をデータ入力D とし
て取り込み、後段の回路が動作し易くなるような出力信
号UP_LF,DN_LF を生成している。
【００４５】この出力信号UP_LF もしくはDN_LF が出力
された（"High"になった）時、排他的オアゲート128 の
出力が"High"になり、スイッチ素子S3がオンになり、容
量123 の一端電位が初期値0.5*VDD に戻される。
【００４６】従って、周波数削減器120 は、信号UP、DN
が"所望の回数"だけ入力した時に、出力信号UP_LF,DN_L
F が分周クロックRBC の１周期の期間にわたって"High"
になる。ここで言う"所望の回数"は、容量123 を充放電
する定電流源121 、122 の電流と容量123 の容量値の比
より決定される。
【００４７】本実施形態では、上記"所望の回数"を必要
以上に大きくしないことを特徴とする。即ち、高速クロ
ックiclkと低速クロックBRC の比（分周器150 の分周
比）をN （正の整数）で表わした場合に、現実的には"
所望の回数"の下限は"N 回"であるから、"所望の回数"
をN もしくはN+数回に抑えるようにする。これは、容量
123 を充放電する定電流源121 、122 の電流値を大きく
設計しておく、あるいは、電流値が異なる複数の定電流
源を形成しておき、ユーザーに応じて所望の定電流源を
例えばレジスタの設定データにより選択制御するように
構成することで、容易に実現可能である。
【００４８】上記したように"所望の回数"をN もしくは
N+数回に抑えるようにしておくと、受信データの遷移が
少ない場合、貴重な位相比較結果を可能な限り抽出クロ
ックの位相修正に割り当てることができる。"所望の回
数"を2N〜3Nとしてもよいが、4N以上にすると、従来と
同様の問題が発生するおそれが高くなる。換言すれば、
本実施形態では、周波数削減器120 による周波数削減の
割合は、N 〜3Nの間になるように制御可能である。
【００４９】一方、位相比較結果をあまり高い頻度で抽
出クロックの位相修正に反映させると、制御系のループ
ゲインが高くなりすぎて、制御系が不安定になってしま
う。そこで、周波数削減器120 の入力信号UP、DNの周波
数を下げた出力信号UP_LF 、DN_LF の出力頻度を制御信
号生成器130 でモニターし、その傾向によって、抽出ク
ロックの位相修正量を変えるようにしている。
【００５０】図４は、図１中の制御信号生成器130 の構
成の一例を示している。
【００５１】この制御信号生成器130 は、２つのフリッ
プフロップ回路(F/F)131,132と、入力信号UP_LF とDN_L
F の累積値を計算するための累積器133 と、この累積器
133の累積値を定期的（一定時間毎）にモニター処理す
るためのカウンタ134 およびフリップフロップ回路(F/
F)137と、アンドゲート135,136 と、シフト量算出器138
と、透過制御器139 と、デコーダ13A が設けられてい
る。
【００５２】上記２つのフリップフロップ回路131,132
は、データ入力D として周波数削減器120 からの入力信
号UP_LF 、DN_LF が入力し、クロック入力として分周器
150の分周出力クロックRBC が入力し、データ出力Q と
して出力信号INC0,DEC0 を生成する。これらの信号INC
0,DEC0 はアンドゲート135,136 に入力する。
【００５３】カウンタ134 は、分周器150 の分周出力ク
ロックRBC をカウントし、カウント値がある値に達した
らモニターパルス信号monitor を出力する。フリップフ
ロップ回路137 は、クロック入力として上記信号monito
r が入力し、累積器133 の累積値を格納する。
【００５４】また、カウンタ134 は相補的なリセット信
号reset,resetbを出力する。この場合、上記したような
モニター処理を行っている期間はリセット信号reset が
非活性状態、反転リセット信号resetbが活性状態にな
り、モニター処理が終了した後のタイミングでリセット
信号reset が活性状態、反転リセット信号resetbが非活
性状態になる。上記反転リセット信号resetbはアンドゲ
ート135,136 を制御し、リセット信号reset は累積器13
3 および透過制御器139 を制御する。
【００５５】シフト量算出器138 は、前記フリップフロ
ップ回路137 に格納された累積値に基づいて、抽出クロ
ックの位相を大きく修正するための信号を生成する。こ
の際、累積値がUP側に例えば４以上８未満の値であるな
ら、位相を一気に４段階進める信号INC4を"H" にし、累
積値がUP側に８以上の値であるなら、位相を一気に８段
間進める信号INC8を"H" にする。DN側についても上記UP
側と同様に、累積値がDN側に４以上８未満の値であるな
ら、位相を一気に４段階遅らせる信号DEC4を"H"にし、
累積値がDN側に８以上の値であるなら、位相を一気に８
段間遅らせる信号DEC8を"H" にする。
【００５６】上記したように制御信号生成器130 が周波
数削減器120 の出力信号UP＿LF、DN_LF の頻度をモニタ
ーすることにより、抽出クロックの位相修正量を調整す
る準備が整う。
【００５７】抽出クロックの位相修正を実際に行う際に
は、アンドゲート135,136 の出力信号（位相比較結果を
忠実に反映している信号）INC,DEC とシフト量算出器13
8 の出力信号（大きな位相修正量を持つ）INC4,INC8,DE
C4,DEC8 の中から所望のものを選択する必要がある。こ
の機能を実現するためにカウンタ134 、アンドゲート13
5,136 および透過制御器139 が用いられる。
【００５８】即ち、カウンタ134 から出力する反転リセ
ット信号resetbが"H" （リセット信号reset が"L" ）の
期間には、フリップフロップ回路131,132 の出力信号IN
C0,DEC0 がアンドゲート135,136 を経て位相比較結果を
忠実に反映している信号INC,DEC として出力する。この
期間は、透過制御器139 の透過動作はオフになる。
【００５９】これに対して、カウンタ134 から出力する
リセット信号reset が"H" （反転リセット信号resetb
が"L" ）の期間には、透過制御器139 の透過動作をオン
にし、シフト量算出器138 の出力を透過させるとともに
累積器133 の累積値をリセットする。この期間は、アン
ドゲート135,136 は閉じてINC,DEC は無効化される。
【００６０】このような動作により、カウンタ134 から
定期的に出力するモニター信号monitor により累積器13
3 の累積値を読む時以外は、位相比較結果を忠実に反映
するINC,DEC を選択して後段のデコーダ13A に伝える。
これに対して、累積器133 の累積値の累積値を読む時
は、UP_LF,DN_LF の頻度を考慮した位相修正量の大きな
シフト量算出器138 からの出力INC4,INC8,DEC4,DEC8 を
選択して後段のデコーダ13A に伝える。
【００６１】デコーダ13A は、前記信号INC,DEC,INC4,I
NC8,DEC4,DEC8 が入力し、位相制御回路140 における抽
出クロックの位相修正量を段階的に決めるための例えば
64ビットの制御信号PCNT[63:0]に変換するために設けら
れている。この制御信号PCNT[63:0]は、位相比較結果を
忠実に反映する信号INC,DEC のいずれかが活性状態の場
合には抽出クロックの位相修正量を小さく制御し、大き
な修正量を持つ信号INC4,INC8,DEC4,DEC8 のいずれかが
活性状態の場合には抽出クロックの位相修正量を大きく
するものである。
【００６２】図５は、図４中のデコーダ13A の構成の一
例を示している。
【００６３】図５において、シフト量生成器50は、前記
信号INC,DEC,INC4,INC8,DEC4,DEC8により対応して６個
のマルチプレクサ51を制御し、所要のシフト量データを
選択して出力するものである。この場合、信号INC が活
性状態の場合にはマルチプレクサ51は+1のシフト量デー
タを選択し、信号INC4が活性状態の場合にはマルチプレ
クサ51は+4のシフト量データを選択し、信号INC8が活性
状態の場合にはマルチプレクサ51は+8のシフト量データ
を選択し、信号DEC が活性状態の場合にはマルチプレク
サ51は-1のシフト量データを選択し、信号DEC4が活性状
態の場合にはマルチプレクサ51は-4のシフト量データを
選択し、信号DEC8が活性状態の場合にはマルチプレクサ
51は-8のシフト量データを選択する。
【００６４】シフタ52は、64ビットの循環型シフトレジ
スタのうちの連続する16ビットに"1" 、残りに"0" が書
き込まれており、シフト量生成器50からのシフト量デー
タによってデータシフト方向（インクレメントまたはデ
クレメント）およびデータシフト量が制御される。この
場合、+1あるいは-1のシフト量データによって1 ビット
のデータシフトが行われ、+4あるいは-4のシフト量デー
タによって4 ビットのデータシフトが行われ、+8あるい
は-8のシフト量データによって8 ビットのデータシフト
が行われる。
【００６５】このような動作により、64ビットの循環型
シフトレジスタの出力は、累積値によって抽出クロック
の位相修正量を段階的に制御するための制御信号PCNT[6
3:0]として使用することが可能になる。ここで、64ビッ
トの循環型シフトレジスタを4 グループに分割し、第１
グループの連続する16ビットの出力を制御信号1[15:0]
、第２グループの連続する16ビットの出力を制御信号2
[15:0] 、第３グループの連続する16ビットの出力を制
御信号3[15:0] 、第４グループの連続する16ビットの出
力を制御信号4[15:0] と命名する。
【００６６】図６は、図１中の位相制御回路140 の構成
の一例を示している。
【００６７】図６に示す位相制御回路は、位相が90°づ
づ異なる４相のクロック信号CLK0,CLK90,CLK180,CLK270
のうちの逆相の２つのクロック信号(CLK0,CLK180),(CLK
90,CLK270), (CLK180,CLK0),(CLK270,CLK90)がそれぞれ
対応して入力する第１の差動比較回路61〜第４の差動比
較回路64を並列に接続している。この４個の差動比較回
路61〜64は、負荷抵抗RLを共有しており、出力ノードに
は積分用コンデンサCを用いた積分器65と差動アンプ66
が接続されている。
【００６８】そして、各差動比較回路61〜64の定電流源
部を構成する16個のスイッチトランジスタTrのうちオン
にする数を、各差動比較回路61〜64に対応して、図５中
のシフタ53から入力する制御信号1[15:0] 、2[15:0] 、
3[15:0] 、4[15:0] により切り換える（トランジスタの
サイズを切り換える）。これにより、４相のクロック信
号CLK0,CLK90,CLK180,CLK270のうちの２つのクロック信
号を16ステップの重み精度で合成することによって所望
の位相（16ステップの精度：90/16=5.625 °）のクロッ
ク信号を作り出すことが可能になる。
【００６９】図７は、図６の位相制御回路140 の動作の
一例を示している。
【００７０】例えばクロック信号CLK0の位相を100 ％使
う場合は、第１の差動比較回路61の定電流源部のスイッ
チトランジスタを全てオンにし、他の差動比較回路62〜
64の定電流源部のスイッチトランジスタを全てオフにす
るように、制御信号1[15:0]を全て"H" 、制御信号2[15:
0] 、3[15:0] 、4[15:0] を全て"L" に設定する。
【００７１】また、クロック信号CLK0より90°遅れたク
ロック信号CLK90 の位相を100 ％使う場合は、第２の差
動比較回路62の定電流源部のスイッチトランジスタを全
てオンにし、他の差動比較回路61、63、64の定電流源部
のスイッチトランジスタを全てオフにするように、制御
信号2[15:0] を全て"H" 、制御信号1[15:0] 、3[15:0]
、4[15:0] を全て"L" に設定する。
【００７２】さらに、位相が90°ずつ異なる４相の入力
クロック信号CLK0,CLK90,CLK180,CLK270から隣接する２
つを選び、それらの位相を所望の重みを付けて掛け合わ
せることにより、所望の中間の位相を持ったクロック信
号を生成できる。
【００７３】例えば、CLK0とCLK90 を50% ずつの重みで
重ね合わせれば、CLK0とCLK90 の中間の位相を持ったク
ロック信号が生成できる。この場合、制御信号1[15:8]
を全て"H" 、制御信号1[7:0]を全て"L" 、制御信号2[1
5:8] を全て"L" 、制御信号2[7:0]を全て"H" 、制御信
号3[15:0] 、4[15:0] を全て"L" に設定する。
【００７４】もし、掛け合わせにより生成されるクロッ
ク信号の位相を進めたければ、CLK0を60％、CLK90 を40
％というように、位相が進んだ側のクロック信号CLK0の
重みを上げて掛け合わせればよい。
【００７５】このような動作により、位相制御回路140
は、４つの入力クロック信号CLK0,CLK90,CLK180,CLK270
から、受信データDATAのデータアイの中心に位相が合わ
せられたクロック信号iclkとその反転クロック信号iclk
b 、並びに上記クロック信号iclkから90°位相が遅れた
クロック信号qclkとその反転クロック信号qclkb を生成
して出力する。
【００７６】上記したように本実施形態においては、位
相比較器出力の周波数を落とす割合を必要最低限に止
め、周波数の下がった位相比較結果を位相調整に反映さ
せる。この時、周波数の下がった位相修正信号の出力頻
度に応じて一回の位相修正量を調整するようにし、安定
状態では位相修正量を小さくし、抽出クロックの位相が
理想位置より大きくずれている時は位相修正量を大きく
するように制御する。
【００７７】即ち、上記した本実施形態によれば、数少
ない貴重な位相比較結果を抽出クロックの位相修正に高
い頻度で反映させるので、データ遷移のない期間が長く
ても読み取り誤りがなく、かつ、平衡状態での系のルー
プゲインは小さく（系が安定）、大きな修正が必要な場
合は系のループゲインが大きいので、高い追従性を併せ
持つ理想的なクロック抽出系を実現することができる。
したがって、受信データの変化しない最長ビット長が規
制してあるデータ伝送方式に適している。
【００７８】
【発明の効果】上述したように本発明クロック抽出回路
によれば、受信データの値の遷移のない期間が長い場合
でも読み取り誤りがなく、かつ、平衡状態でのクロック
抽出系は安定に動作し、大きな修正が必要な場合は高い
追従性を併せ持つ理想的なクロック抽出系を実現するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロック抽出回
路を示すブロック図。
【図２】図１中の位相比較器の動作例を示すタイミング
波形図。
【図３】図１中の周波数削減器の一例を示す回路図。
【図４】図１中の制御信号生成器の一例を示す回路図。
【図５】図４中のデコーダの一例を示す回路図。
【図６】図１中の位相制御回路の一例を示す回路図。
【図７】図６の位相制御回路の動作の一例を示すタイミ
ング波形図。
【図８】従来の多相クロックを使用したクロック抽出回
路の一例を示すブロック図。
【図９】図８中の制御信号生成器の一例を示す回路図。
【符号の説明】
110 …バイナリ型の位相比較器、 120 …周波数削減器、 130 …制御信号生成器、 140 …位相制御回路、 150 …分周器。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力データと抽出クロックとの位相差を
    検出する位相比較器と、 前記位相比較器の出力の周波数を、周波数削減制御入力
    により指定される所定の割合で下げる周波数削減器と、 前記周波数削減器の出力信号の頻度を監視し、位相を進
    める信号もしくは遅らせる信号が均等に出力されている
    場合は抽出クロックの位相を小さく調節し、位相を進め
    る信号もしくは遅らせる信号のうちのどちらか一方の信
    号が多く出力される場合は抽出クロックの位相を大きく
    調節するための位相制御信号を生成する制御信号生成器
    と、 前記制御信号生成器から出力する位相制御信号を受けて
    位相が調整された前記抽出クロックを出力する位相制御
    回路と、 前記位相制御回路から出力する抽出クロックを分周し、
    分周出力により前記周波数削減器の周波数削減の割合を
    指定するように制御する分周器とを具備することを特徴
    とするクロック抽出回路。
  2. 【請求項２】 前記周波数削減器は、周波数削減の割合
    が前記抽出クロックの分周比と等しくなるように制御さ
    れることを特徴とする請求項１記載のクロック抽出回
    路。
  3. 【請求項３】 前記周波数削減器は、周波数削減の割合
    が前記分周器の分周数をN （正の整数）で表わした場合
    にN 〜3Nの間になるように制御されることを特徴とする
    請求項１記載のクロック抽出回路。
  4. 【請求項４】 前記周波数削減器は、周波数削減の割合
    が容量と一定電流の比率によって決定されることを特徴
    とする請求項１乃至３のいずれか１項に記載のクロック
    抽出回路。
  5. 【請求項５】 前記周波数削減器は、前記位相比較器の
    出力によって容量を一定電流で充放電し、前記容量の電
    位が上限値または下限値を超えたら前記位相を進める信
    号または位相を遅らせる信号を生成することを特徴とす
    る請求項４記載のクロック抽出回路。
  6. 【請求項６】 前記周波数削減器は、周波数削減の割合
    が複数の設定値の中から選択可能であることを特徴とす
    る請求項４または５記載のクロック抽出回路。
  7. 【請求項７】 前記制御信号生成器は、 前記周波数削減器の出力を累積する累積器と、 前記累積器の累積値を一定時間間隔でモニターするため
    のモニター信号を生成するカウンタと、 前記カウンタで生成されたモニター信号により前記累積
    器の累積値を取り込む第１の記憶回路と、 前記第１の記憶回路に取り込まれた累積値によって、前
    記位相制御回路の位相修正量を段階的に変えるための位
    相制御信号を出力するシフト量算出器と、 前記位相シフト量算出器から出力する位相制御信号を前
    記カウンタの出力信号に応じて後段回路に伝えるか否か
    を決定する透過制御器と、 前記周波数削減器の出力を取り込む第２の記憶回路と、 前記カウンタからの出力信号により制御され、前記第２
    の記憶回路の出力を前記後段回路に前記透過制御回路と
    は相補的に伝えるか否かを決定するゲート回路と、 前記後段回路として設けられ、前記位相制御回路を最終
    的に制御するｎビットの位相制御信号を生成するデコー
    ダとを具備することを特徴とする請求項１乃至６のいず
    れか１項に記載のクロック抽出回路。
  8. 【請求項８】 前記位相シフト量算出器は、 前記累積器の累積値に応じて位相制御を複数段階に行う
    ための複数の制御信号を択一的に生成することを特徴と
    する請求項７記載のクロック抽出回路。
  9. 【請求項９】 前記位相シフト量算出器は、 前記累積器の累積値がX1〜X2の時は、位相を一度にI 段
    階進める信号を生成し、 前記累積器の累積値がX3以上の時は、位相を一度にJ 段
    階進める信号を生成し、 前記累積器の累積値が−X2〜−X1の時は、位相を一度に
    I 段階遅らせる信号を生成し、 前記累積器の累積値が−X3以下の時は、位相を一度にJ
    段階遅らせる信号を生成し、 前記自然数X1,X2,X3の間には、X1＜X2≦X3の関係があ
    り、前記自然数I,J の間には１＜I ＜J の関係があるこ
    とを特徴とする請求項８記載のクロック抽出回路。
  10. 【請求項１０】 前記デコーダは、 前記ゲート回路の出力および前記透過制御回路の出力に
    よりそれぞれ対応して制御され、所要のシフト量データ
    を選択して出力する複数個のマルチプレクサを有するシ
    フト量生成器と、 連続するｍビットに"1" 、残りに"0" が書き込まれ、前
    記シフト量生成器からのシフト量データによってデータ
    シフト方向および１回当りのデータシフト量が制御さ
    れ、ｎ（＞ｍ）ビットの位相制御信号を生成するｎビッ
    トの循環型シフトレジスタとを具備することを特徴とす
    る請求項８または９記載のクロック抽出回路。
JP2002089773A 2002-03-27 2002-03-27 クロック抽出回路 Expired - Fee Related JP3660638B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002089773A JP3660638B2 (ja) 2002-03-27 2002-03-27 クロック抽出回路
DE60301364T DE60301364T2 (de) 2002-03-27 2003-03-21 Taktrückgewinnungsschaltung
US10/393,277 US7206370B2 (en) 2002-03-27 2003-03-21 Clock recovery circuit
EP03006283A EP1351429B1 (en) 2002-03-27 2003-03-21 Clock recovery circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002089773A JP3660638B2 (ja) 2002-03-27 2002-03-27 クロック抽出回路

Publications (2)

Publication Number Publication Date
JP2003289294A true JP2003289294A (ja) 2003-10-10
JP3660638B2 JP3660638B2 (ja) 2005-06-15

Family

ID=28035849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002089773A Expired - Fee Related JP3660638B2 (ja) 2002-03-27 2002-03-27 クロック抽出回路

Country Status (4)

Country Link
US (1) US7206370B2 (ja)
EP (1) EP1351429B1 (ja)
JP (1) JP3660638B2 (ja)
DE (1) DE60301364T2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006025417A (ja) * 2004-07-06 2006-01-26 Samsung Electronics Co Ltd クロック信号復元のための回路及び方法
JP2006050607A (ja) * 2004-08-04 2006-02-16 Samsung Electronics Co Ltd クォターレートクロック復元回路、及びクロック復元方法
JP2006262197A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 位相制御回路
JP2009239768A (ja) * 2008-03-28 2009-10-15 Hitachi Ltd 半導体集積回路装置、及び、クロックデータ復元方法
JP2015519773A (ja) * 2012-03-29 2015-07-09 テラスクエア カンパニー リミテッド マルチチャネルのためのクロック復元装置、受信装置、および通信システム
CN113672030A (zh) * 2021-07-06 2021-11-19 平头哥(杭州)半导体有限公司 数据传输速率发生器和相关装置及方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891432B2 (en) * 2002-11-14 2005-05-10 Mia-Com, Inc. Apparatus, methods and articles of manufacture for electromagnetic processing
US7526260B2 (en) * 2002-11-14 2009-04-28 M/A-Com Eurotec, B.V. Apparatus, methods and articles of manufacture for linear signal modification
JP3974618B2 (ja) * 2002-11-01 2007-09-12 富士通株式会社 データ処理回路
JP2005004451A (ja) * 2003-06-11 2005-01-06 Nec Electronics Corp スペクトラム拡散クロック発生装置
US7643576B2 (en) * 2004-05-18 2010-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Data-signal-recovery circuit, data-signal-characterizing circuit, and related integrated circuits, systems, and methods
GB0413071D0 (en) 2004-06-12 2004-07-14 Texas Instruments Ltd Triangulating phase interpolator
DE102004037160B3 (de) 2004-07-30 2006-03-16 Infineon Technologies Ag Verfahren und Vorrichtung zum Erzeugen eines Ausgangstaktsignals mit einer einstellbaren Phasenlage aus mehreren Eingangstaktsignalen
US7233173B1 (en) * 2004-10-26 2007-06-19 National Semiconductor Corporation System and method for providing a low jitter data receiver for serial links with a regulated single ended phase interpolator
US8085880B2 (en) * 2004-12-23 2011-12-27 Rambus Inc. Amplitude monitor for high-speed signals
US7561651B1 (en) * 2005-03-31 2009-07-14 Chris Karabatsos Synchronization of a data output signal to a clock input
US8134412B2 (en) * 2005-03-31 2012-03-13 Urenschi Assets Limited Liability Company Synchronization of a data output signal to an input clock
US8831074B2 (en) 2005-10-03 2014-09-09 Clariphy Communications, Inc. High-speed receiver architecture
US8483343B2 (en) * 2005-10-03 2013-07-09 Clariphy Communications, Inc. High-speed receiver architecture
US7379382B2 (en) 2005-10-28 2008-05-27 Micron Technology, Inc. System and method for controlling timing of output signals
JP2007184847A (ja) * 2006-01-10 2007-07-19 Nec Electronics Corp クロックアンドデータリカバリ回路及びｓｅｒｄｅｓ回路
US7929654B2 (en) 2007-08-30 2011-04-19 Zenko Technologies, Inc. Data sampling circuit and method for clock and data recovery
KR100894486B1 (ko) * 2007-11-02 2009-04-22 주식회사 하이닉스반도체 디지털 필터, 클록 데이터 복구 회로 및 그 동작방법, 반도체 메모리 장치 및 그의 동작방법
WO2009090448A2 (en) * 2008-01-15 2009-07-23 Atmel Corporation Proportional phase comparator and method for phase-aligning digital signals
JP5174493B2 (ja) * 2008-03-06 2013-04-03 株式会社日立製作所 半導体集積回路装置及びアイ開口マージン評価方法
US8300753B2 (en) * 2008-07-29 2012-10-30 Fujitsu Limited Triple loop clock and data recovery (CDR)
US8411782B2 (en) * 2008-07-29 2013-04-02 Fujitsu Limited Parallel generation and matching of a deskew channel
US8300754B2 (en) * 2008-07-29 2012-10-30 Fujitsu Limited Clock and data recovery with a data aligner
US8718217B2 (en) * 2008-07-29 2014-05-06 Fujitsu Limited Clock and data recovery (CDR) using phase interpolation
KR20100037427A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 Ａｃ 커플링 위상 보간기 및 이 장치를 이용하는 지연 고정루프
US8320770B2 (en) * 2009-03-20 2012-11-27 Fujitsu Limited Clock and data recovery for differential quadrature phase shift keying
US8063683B2 (en) * 2009-06-08 2011-11-22 Integrated Device Technology, Inc. Low power clock and data recovery phase interpolator
US8081024B1 (en) * 2009-12-17 2011-12-20 Cadence Design Systems, Inc. CMOS phase interpolation system
US10297640B2 (en) 2010-11-29 2019-05-21 Micron Technology, Inc. Cross-point memory with self-defined memory elements
US8666013B1 (en) * 2011-03-22 2014-03-04 Altera Corporation Techniques for clock data recovery
KR20160069093A (ko) * 2014-12-05 2016-06-16 에스케이하이닉스 주식회사 클럭 데이터 리커버리 회로 및 이를 이용하는 시스템
US11221644B2 (en) 2018-05-21 2022-01-11 Samsung Electronics Co., Ltd. System for transceiving data based on clock transition time
CN113380285B (zh) * 2020-03-09 2023-07-25 群联电子股份有限公司 时钟数据回复电路、存储器存储装置及信号产生方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
LU74292A1 (ja) * 1975-07-25 1976-06-18
JPH0667205B2 (ja) * 1983-02-04 1994-08-24 株式会社日立製作所 Ｐｗｍパルス発生装置
JP2558769B2 (ja) 1987-12-29 1996-11-27 松下電器産業株式会社 ビット同期回路
US5185768A (en) 1990-10-09 1993-02-09 International Business Machines Corporation Digital integrating clock extractor
US5068628A (en) 1990-11-13 1991-11-26 Level One Communications, Inc. Digitally controlled timing recovery loop
JPH05268077A (ja) 1992-03-18 1993-10-15 Fujitsu Ltd ディジタルｐｌｌ回路
JPH08223147A (ja) 1995-02-10 1996-08-30 Toshiba Corp 同期回路
US5812619A (en) 1996-02-28 1998-09-22 Advanced Micro Devices, Inc. Digital phase lock loop and system for digital clock recovery
KR100194624B1 (ko) * 1996-12-02 1999-06-15 이계철 데이타 리타이밍 회로
JP2993559B2 (ja) 1997-03-31 1999-12-20 日本電気株式会社 位相同期回路
US6002279A (en) 1997-10-24 1999-12-14 G2 Networks, Inc. Clock recovery circuit
US6389090B2 (en) * 1998-02-06 2002-05-14 3Com Corporation Digital clock/data signal recovery method and apparatus
US6610917B2 (en) * 1998-05-15 2003-08-26 Lester F. Ludwig Activity indication, external source, and processing loop provisions for driven vibrating-element environments
US6359948B1 (en) * 1999-02-17 2002-03-19 Triquint Semiconductor Corporation Phase-locked loop circuit with reduced jitter
JP3327256B2 (ja) * 1999-06-17 2002-09-24 日本電気株式会社 クロックリカバリ回路及び位相比較方法
JP3921321B2 (ja) 2000-01-27 2007-05-30 株式会社ルネサステクノロジ 記録メディア読み出しシステム
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路
JP4425426B2 (ja) * 2000-05-11 2010-03-03 Ｎｅｃエレクトロニクス株式会社 オーバーサンプリング型クロックリカバリ回路
KR20020057697A (ko) * 2001-01-05 2002-07-12 윤종용 범용 직렬 버스용 클록 복원 회로
JP4672194B2 (ja) * 2001-06-22 2011-04-20 富士通株式会社 受信回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006025417A (ja) * 2004-07-06 2006-01-26 Samsung Electronics Co Ltd クロック信号復元のための回路及び方法
JP2006050607A (ja) * 2004-08-04 2006-02-16 Samsung Electronics Co Ltd クォターレートクロック復元回路、及びクロック復元方法
JP2006262197A (ja) * 2005-03-17 2006-09-28 Fujitsu Ltd 位相制御回路
JP2009239768A (ja) * 2008-03-28 2009-10-15 Hitachi Ltd 半導体集積回路装置、及び、クロックデータ復元方法
JP2015519773A (ja) * 2012-03-29 2015-07-09 テラスクエア カンパニー リミテッド マルチチャネルのためのクロック復元装置、受信装置、および通信システム
CN113672030A (zh) * 2021-07-06 2021-11-19 平头哥(杭州)半导体有限公司 数据传输速率发生器和相关装置及方法
CN113672030B (zh) * 2021-07-06 2023-10-31 平头哥(杭州)半导体有限公司 数据传输速率发生器和相关装置及方法

Also Published As

Publication number Publication date
EP1351429B1 (en) 2005-08-24
EP1351429A1 (en) 2003-10-08
US20040022339A1 (en) 2004-02-05
JP3660638B2 (ja) 2005-06-15
DE60301364D1 (de) 2005-09-29
US7206370B2 (en) 2007-04-17
DE60301364T2 (de) 2006-05-24

Similar Documents

Publication Publication Date Title
JP3660638B2 (ja) クロック抽出回路
US7103855B2 (en) Clock control circuit and method
EP2781025B1 (en) Apparatus and method for recovering burst-mode pulse width modulation (pwm) and non-return-to-zero (nrz) data
JP4812981B2 (ja) リングレジスタ制御型遅延固定ループ及びその制御方法
US7242733B2 (en) Clock recovery circuit
EP2288032A2 (en) Clock data recovery with selectable phase control
JP2001515695A (ja) デジタルワードにより同調される周波数合成回路
KR100305493B1 (ko) 클럭발생회로및클럭발생방법
US20040150438A1 (en) Frequency multiplier capable of adjusting duty cycle of a clock and method used therein
US6249159B1 (en) Frequency control circuit having increased control bandwidth at lower device operating speed
GB2341286A (en) A delay locked loop device
USRE38482E1 (en) Delay stage circuitry for a ring oscillator
US7737744B2 (en) Register controlled delay locked loop circuit
WO2000065717A1 (en) Clock generation circuit, serial/parallel converter and parallel/serial converter, and semiconductor device
EP1734655A1 (en) Switched capacitor filter and feedback system
US20080054957A1 (en) Skew Correction Apparatus
KR20050105558A (ko) 지연 동기 루프 장치
US6967536B2 (en) Phase-locked loop circuit reducing steady state phase error
US6707399B1 (en) Data realignment techniques for serial-to-parallel conversion
JP2008172574A (ja) クロック位相シフト回路
CN111541446A (zh) 时钟同步电路
US6788127B2 (en) Circuit for variably delaying data
KR20050058918A (ko) 위상 보간 스텝의 크기를 선택적으로 변경시키는 ｄｌｌ
JP2005354271A (ja) 半導体装置、クロック位相調整回路、送信回路及び受信回路。
JP3156781B2 (ja) 遅延時間調整回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040820

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050317

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080325

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090325

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100325

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100325

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110325

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120325

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130325

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130325

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140325

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees