JP4425426B2 - オーバーサンプリング型クロックリカバリ回路 - Google Patents
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Description
本発明は入力されるデータからクロックの抽出を行うクロックリカバリ回路に関し、特に位相の異なる複数のクロックでサンプリングを行うオーバーサンプリング型のクロックリカバリ回路に関する。
【0001】
【従来の技術】
近年、データ伝送は高速なプロトコルが提案されており、そのために高速な伝送において送られてきたデータからクロックの抽出を行うクロックリカバリ回路、または送られたクロックに対して回路内部で使用されるクロックの周波数同期をとる位相ロックループ(Phase Locked Loop:PLL)においても高速化が要請されている。
従来のアナログ方式のクロックリカバリ回路に、一相のクロックを用い、クロックの1本の立ち上がりを1ビットのデータに対応させて位相比較を行うものがあった。この方式では、データレートとクロック周波数を等しくする必要があるので、データレートがGbpsレベルになるとクロック周波数をGHzレベルの高周波にしなければならず、クロックリカバリ回路や位相ロックループ(PLL)への高速化の要請に応えることが難しかった。例えば、位相ロックループ(PLL)に含まれる電圧制御発振器(Voltage Controlled Oscillator:VCO)の発振周波数をGHzレベルの高周波にすることは簡単ではない。
このような要請に応えるために、伝送されたデータを回路内部で生成したデータレートより周波数の低い位相の異なる複数のクロックでサンプリングするオーバーサンプリング型クロックリカバリ回路が提案されている。オーバーサンプリング型クロックリカバリ回路では、クロックの複数本の立ち上がりを1ビットのデータに対応させて位相比較を行っている。オーバーサンプリング型クロックリカバリ回路によれば、データレートより周波数の低いクロックを用いるため、高速化の要請に応えることができる。
例えば、図7(a)に示すようにデータレートに対し2分の1のクロック周波数で2倍のオーバーサンプリングを行う場合、4相のクロックCLK1〜4を用いることとなる。また、データレートに対し8分の1のクロック周波数で2倍のオーバーサンプリングを行う場合は、図7(b)に示すように16相のクロックCLK1〜16を用いることとなる。
【0002】
ところで、オーバーサンプリング型クロックリカバリ回路においては、特開平10−4349号やU.S.Patent5694062にも開示されるように、位相比較に必要となる所定数のクロック(以下、多相クロックという。)を電圧制御発振器(VCO)が生成していた。
以下に、図4を参照して多相クロックを電圧制御発振器が生成するオーバーサンプリング型クロックリカバリ回路につき説明する。図4は、従来の一例のオーバーサンプリング型クロックリカバリ回路40のブロック回路図である。これは、16相の多相クロックを用いて位相比較を行う例である。
従来例のクロックリカバリ回路40おいて、電圧制御発振器41は、8段の差動バッファを連接してなる電圧制御遅延線(Voltage Control Delay Line)42を含んで構成されており、周波数と位相の変調をしながら、16相のクロック(差動クロック8相)を生成する。
信号処理部13はこの16相の多相クロックを受け、オーバーサンプリング方式のクロック抽出を行う。信号処理部13に備えられる8個の位相比較器(Phase Detector)PD2のそれぞれは、16相の多相クロックのうち連続する3相のクロックを用い、入力されるシリアル入力データとの間で位相比較を行う。位相比較器PD2は、クロックが入力データに対し遅れていればUP信号を、進んでいればDOWN信号を出力する。信号処理部13は、このUP信号、DOWN信号(位相差情報)を元に、クロックの位相を入力データの位相に同期させるために適切な制御電圧V4を生成し、電圧制御発振器41に供給する。このように電圧制御発振器41は帰還制御され、クロックの位相を入力データの位相に同期すべく、制御電圧V4に基づき再びクロックの周波数と位相の変調を行い16相の多相クロックを生成して、信号処理部13に供給する。図4には、この制御電圧V4を生成するための構成として、信号処理回路15と、チャージポンプ(Charge Pump)CP2と、ローパスフィルタ(Low Pass Filter)LPF2とを例示した。信号処理回路15には、多数決回路、平均化回路等が用いられる。
なお、コンバータCV1は、多相クロックが信号処理部13に供給される前に多相クロックを差動信号から単相信号に変換すると同時に少振幅から大振幅へ変換するものである。
クロックリカバリ回路40によれば、2.5Gbpsのシリアル入力データを受ける場合、クロック周波数は312.5MHz(周期3200ps)とされ、電圧制御遅延線42内の各差動バッファは200psの伝搬遅延時間とされる。これにより、200psずつ位相のずれた16相の多相クロックを生成する。
【0003】
【発明が解決しようとする課題】
しかし、従来のオーバーサンプリング型クロックリカバリ回路では、次のような問題があった。
従来のオーバーサンプリング型クロックリカバリ回路では、電圧制御発振器を制御して、位相同期を行うため、位相制御の過程で必ず周波数の変動が伴い、ジッタ特性を悪化させ、クロックの質の低下をもたらすという問題があった。
また、従来のオーバーサンプリング型クロックリカバリ回路では、多数のシリアル入出力チャンネルを有するトランシーバに適応する場合に問題がある。
例えば、図5に示すようにチャンネル毎に従来のクロックリカバリ回路40を設ければ、ICチップ上に多数の電圧制御発振器41が存在することになる。これにより、チャンネル相互間で電圧制御発振器41が共振等を起こし、クロックのジッタ特性を悪化させ、多相クロックの質の低下をもたらすという問題が生じ得る。また、電圧制御発振器は、一般に消費電力が大きいためチップ全体として消費電力が大きくなるおそれがある。
一方、電圧制御発振器を多チャンネルに対して一つとし、多相クロックを各チャンネルに供給するとすれば、供給が困難となり、供給過程においてクロックの劣化が生じ、劣化の程度も相によってばらつき、やはり、多相クロックの質の低下をもたらすという問題が生じ得る。以下に、図6を参照して、電圧制御発振器を多チャンネルに対して一つとし、多相クロックを各チャンネルに供給する構成について考察する。
【0004】
図6に示すように、各チャンネルch1〜ch(n)毎に、信号処理部13と位相制御回路11を有するオーバーサンプリング型のクロックリカバリ回路60(1〜n)を設ける。また、電圧制御発振器51を含んで構成される位相ロックループ(PLL)50を一つ設け、この位相ロックループ50により多相クロック(図6の構成場合16相)を生成し、各クロックリカバリ回路60(1〜n)に供給する。各チャンネルch1〜ch(n)においては、電圧制御発振器は設けられず、位相ロックループ50からの多相クロックを受け取り、多相クロックと入力データとの間での位相制御を行うこととなる。
この場合、多チャンネルに対して電圧制御発振器が一つとなって、ICチップ上に多数の電圧制御発振器が存在することによる不都合は回避される。
しかし、位相ロックループ50からの多相クロックを多数のチャンネルch1〜ch(n)に対し供給せねばならないため、クロックの分配が困難となる。例えば、16相もの多相クロックを、広い範囲にわたり分配するため、バッファリングのための消費電力増大が問題となる。したがって、クロックの分配効率は優れない。
また、16相もの多相クロックの相と相の間隔(位相差)を正確に保ったまま各チャンネルのクロックリカバリ回路60に分配することは極めて困難である。したがって、多相クロックの質の低下をもたらすという問題は解消できない。
さらには、図6に示したように、各チャンネルch1〜ch(n)のクロックリカバリ回路60のそれぞれは、多相クロックと入力データとの間の位相比較を行った後、入力データとクロックとの間で位相同期を行うため、位相制御回路11が必要となる。しかも、図6に示すように、16相の多相クロックを受けて入力データとの間で位相同期を行わなければならない場合、位相制御回路11が各チャンネルch1〜ch(n)毎に8個も必要になる。この位相制御回路11は、機能的に非常にクリティカルであり、かつ、一般的に大きな回路規模、大きな消費電力が必要となるので、機能的に同じものが8個並設されるというのは好ましい方法とはいえない。
【0005】
本発明は以上の従来技術における問題に鑑みてなされたものであって、入力されるデータを位相の異なる複数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの位相を制御するオーバーサンプリング型クロックリカバリ回路において、ジッタ特性の悪化を防ぎ、良質なクロックを生成可能なオーバーサンプリング型クロックリカバリ回路を提供することを課題とする。
特に、多数のシリアル入出力チャンネルを有するトランシーバに適応した場合にも、良質なクロックを生成可能なオーバーサンプリング型クロックリカバリ回路を提供することを課題とする。
また、多チャンネルに適用した場合にも、回路の面積効率、電力効率、クロックの分配効率の良好なオーバーサンプリング型クロックリカバリ回路を提供することを課題とする。
【0006】
【課題を解決するための手段】
前記課題を解決する本出願第1の発明は、入力されるデータを位相の異なる多数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの位相を制御するオーバーサンプリング型クロックリカバリ回路において、
前記多数に対して少数のクロックの供給を受け、かかるクロックの位相を制御する位相制御回路と、
前記位相制御回路により制御された前記少数のクロックを元に、前記多数のクロックを生成し、前記位相比較器に供給する遅延ロックループとを備え、
前記位相比較器から出力される位相差情報に基づいた位相制御信号を前記位相制御回路に帰還させることを特徴とするオーバーサンプリング型クロックリカバリ回路である。
【0007】
すなわち本出願第1の発明のオーバーサンプリング型クロックリカバリ回路は、比較的少数のクロックの供給を受け、位相制御回路によって前記比較的少数のクロックの位相を制御し、前記比較的少数のクロックから遅延ロックループ(Delay Locked Loop:DLL)によって位相比較に必要な比較的多数のクロック(多相クロック)を生成し、位相比較を行う構成を採る。
したがって本出願第1の発明のオーバーサンプリング型クロックリカバリ回路によれば、まず第一に、電圧制御発振器を要しないので周波数の変動によってジッタ特性を悪化させることがない。
第二に、チャンネル毎に本発明の回路を配設しても、電圧制御発振器が各チャンネルに配設されるという構成にはならず、チャンネル相互間のクロックの共振等の不都合な干渉のおそれはない。
第三に、チャンネル毎に本発明の回路を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックを分配するために必要な大幅な消費電力の増大はない。
第四に、チャンネル毎に本発明の回路を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックの相間隔のばらつき(スキュー)等の分配時におこる多相クロックの品質の低下が発生することはない。
第五に、比較的少数のクロックについて位相制御を行うので、多相クロックについて位相制御を行う場合に比較して、位相制御回路の回路規模、消費電力ともに効率化が図られる。
第六に、位相制御回路によって高精度に位相が制御された比較的少数のクロックを、位相比較を行う直前に、遅延ロックループにより多相クロックに展開するため、高精度に同期がとれ、かつ、精度良い間隔に位相が展開された非常に良質な多相クロックを位相比較器に供給することができる。
第七に、非常にクリティカルな動作が要求される位相制御回路が1つのみですむため、複数の位相制御回路を並設する場合に比較して、クロックリカバリの動作信頼性が格段に向上する。
【0008】
また本出願第2の発明は、本出願第1の発明のオーバーサンプリング型クロックリカバリ回路において、前記少数を1又は2とすることを特徴とする。
【0009】
また本出願第3の発明は、本出願第1の発明のオーバーサンプリング型クロックリカバリ回路において、前記少数を1とすることを特徴とする。
【00010】
すなわち本出願第3の発明のオーバーサンプリング型クロックリカバリ回路は、単相のクロックの供給を受け、位相制御回路によって前記単相のクロックの位相を制御し、前記単相のクロックから遅延ロックループによって位相比較に必要な比較的多数のクロック(多相クロック)を生成し、位相比較を行う構成を採る。
電圧制御発振器(VCO)あるいは位相ロックループ(PLL)は正確な周波数のクロックを出す供給元であるため、一般的にジッタ特性が良い差動で構成するのが望ましい。
一方、本出願第3の発明のオーバーサンプリング型クロックリカバリ回路によれば、位相制御回路及び遅延ロックループを単相構成にするので、ジッタ特性の悪化等を招くことなく低電力化が可能となるという利点がある。
【0011】
【発明の実施の形態】
以下に本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路につき図面を参照して説明する。以下は本発明の一実施形態であって本発明を限定するものではない。
【0012】
本実施形態においては、データレート2.5Gbpsのシリアル入力データを、そのデータレートに対し8分の1の312.5MHzのクロック周波数で2倍のオーバーサンプリングを行う場合を例として説明する。この場合、図7(b)に示すように、クロック抽出に16相の多相クロックCLK1〜16が必要となる。
【0013】
図1は本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路10を示すブロック回路図である。本実施形態のオーバーサンプリング型クロックリカバリ回路10は、入力されるデータ(data)を位相の異なる16相のクロックCLK1〜16でサンプリングして位相比較を行なう8個の位相比較器PD2を備え、位相比較器PD2から出力される位相差情報(UP、DOWN信号)に基づいてクロックCLK1〜16の位相を制御するオーバーサンプリング型クロックリカバリ回路である。
しかし、16相のクロックCLK1〜16を直接的に位相制御するものではなく、16相のクロックCLK1〜16に対して少数である2相のクロックCLKa、CLKbの供給を受け、位相制御回路11によりかかる2相のクロックCLKa、CLKbの位相を制御する。2相のクロックCLKa、CLKbはともに周波数312.5MHzで、相対的に半周期にあたる1600psだけ位相が異なる差動対を成すものである。
また、遅延ロックループ(DLL)12が、位相制御回路11から出力される差動クロックを元に、16相のクロックCLK1〜16を生成し、これを位相比較器PD2に供給する。
さらに、位相比較器PD2から出力される位相差情報(UP、DOWN信号)に基づいた位相制御信号により生成される制御電圧V2を位相制御回路11に帰還させる。位相制御回路11において、この帰還された制御電圧V2を差動クロックCLKa、CLKbの位相制御に用いる。
【0014】
本実施形態においては、差動クロックCLKa、CLKbを位相ロックループ(PLL)20により生成し供給している。位相ロックループ20は、電圧制御発振器21と、これに接続される周波数逓倍器DIV1と、位相比較器PD3と、チャージポンプCP3と、ローパスフィルタLPF3とにより構成される。電圧制御発振器21は、4段の差動バッファA1〜A4を連接してなる電圧制御遅延線22を含んで構成されている。
この位相ロックループ20において、位相比較器PD3は、周波数逓倍器DIV1により逓倍されたクロックを受けるとともに、リファレンスクロックref.CLKを受け、これらを位相比較し、UP/DOWN信号をチャージポンプCP3に出力する。チャージポンプCP3、ローパスフィルターLPF3により制御電圧V3を生成し、これを各差動バッファA1〜A4に帰還させて制御し、電圧制御発振器21に312.5MHzの周波数(周期3200ps)のクロックを補償している。電圧制御発振器21から上述の差動クロックCLKa、CLKbが取り出され、これをオーバーサンプリング型クロックリカバリ回路10内の位相制御回路11へ供給する。位相ロックループ20を使用することにより安定した周波数のクロックの供給を受けることができる。
【0015】
位相制御回路11は、デジタル制御型のものでもアナログ制御型のものでも良い。本実施形態では、位相制御回路11をアナログ制御型の位相制御回路として説明し、必要に応じて位相制御回路11をデジタル制御型の位相制御回路とする場合につき説明する。位相制御回路11は、オーバーサンプリング型クロックリカバリ回路10に供給される差動クロックCLKa、CLKbを受けるとともに、信号処理部13から制御電圧V2を受ける。この制御電圧V2に従って差動クロックCLKa、CLKbの位相を進めたり、遅らせたりという位相制御を行う。位相制御回路11により位相が制御された差動クロック(差動クロックCLKc、CLKdとする。)は、遅延ロックループ12に出力される。
【0016】
遅延ロックループ12は、8段の差動バッファB1〜B8を連接してなる電圧制御遅延線14と、これに接続する位相比較器PD1と、チャージポンプCP1と、ローパスフィルターLPF1とからなる。
差動クロックCLKc、CLKdは、一段目の差動バッファB1及び位相比較器PD1に入力される。8段目の差動バッファB8からは、電圧制御遅延線14を通過し全バッファB1〜B8の総合遅延を有する差動クロック(差動クロックCLKe、CLKfとする。また、クロックCLKcがクロックCLKeに、クロックCLKdがクロックCLKfになったとする。)が出力され、位相比較器PD1に入力される。位相比較器PD1は、クロックCLKcとクロックCLKf及びクロックCLKdとクロックCLKeを位相比較し位相誤差を検出する。位相比較器PD1は、クロックCLKf(CLKe)の位相がクロックCLKc(CLKd)の位相より遅れていればUP信号を、進んでいればDOWN信号をチャージポンプCP1に出力する。
チャージポンプCP1、ロウパスフィルタLPF1は、位相比較器PD1からの位相差情報に基づき、制御電圧V1を生成し各差動バッファB1〜B8へ送り出す。
【0017】
最終的に遅延ロックループ12が同期したときは、電圧制御遅延線14を通過し遅延したクロックCLKf(CLKe)の立ち上がりエッジと、電圧制御遅延線14を通過する前のクロックCLKc(CLKd)の立ち上がりエッジの位相が同期する。その結果、電圧制御遅延線14は、312.5MHzの周波数のクロックの半周期にあたる1600psの総合遅延時間を持つことになる。遅延線を構成する各バッファの特性が等しく、それぞれに供給される制御電圧が等しい場合には、各バッファの伝搬遅延時間は遅延線の総合遅延時間をバッファの段数で除した値となる。本実施形態においては、電圧制御遅延線14を構成する各差動バッファB1〜B8の特性を等しく、それぞれに供給される制御電圧V1も等しくしているので、各差動バッファB1〜B8の伝搬遅延時間は、総合遅延時間たる1600psをバッファの段数たる8で除した200psとなる。遅延ロックループ12の帰還制御によって電圧制御遅延線14の遅延時間が一定になるように制御されている。
以上説明したように、電圧制御遅延線14内の8段の差動バッファB1〜B8の遅延時間が一定に保たれる。すなわち、16相の多相クロックCLK1〜16の隣接する相間隔が常に1600ps/8=200psになるように補償される。
【0018】
電圧制御遅延線14内の8段の差動バッファB1〜B8の各出力からは、200psずつ位相の異なった8対の差動クロックが取り出され、これらはコンバータCV1によって単相信号に変換されると同時に小振幅から大振幅へ増幅されたのち、各位相比較器PD2に出力される。すなわち、遅延ロックループ12は、多相クロックCLK1〜16を生成する役割を有し、信号処理部13は、この多相クロックCLK1〜16を受ける。遅延ロックループ12により相間精度の良い多相クロックCLK1〜16が生成され、信号処理部13に供給される。
信号処理部13はこの多相クロックを用い、オーバーサンプリング方式のクロック抽出を行う。信号処理部13に備えられる8個の位相比較器PD2のそれぞれは、16相の多相クロックのうち200psずつの位相差で連続する3相のクロックを用い、入力される2.5Gbpsのシリアル入力データとの間で位相比較を行う。位相比較器PD2は、クロックが入力データに対し遅れていればUP信号を、進んでいればDOWN信号を出力する。
信号処理部13は、このUP信号、DOWN信号(位相差情報)を元に、クロックの位相をデータの位相に同期させるために、位相制御回路11がアナログ制御型であるので制御電圧V2を生成し、位相制御回路11に供給する。
位相制御回路11は、信号処理部13から制御電圧V2を受けると、再び、この制御電圧V2に従って差動クロックCLKa、CLKbの位相を進めたり、遅らせたりという位相制御を行う。位相制御回路11により位相が制御された差動クロックCLKc、CLKdは、遅延ロックループ12に出力される。
【0019】
以下同様に上述した動作を繰り返すことにより、オーバーサンプリング型クロックリカバリ回路10は、信号処理部13に供給される16相の多相クロックCLK1〜16の相間隔を精度良く保ち、かつ、データと位相同期させる。
図8にデータとクロックの位相が同期した状態の波形図を示した。例えば、図7(b)に示すようにデータに対してクロックが遅れている場合にも、オーバーサンプリング型クロックリカバリ回路10が上述した一連の動作を実行することにより、図8に示すような奇数番号のクロック(CLK1、3、・・・)がデータビットのエッジを、偶数番号のクロック(CLK2、4、・・・)がデータビットの中央を捕らえて同期した状態が得られる。
オーバーサンプリング型クロックリカバリ回路10によれば、偶数番号のクロック(CLK2、4、・・・)が、入力データが確実に開口した領域(値が確定した領域)でサンプリングすることができるように、16相の多相クロックCLK1〜16をデータの位相変動に追従させることができる。
【0020】
信号処理部13の処理は、従来技術を適用して実施することができ、様々な形態があり得る。次に、信号処理部13の一実施の形態について説明する。
信号処理部13は、位相比較器PD2から出力されるUP、DOWN信号を元に制御電圧V4を生成するための具体的構成として、信号処理回路15と、チャージポンプCP2と、ローパスフィルタLPF2とを備える。信号処理回路15には、多数決回路及び平均化回路が用いられる。
【0021】
8個の位相比較器PD2はそれぞれは、16相の多相クロックのうち200psずつの位相差で連続した3相ずつを用い、入力データと多相クロックの間の位相比較を行う。例えば、計8組の3相のクロックCLK1,2,3、CLK3,4,5、CLK5,6,7、CLK7,8,9、CLK9,10,11、CLK11,12,13、CLK13,14,15、CLK15,16,1を一組ずつ8個の位相比較器PD2のそれぞれで利用する。
図7(b)又は図8に示すように、連続して200psずつ位相差を持った16相のクロックにCLK1、CLK2、CLK3、・・・、CLK16の順で符号を付けることとする。すると、図1に示される遅延ロックループ12は差動構成であるため、各差動バッファB1〜B8から出力される差動クロックは、差動バッファB1から順に、差動クロックCLK1−9、CLK2−10、CLK3−11、CLK4−12、CLK5−13、CLK6−14、CLK7−15、CLK8−16となる。これらの差動クロックがコンバータCV1を通過した後、図上左側の位相比較器PD2から順に、連続した3相のクロックCLK1,2,3、CLK3,4,5、CLK5,6,7、CLK7,8,9、CLK9,10,11、CLK11,12,13、CLK13,14,15、CLK15,16,1が一組ずつ入力されるように、例えば図1に示すような態様で本回路の配線を構成しておく。
【0022】
連続する3相のクロックが一組ずつ入力された各位相比較器PD2は位相比較を行い、クロックがデータに対し位相が遅れていればUP信号を出力し、位相が進んでいればDOWN信号を信号処理回路15に出力する。信号処理回路15内に構成される多数決回路は、位相比較器PD2からUP/DOWN信号の受ける度に、8個の位相比較器PD2の出力結果の多数決を取り、その瞬間毎のデータとクロックの位相差を決定する。
さらに、信号処理回路15内に構成される平均化回路は、多数決されたUP/DOWN信号の数回分の平均をとる。平均化されたUP/DOWN信号が、チャージポンプCP2に出力され、チャージポンプCP2に電荷の充放電をする。この平均化によって、UP/DOWNが頻繁に切り替わって出力される高周波数のデータの揺れの場合は対応しない(チャージポンプCP2に充放電しない)ように、UP/DOWNのどちらかが一方的にかなり多くの回数連続して出る低周波のデータの揺れの場合は対応する(チャージポンプCP2に充放電する)ように処理している。すなわち信号処理回路15内に構成される平均化回路は、高周波数成分を遮断し、低周波数成分を通過させるフィルタの役割を有する。
チャージポンプCP2に充放電された電荷は、例えばさらにローパスフィルタLPF2を通ってアナログ化され、制御電圧V2としてアナログ制御型の位相制御回路11に出力される。また、位相制御回路11をデジタル制御型の位相制御回路とすることも可能である。その場合には、ローパスフィルタLPF2を通さずそのまま位相制御信号を位相制御回路11に出力するように構成する。
以上のようにして、信号処理部13の処理が行われるが、これは一例であって、他の回路構成によっても良い。
【0023】
次に、図2を参照して本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路10を多チャンネルのシリアル入出力をもつトランシーバに適用した場合につき説明する。
【0024】
図2に示すように、オーバーサンプリング型クロックリカバリ回路10を各チャンネルch1〜ch(n)のそれぞれに設ける。また、位相ロックループ20を1つ設け、この位相ロックループ20によって生成される差動クロックを、各チャンネルのオーバーサンプリング型クロックリカバリ回路10(1〜n)に分配する構成とする。
各チャンネルでは、上述した動作により、分配された差動クロックと同一周波数の多相クロックを得ることができる。
以上のように本発明による多チャンネル向けのクロックリカバリ回路によると以下のような効果がある。
すなわち、まず第一に、電圧制御発振器を要しないので周波数の変動によってジッタ特性を悪化させることがない。
第二に、チャンネル毎に本実施形態の回路10を配設しても、電圧制御発振器が各チャンネルに配設されるという構成にはならず、チャンネル相互間のクロックの共振等の不都合な干渉のおそれはない。
第三に、チャンネル毎に本実施形態の回路10を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックを分配するために必要な大幅な消費電力の増大はない。
第四に、チャンネル毎に本実施形態の回路を配設しても、多相クロックを各チャンネルに分配する必要はなく、比較的少数のクロックを分配すればよいので、多相クロックの相間隔のばらつき(スキュー)等の分配時におこる多相クロックの品質の低下が発生することはない。
第五に、比較的少数のクロックについて位相制御を行うので、多相クロックについて位相制御を行う場合(従来のクロックリカバリ回路60)に比較して、回路規模、消費電力ともに効率化が図られる。
第六に、位相制御回路11によって高精度に位相が制御された比較的少数のクロックを、位相比較を行う直前に、遅延ロックループにより多相クロックに展開するため、高精度に同期がとれ、かつ、精度良い間隔に位相が展開された非常に良質な多相クロックを位相比較器PD2に供給することができる。
第七に、非常にクリティカルな動作が要求される位相制御回路11が1つのみですむため、複数の位相制御回路を並設する場合(従来のクロックリカバリ回路60)に比較して、クロックリカバリの動作信頼性が格段に向上する。
【0025】
次に、本発明の他の一実施の形態のオーバーサンプリング型クロックリカバリ回路30につき図3を参照して説明する。
本実施形態のオーバーサンプリング型クロックリカバリ回路30は、上述のオーバーサンプリング型クロックリカバリ回路10と同様に、位相ロックループ20からクロックの供給を受けるが、単相のクロックCLKgを受ける点で異なる。
また、本実施形態のオーバーサンプリング型クロックリカバリ回路30は、上述のオーバーサンプリング型クロックリカバリ回路10と同様に、信号処理部13を有するが、位相制御回路31及び遅延ロックループ32が単相構成となっている点で異なる。遅延ロックループ32は16段の単相バッファC1〜C16を連接してなる電圧制御遅延線34と、これに接続する位相比較器PD4と、チャージポンプCP4と、ローパスフィルターLPF4とからなる。
【0026】
遅延ロックループ20から取り出された差動クロックはコンバータCV2によって差動信号から単相信号に変換すると同時に少振幅から大振幅へ変換される。その結果、コンバータCV2から単相のクロックCLKgが出力され、位相制御回路31に入力される。
その後、クロックCLKgは、位相制御回路31により位相制御される。位相制御回路31により位相制御されたクロック(クロックCLKhとする。)は、遅延ロックループ32内の一段目のバッファC1及び位相比較器PD4に入力される。16段目のバッファC16からは、電圧制御遅延線34を通過し全バッファC1〜C16の総合遅延を有するクロック(クロックCLKiとする。)が出力され、位相比較器PD4に入力される。位相比較器PD4は、クロックCLKhとクロックCLKiを位相比較し位相誤差を検出する。
位相比較器PD4は、CLKiの位相がクロックCLKhの位相より遅れていればUP信号を、進んでいればDOWN信号をチャージポンプCP4に出力する。
チャージポンプCP4、ロウパスフィルタLPF4は、位相比較器PD4からの位相差情報に基づき、制御電圧V1を生成し各バッファC1〜C16へ送り出す。
【0027】
最終的に遅延ロックループ32が同期したときは、電圧制御遅延線34を通過し遅延したクロックCLKiの立ち上がりエッジと、電圧制御遅延線34を通過する前のクロックCLKhの立ち上がりエッジの位相が同期する。その結果、電圧制御遅延線34は、312.5MHzの周波数のクロックの一周期にあたる3200psの総合遅延時間を持つことになる。遅延線を構成する各バッファの特性が等しく、それぞれに供給される制御電圧が等しい場合には、各バッファの伝搬遅延時間は遅延線の総合遅延時間をバッファの段数で除した値となる。本実施形態においては、電圧制御遅延線34を構成する各バッファC1〜C16の特性を等しく、それぞれに供給される制御電圧V1も等しくしているので、各バッファC1〜C16の伝搬遅延時間は、総合遅延時間たる3200psをバッファの段数たる16で除した200psとなる。遅延ロックループ32の帰還制御によって電圧制御遅延線34の遅延時間が一定になるように制御されている。
以上説明したように、電圧制御遅延線34内の16段のバッファの遅延時間が一定に保たれる。すなわち、16相の多相クロックCLK1〜16の隣接する相間隔が常に3200ps/16=200psになるように補償される。
【0028】
電圧制御遅延線14内の16段のバッファC1〜C16の各出力からは、200psずつ位相の異なった16のクロックが取り出され、連続する3相のクロックが一組ずつ各位相比較器PD2に出力される。
図7(b)又は図8に示すように、連続して200psずつ位相差を持った16相のクロックにCLK1、CLK2、CLK3、・・・、CLK16の順で符号を付けることとする。すると、図3に示される遅延ロックループ32はバッファC1〜C16としてインバータを使用するので、各バッファC1〜C16から出力されるクロックは、バッファC1から順に、クロックCLK1、CLK10、CLK3、CLK12、CLK5、CLK14、CLK7、CLK16、CLK9、CLK2、CLK11、CLK4、CLK13、CLK6、CLK15、CLK8となる。図上左側の位相比較器PD2から順に、連続した3相のクロックCLK1,2,3、CLK3,4,5、CLK5,6,7、CLK7,8,9、CLK9,10,11、CLK11,12,13、CLK13,14,15、CLK15,16,1が一組ずつ入力されるように、例えば図3に示すような態様で本回路の配線を構成しておく。
各位相比較器PD2に連続する3相のクロックが一組ずつ入力された後、上述のオーバーサンプリング型クロックリカバリ回路10と同様の処理が行われ、繰り返すことにより、オーバーサンプリング型クロックリカバリ回路30は、信号処理部13に供給される16相の多相クロックCLK1〜16の相間隔を精度良く保ち、かつ、データと位相同期させる。
【0029】
以上のように、本実施形態のオーバーサンプリング型クロックリカバリ回路30は、位相制御回路31及び遅延ロックループ32を単相構成にするので、大振幅のCMOSロジックが使用可能となり、オーバーサンプリング型クロックリカバリ回路10、40、60に比較して、低電力化が可能となるという効果がある。電圧制御発振器を利用した従来のオーバーサンプリング型クロックリカバリ回路40において、電圧制御発振器41を単相構成にするとジッタ特性の悪化等を招くおそれがあるが、本実施形態のオーバーサンプリング型クロックリカバリ回路30は、位相制御回路31及び遅延ロックループ32を単相構成にするので、そのようなおそれはない。すなわち、ジッタ特性を良好に維持したまま低電力化するという効果がある。
また、本実施形態のオーバーサンプリング型クロックリカバリ回路30も、オーバーサンプリング型クロックリカバリ回路10と同様に、多チャンネルのシリアル入出力をもつトランシーバに良好に適用することができ、同様の効果が得られる。
【0030】
【発明の効果】
上述のように本発明は、電圧制御発振器を使用せずに、位相制御回路とアナログ遅延ロックループを備え、位相制御回路により比較的少数のクロックの供給を受けて、そのクロック数の状態のままで位相を制御し、位相が制御されたクロックをアナログ遅延ロックループにより位相比較に必要な相数まで展開した後に、位相比較器にクロックを供給した。これにより、本発明によれば、ジッタ特性が向上し、良質なクロックを生成することができるという効果がある。
特に、多数のシリアル入出力チャンネルを有するトランシーバに適応した場合にも、共振等の不都合な干渉のおそれがないので、良質なクロックを生成することができるという効果がある。
また、多チャンネルに適用した場合にも、回路の面積効率、電力効率、クロックの分配効率が良好であるという効果がある。
【図面の簡単な説明】
【図1】 本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路10を示すブロック回路図
【図2】 本発明の一実施の形態のオーバーサンプリング型クロックリカバリ回路10を多チャンネル向けに配設した構成を示すブロック回路図
【図3】 本発明の他の一実施の形態のオーバーサンプリング型クロックリカバリ回路30を示すブロック回路図
【図4】 従来の一例のオーバーサンプリング型クロックリカバリ回路40のブロック回路図
【図5】 従来の一例のオーバーサンプリング型クロックリカバリ回路40を多チャンネル向けに配設した構成を示すのブロック回路図
【図6】 電圧制御発振器を多チャンネルに対して一つとし、多相クロックを各チャンネルに供給する従来技術の適用例を示すブロック回路図
【図7】 オーバーサンプリング型クロックリカバリを説明するためのデータとクロックの波形図である。
【図8】 オーバーサンプリング型クロックリカバリを説明するための波形図であって、データとクロックの同期がとれた状態の波形図である。
【符号の説明】
11…位相制御回路
12…遅延ロックループ(DLL)
13…信号処理部
14、22、42…電圧制御遅延線
21、41、51…電圧制御発振器
20、50…位相ロックループ
PD1、PD2、PD3、PD4…位相比較器
CP1、CP2、CP3、CP4…チャージポンプ
LPF1、LPF2、LPF3、LPF4…ローパスフィルタ
DIV1…周波数逓倍器
CV1、CV2…コンバータ
Claims (3)
- 入力されるデータを位相の異なる多数のクロックでサンプリングして位相比較を行なう複数の位相比較器を備え、前記位相比較器から出力される位相差情報に基づいて前記クロックの位相を制御するオーバーサンプリング型クロックリカバリ回路において、
前記多数に対して少数のクロックの供給を受け、かかるクロックの位相を制御する位相制御回路と、
前記位相制御回路により制御された前記少数のクロックを元に、前記多数のクロックを生成し、前記位相比較器に供給する遅延ロックループとを備え、
前記位相比較器から出力される位相差情報に基づいた位相制御信号を前記位相制御回路に帰還させることを特徴とするオーバーサンプリング型クロックリカバリ回路。 - 前記少数を1又は2とすることを特徴とする請求項1に記載のオーバーサンプリング型クロックリカバリ回路。
- 前記少数を1とすることを特徴とする請求項1に記載のオーバーサンプリング型クロックリカバリ回路。
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