JP3521901B2 - クロック／データ・リカバリ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力データ信号の
ビットレートの１／Ｋ（Ｋ＝２，３．・・・）の周波数
のクロック信号を発振する電圧制御発振器を用いたクロ
ック／データ・リカバリ回路に関するものである。

【０００２】

【従来の技術】クロック／データ・リカバリ回路は、光
通信システムのＳＤＨ／ＳＯＮＥＴ（基幹網）、point
to point伝送、ＧｂＥ／１０ＧｂＥ、Fibre Channelの
ルータやクロスコネクト部における光フロントエンド回
路レシーバ部等に適用される。

【０００３】図１に従来のクロック／データ・リカバリ
回路の構成を示す。これは、入力データ信号のビットレ
ートの１／２の周波数のクロック信号を発生する電圧制
御発振器を用いたＰＬＬ構成（参考：M.Wurzer,et.a
l.,"A 40-Gb/s Integrated Clock and Data Recovery C
ircuit in a 50-GHz Silicon Bipolar Technology,"IEE
EJ.Solid-State Circuits,VOL.34,NO.9,pp.1320-1324 S
ep.1999.)である。

【０００４】このクロック／データ・リカバリ回路は、
入力データ信号ＤＩＮのビットレートの１／２の周波数
でクロック信号ＣＬＫ１を発振する電圧制御発振器（Ｖ
ＣＯ）５１と、そのクロック信号ＣＬＫ１の逆相信号、
正相信号を各々クロックとするＤ型フリップフロップ回
路（ＤＦＦ）５２，５３（立ち上がりエッジで書き込
む）と、クロック信号ＣＬＫ１を９０度位相遅延する９
０度遅延回路５４と、その９０度遅延回路５４の出力ク
ロック信号ＣＬＫ２をクロックとするＤ型フリップフロ
ップ回路５５と、Ｄ型フリップフロップ回路５３，５５
の出力信号Ｄ２，Ｄ３の位相比較を行うＥＸＯＲ回路５
６と、そのＥＸＯＲ回路５６から出力する位相比較信号
から直流成分を抽出し電圧制御発振器５１に制御電圧と
して入力するローパスフィルタ（ＬＰＦ）５７とから構
成されている。Ｄ１はＤ型フリップフロップ回路５２の
出力信号である。

【０００５】図２にこのクロック／データ・リカバリ回
路の信号ＤＩＮ、Ｄ２、ＣＬＫ１，ＣＬＫ２動作タイミ
ングチャートを示す。(a)、(b)、(c)は、それぞれロッ
ク状態、クロック信号ＣＬＫ１の位相進み状態、クロッ
ク信号ＣＬＫ１の位相遅れ状態を示す。

【０００６】図２(a)のロック状態では、クロック信号
ＣＬＫ１の立ち上がり／立ち下がりエッジが入力データ
信号ＤＩＮのエッジ間の中心と同じタイミングとなり、
クロック信号ＣＬＫ２の立ち上がり／立ち下がりエッジ
が入力データ信号ＤＩＮのエッジと同じタイミングにな
る。

【０００７】入力データ信号ＤＩＮにデータ遷移（１→
０、０→１）がある時に、その入力データ信号ＤＩＮと
クロック信号ＣＬＫ１の位相関係の進み／遅れに応じて
ＥＸＯＲ回路５６から出力信号が出力される。

【０００８】入力データ信号ＤＩＮのデータＡとデータ
Ｂ間でデータ遷移がある場合、クロック進み状態（図２
(b)）ではＤ型フリップフロップ回路５３，５５はいず
れもデータＡを識別（サンプリング）して出力信号Ｄ
２、Ｄ３は同符合となるが、クロック遅れ状態（図２
(c)）ではＤ型フリップフロップ回路５３はデータＡ
を、Ｄ型フリップフロップ回路５５はデータＢを、それ
ぞれ識別するため、出力信号Ｄ２、Ｄ３は異なる符合の
信号となる。

【０００９】したがって、入力データ信号ＤＩＮにデー
タ遷移がある場合、クロック信号ＣＬＫ１の入力データ
信号ＤＩＮに対する進み／遅れに応じてＥＸＯＲ回路５
６の出力信号が決定し、その出力信号からローパスフィ
ルタ５７で直流成分を抽出した直流レベル信号がフィー
ドバック信号として電圧制御発振器５１へ入力される。

【００１０】以上の構成により、ＰＬＬを利用したクロ
ック／データ・リカバリ回路の電圧制御発振器の発振周
波数に対し、その１／２（周期が入力データ信号ＤＩＮ
の最小パルス幅の２倍）の発振周波数の電圧制御発振器
を用いて、引き込み動作可能なクロック／データ・リカ
バリ回路の実現が可能である。

【００１１】

【発明が解決しようとする課題】ところが、図２(a)は
理想的なロック状態のタイミングチャートを示してお
り、実際のロック状態における図１のクロック信号ＣＬ
Ｋ１，ＣＬＫ２のエッジは、図３(a)に示すように、入
力データ信号ＤＩＮのパルス中心ｔ１およびエッジｔ２
を中心として、その入力データ信号ＤＩＮの位相に対
し、進み／遅れ動作を繰り返す。

【００１２】単位時間あたりの入力データ信号ＤＩＮの
遷移数（１→０または０→１への変化の数）をNTR、遷
移時にクロック信号ＣＬＫ１，ＣＬＫ２の位相が入力デ
ータ信号ＤＩＮの位相に対して進みにある場合の数をNL
EADとし、遅れにある場合の数をNLAG（＝NTR−NLEAD）
とし、この進み／遅れ状態数の割合をRLLとすると、 RLL＝NLEAD／NLAG (1) として、単位時間当りのＥＸＯＲ回路５６の出力が１で
ある場合の数と０である場合の数の割合を決定し、結果
として電圧制御発振器５１にフィードバックされるロー
パスフィルタ５７の出力電位が決定される。

【００１３】電圧制御発振器５１の自走発振周波数をｆ
ｏ(Hz)、入力データ信号ＤＩＮのビットレートをBr[ｂ/
ｓ]とすると、ロック状態において電圧制御発振器５１
へのフィードバック電位は、２ｆｏとBrの差ｆｄに比例
し、したがって、ロック状態のＥＸＯＲ回路５６の出力
信号の１／０の割合もｆｄに比例していることになる。
結果的に、 RLL∝ｆｄ (2) の関係が成り立つ。

【００１４】ここで、ｆｄに比例した電圧が電圧制御発
振器５１ヘフィードバックされることにより位相の進み
／遅れ状態数の割合RLLは決定されるが、その位相差
（進み／遅れの量）は決定されない。すなわちロック状
態においてRLLは同じで、個々の進み／遅れ状態の位相
量が異なる場合が存在する（図３(b),(c)）。図３(b)は
進み／遅れ量が小の場合 、図３(c) は進み／遅れ量が
大の場合である。

【００１５】図３(b)、(c)において、RLLが同一で電圧
制御発振器５１へのフィードバック電位が同電位となっ
ても、位相量が異なるためにクロックジッタは図３(c)
の方が大きい。電圧制御発振器５１へのフィードバック
電位が同一となり得る状態で、それぞれの進み／遅れに
おけるクロック位相の変動範囲は±９０度である。すな
わち、入力データ信号ＤＩＮのビットレートがＢＲ[b/
s]の場合、αをコンポ-ネントが発生するノイズによる
ジッタ[s]ppとして、ジッタ量は 1/(BR)+α [s]pp (3) となり、大きなジッタが発生するという問題があった。

【００１６】なお、従来のＣＤＲ（Clock and Data Rec
overy）回路の他の例としては、図４に示すように、入
力データビットレートと同一の発振周波数をもつＶＣＯ
を用いた例がある。このＣＤＲ回路は、入力データ信号
ＤＡＴＡＩＮからクロック信号ＣＬＫを抽出し、データ
信号を識別する機能を有するものであり、多重分離回路
（ＤＥＭＵＸ）を付加しＣＤＲクロック出力、データ出
力をＤＥＭＵＸに入力することにより、ＣＤＲの出力シ
リアルデータ信号を多重分離した低速パラレルデータ信
号出力を行う。この構成は、上記の構成に比べ、ＶＣＯ
に要求される動作速度は２倍となり、高速化が困難であ
るという問題を有している。

【００１７】本発明は上記の点に鑑みてなされたもので
あり、クロック変動範囲を小さくできるようにして、入
力データ信号のビットレートの１／Ｋの周波数を発振す
る電圧制御発振器を使用しながも、低ジッタを実現した
クロック／データ・リカバリ回路を提供することを目的
とする。

【００１８】更に、従来のパラレル信号出力機能に加え
て、シリアル信号出力機能（クロックおよびデータ）を
実現したクロック／データ・リカバリ回路を提供するこ
とを目的とする。

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は次のように構成することができる。

【００１９】本発明のクロック／データ・リカバリ回路
は、入力データ信号のビットレートの１／Ｋ（Ｋ＝２，
３，・・・）の周波数のクロック信号を発振する電圧制
御発振器と、前記入力データ信号をタイミング調整のた
めに遅延させる遅延回路と、前記クロック信号に基づき
前記入力データ信号を１：Ｍ（Ｍ＝２，３，・・・）多
重分離する多重分離回路と、前記クロック信号に基づき
前記多重分離回路のＭ個の多重分離出力信号をＭ：１多
重化する多重化回路と、前記遅延回路の出力信号と前記
多重化回路の出力信号との位相比較を行う位相比較器
と、該位相比較器の出力信号から直流成分を取り出し前
記電圧制御発振器に制御電圧として入力させるローパス
フィルタとを具備し、前記電圧制御発振器が発振するク
ロック信号を用いてリカバリ分周クロック信号を出力
し、前記多重分離回路の前記Ｍ個の多重分離出力信号を
リカバリパラレルデータ信号として出力する。

【００２０】上記の構成において、Ｍ＝Ｋ×Ｌ（Ｌは自
然数）としてもよい。

【００２１】また、上記の構成において、前記遅延回路
の前段に前記入力データ信号を遅延する別の遅延回路を
接続し、前記位相比較器を、前記遅延回路の出力信号と
前記多重化回路の出力信号との位相比較を行いその比較
結果と前記別の遅延回路の出力信号との位相比較を行う
別の位相比較器に置換してもよい。

【００２２】上記の構成において、Ｋ＝２、Ｍ＝２の場
合、前記多重分離回路は、前記クロック信号に基づき前
記入力データ信号を取り込む第１のＤ型フリップフロッ
プ回路と、前記クロック信号の逆相信号に基づき前記入
力データ信号を取り込む第２のＤ型フリップフロップ回
路とから構成し、前記多重化回路は、前記クロック信号
を遅延させるクロック遅延回路と、該クロック遅延回路
の出力信号に基づき前記第１のＤ型フリップフロップ回
路の出力信号と前記第２のＤ型フリップフロップ回路の
出力信号を交互に選択するセレクタとから構成すること
ができる。

【００２３】上記の構成において、Ｋ＝２の場合、前記
多重分離回路は、前記クロック信号に基づき前記入力デ
ータ信号を１：２多重分離して２個の第１のパラレルデ
ータ信号を出力する第１の多重分離回路と、前記クロッ
ク信号をＬ分周した分周クロック信号に基づき前記各第
１のパラレルデータ信号を１：Ｌ多重分離してＬ個の第
２のパラレルデータ信号を出力する第２の多重分離回路
２個とを有し、前記多重化回路は、前記分周クロック信
号に基づき前記Ｌ個の第２のパラレルデータ信号をＬ：
１多重する第１の多重化回路を２個と、前記クロック信
号に基づき前記第１の多重化回路２個から出力される２
個のパラレルデータ信号を２：１多重し、シリアルデー
タを出力する第２の多重化回路とを有するように構成す
ることができる。

【００２４】上記の構成において、Ｋ＝２かつＭ＝２^Ｔ
（Ｔは２以上の整数）の場合、前記多重分離回路は、
１：２多重分離を行う１：２多重分離回路を有する段を
Ｔ段接続して構成され、Ｑ段目（Ｑ＝１，２，３・・・
Ｔ）の段は２^{（Ｑ−１）}個の１：２多重分離回路を有
し、Ｑ段目の段の各１：２多重分離回路には前記クロッ
ク信号を２^{（Ｑ− １）}分周した分周クロック信号を供給
するように構成され、前記多重化回路は、２：１多重を
行う２：１多重回路を有する段をＴ段接続して構成さ
れ、Ｑ段目（Ｑ＝１，２，３・・・Ｔ）の段は２
^{（Ｔ−Ｑ）}個の２：１多重回路を有し、Ｑ段目の段の各
２：１多重分離回路には前記クロック信号を２
^{（Ｔ−Ｑ）}分周した分周クロック信号を供給するように
構成することができる。

【００２５】上記の構成において、Ｋ＞２の場合、前記
多重分離回路は、前記クロック信号に対して各々位相の
異なるＫ−１個の信号を発生させる手段と、該Ｋ−１個
の信号と前記クロック信号とに基づき前記入力データ信
号を１：Ｋ多重分離してＫ個の第１のパラレルデータ信
号を出力する第１の多重分離回路と、前記クロック信号
をＬ分周した分周クロック信号と前記クロック信号とに
基づき前記各第１のパラレルデータ信号を１：Ｌ多重分
離してＬ個の第２のパラレルデータ信号を出力する第２
の多重分離回路Ｋ個とを有し、前記多重化回路は、前記
分周クロック信号と前記クロック信号とに基づき前記Ｌ
個の第２のパラレルデータ信号をＬ：１多重する第１の
多重化回路をＫ個と、前記クロック信号を逓倍した逓倍
信号と前記クロック信号とに基づき前記第１の多重化回
路Ｋ個から出力されるＫ個のパラレルデータ信号をＫ：
１多重し、シリアルデータを出力する第２の多重化回路
とを有するように構成することができる。

【００２６】本発明は次のように構成することもでき
る。

【００２７】本発明のクロック／データ・リカバリ回路
は、入力データ信号のビットレートの１／Ｋ（Ｋ＝２，
３・・・）の周波数のクロック信号を発振する電圧制御
発振器と、前記入力データ信号を入力するＨ（Ｈ＝１，
２，・・・）個直列接続のＴ型フリップフロップ回路
と、前記クロック信号に基づき前記Ｌ個直列接続のＴ型
フリップフロップ回路の出力信号を１：Ｍ（Ｍ＝２，３
・・・）多重分離する第１の多重分離回路と、前記クロ
ック信号に基づき前記入力データ信号を１：Ｎ（Ｎ＝２
^p、ｐは自然数）多重分離する第２の多重分離回路と、
前記クロック信号に基づき前記第１の多重分離回路のＭ
個の多重分離出力信号をＭ：１多重化する多重化回路
と、前記Ｌ個直列接続のＴ型フリップフロップ回路の出
力信号と前記多重化回路の出力信号との位相比較を行う
位相比較器と、該位相比較器の出力信号から直流成分を
取り出し前記電圧制御発振器に制御電圧として入力させ
るローパスフィルタと、前記電圧制御発振器の出力クロ
ック信号の周波数をｍ（ｍ＝Ｎ/Ｋ）分周する分周器と
を具備し、前記ｍ分周器の出力信号をリカバリ分周クロ
ック信号とし、前記第２の多重分離回路のＮ個の多重分
離出力信号をリカバリパラレルデータ信号とするように
構成する。

【００２８】上記の構成においては、Ｍ＝Ｋ×Ｌ（Ｌは
自然数）とすることができる。

【００２９】上記の構成において、前記Ｌ個直列接続の
Ｔ型フリップフロップ回路の後段に遅延回路を接続し、
前記位相比較器を、前記遅延回路の出力信号と前記多重
化回路の出力信号との位相比較を行いその比較結果と前
記Ｌ個直列接続のＴ型フリップフロップ回路の出力信号
との位相比較を行う別の位相比較器に置換して構成する
ことができる。

【００３０】上記の構成において、Ｋ＝２、Ｍ＝２の場
合、前記第１の多重分離回路は、前記クロック信号をク
ロックとして前記Ｌ個直列接続のＴ型フリップフロップ
回路の出力信号を取り込む第１のＤ型フリップフロップ
回路と、前記クロック信号の逆相信号をクロックとして
前記Ｌ個直列接続のＴ型フリップフロップ回路の出力信
号を取り込む第２のＤ型フリップフロップ回路とから構
成し、前記多重化回路は、前記クロック信号を遅延させ
るクロック遅延回路と、該クロック遅延回路の出力信号
をクロックとして前記第１のＤ型フリップフロップ回路
の出力信号と前記第２のＤ型フリップフロップ回路の出
力信号を交互に選択するセレクタとから構成することが
できる。

【００３１】上記のクロック／データ・リカバリ回路の
構成において、前記クロック信号をｍ（ｍ＝Ｍ／Ｋ）分
周した分周クロック信号を出力するｍ分周器と、前記電
圧制御発振器から出力する前記クロック信号を９０度遅
延する９０度遅延回路と、該９０度遅延回路の出力信号
と前記電圧制御発振器から出力する遅延クロック信号と
を乗算して前記入力データ信号のビットレートと同じ周
波数のクロック信号を出力する乗算器とを具備し、前記
多重化回路から出力するデータ信号と前記乗算器から出
力するクロック信号とをシリアルデータ信号として出力
するようにしてもよい。

【００３２】また、上記の構成において、前記９０度遅
延回路を備えることに代えて、前記電圧制御発振器が、
前記クロック信号に対して直交関係にある該クロック信
号と同一周波数の直交クロック信号を出力し、前記乗算
器に前記クロック信号及び前記直交クロック信号を入力
して、前記入力データ信号のビットレートと同じ周波数
のクロック信号を出力するようにしてもよい。

【００３３】上記の構成において、前記９０度遅延回路
と前記乗算器を備えることに代えて、前記電圧制御発振
器から出力する前記クロック信号をＫ逓倍し前記入力デ
ータ信号のビットレートと同じ周波数のクロック信号を
出力するＫ逓倍器を備えるように構成してもよい。

【００３４】上記の前記電圧制御発振器は、同じ遅延時
間を持ち且つ制御電圧により該遅延時間が同時に制御さ
れる２ｋ個（ｋ≧１）のバッファ回路を直列接続すると
共に、２ｋ段目のバッファ回路の反転出力を初段のバッ
ファ回路の入力に接続してなり、前記初段のバッファ回
路の入力を前記クロック信号とし、ｋ段目のバッファ回
路の出力を前記直交クロック信号とするように構成する
ことができる。

【００３５】上記の構成において、Ｋ＝２の場合、前記
Ｋ逓倍器は、第１の位相比較器と、該第１の位相比較器
の出力信号から直流成分を取り出す第１のローパスフィ
ルタ回路と、該第１のローパスフィルタ回路の出力信号
により発振周波数が制御される第１の電圧制御発振器
と、該第１の電圧制御発振器の出力信号を２分周する２
分周器とからなり、該２分周器の出力信号と前記電圧制
御発振器の前記クロック信号とを前記第１の位相比較器
に入力して、前記第１の電圧制御発振器から前記入力デ
ータ信号のビットレートと同じ周波数のクロック信号を
取り出すように構成することができる。

【００３６】また、本発明はクロック／データ・リカバ
リ回路を有する受信装置であって、該クロック／データ
・リカバリ回路は、入力データ信号のビットレートの１
／Ｋ（Ｋ＝２，３，・・・）の周波数のクロック信号を
発振する電圧制御発振器と、前記入力データ信号をタイ
ミング調整のために遅延させる遅延回路と、前記クロッ
ク信号に基づき前記入力データ信号を１：Ｍ（Ｍ＝２，
３，・・・）多重分離する多重分離回路と、前記クロッ
ク信号に基づき前記多重分離回路のＭ個の多重分離出力
信号をＭ：１多重化する多重化回路と、前記遅延回路の
出力信号と前記多重化回路の出力信号との位相比較を行
う位相比較器と、該位相比較器の出力信号から直流成分
を取り出し前記電圧制御発振器に制御電圧として入力さ
せるローパスフィルタとを具備し、該クロック／データ
・リカバリ回路は、前記電圧制御発振器が発振するクロ
ック信号を用いてリカバリ分周クロック信号を出力し、
前記多重分離回路の前記Ｍ個の多重分離出力信号をリカ
バリパラレルデータ信号を出力するように構成すること
ができる。

【００３７】本発明のクロック／データ・リカバリ回路
によれば、入力データ信号に対して多重分離／多重化操
作を行なって電圧制御発振器の出力クロック信号と位相
の合ったデータ信号に変換し、このデータ信号と入力デ
ータ信号の位相比較を行うことにより、従来の１／２の
周波数の電圧制御発振器であっても位相差に応じた位相
比較出力を出力可能で、電圧制御発振器へのフィードバ
ック電位も位相差に応じた電位になり、低ジッタを実現
できる。また、このようなクロック／データ・リカバリ
回路を有する受信装置を提供することが可能となる。こ
の受信装置は、光通信システムのＳＤＨ／ＳＯＮＥＴ
（基幹網）、point to point伝送、ＧｂＥ／１０Ｇｂ
Ｅ、Fiber Channelのルータやクロスコネクト部におけ
る光フロントエンド回路レシーバ部等に適用することが
でき、低ジッタ、小型、低電力を実現でき、光フロント
エンドモジュールの低コスト化を図り、結果として通信
システムコスト低減を実現することができる。

【００３８】

【発明の実施の形態】本発明は、入力データ信号のビッ
トレートの１／Ｋ周波数のクロック信号を発振する電圧
制御発振器の発振信号を利用し、入力データ信号に対し
多重分離および多重化の操作を行って電圧制御発振器の
発振信号と同期した位相を有するデータ信号を発生さ
せ、これを入力データ信号と位相比較器で位相比較する
ようにしたＰＬＬ構成により、同期状態（ロック状態）
において電圧制御発信器の自走発振周波数の２倍の値
と、入力データ信号のビットレートの値との差に応じて
電圧制御発振器の出力信号位相が一意に定まり、低ジッ
タ実現を可能とし、クロック／データ・リカバリ回路の
高性能化を図るものである。

【００３９】［第１の実施形態］図５に本発明の第１の
実施形態を示す。図５において、１は入力データ信号Ｄ
ＩＮを９０度位相遅延させる９０度遅延回路、２は入力
データ信号ＤＩＮのビットレートの１／２の周波数で発
振する電圧制御発振器（ＶＣＯ）、３はその電圧制御発
振器２から出力するクロック信号ＣＬＫをクロックとし
入力データ信号ＤＩＮに対し１：２多重分離操作を行う
多重分離回路（ＤＥＭＵＸ）、４はクロック信号ＣＬＫ
をクロックとし多重分離回路３の出力信号ＤＸ１１，Ｄ
Ｘ１２に対し２：１多重化操作を行う多重化回路（ＭＵ
Ｘ）、５はその多重化回路４の出力信号ＭＸ１と９０度
遅延回路１の出力信号ＤＹ１の位相を比較する位相比較
器（ＰＣ）、６は位相比較器５の出力信号ＰＣ１から直
流成分を抽出するローパスフィルタ（ＬＰＦ）、７はそ
のローパスフィルタ６の出力信号を増幅して電圧制御発
振器２に制御電圧として入力するゲインコントロールア
ンプ（ＧＣＡ）である。電圧制御発振器２が発振するク
ロック信号ＣＬＫがリカバリ分周クロック、多重分離回
路３の出力信号ＤＸ１１，ＤＸ１２がリカバリパラレル
データとなる。

【００４０】図６に本実施形態の動作のロック状態のタ
イミングチャートを示す。多重分離回路３で入力データ
信号ＤＩＮを一旦１：２多重分離し、再度多重化回路４
で２：１多重化させることにより、その多重化回路４の
出力信号ＭＸ１の位相は、クロック信号ＣＬＫの位相と
同期した信号となる。この出力信号ＭＸ１と９０度遅延
回路１の出力信号ＤＹ１を位相比較器５で位相比較する
ことにより、それらの位相差に応じた時間幅を有するパ
ルス信号ＰＣ１が位相比較器５から出力され、ローパス
フィルタ６でこの信号の直流成分が抽出され、ゲインコ
ントロールアンプ７で増幅されて制御電圧として電圧制
御発振器２に入力される。図６のタイミングチャートで
の位相比較器５の出力信号ＰＣ１の波形は、この位相比
較器５ががＥＸＯＲ型の場合である。

【００４１】本実施形態では、電圧制御発振器２の出力
クロック信号ＣＬＫの位相と同期した位相を有するデー
タ信号ＭＸ１を発生させ、このデータ信号ＭＸ１と入力
データ信号ＤＩＮの位相比較結果により電圧制御発振器
２を制御するので、同期状態において電圧制御発振器２
の出力信号の位相が一意的に決まり、低ジッタが実現可
能となる。

【００４２】図７に本実施形態の効果を示す。入力デー
タ信号ＤＩＮのビットレートがＢｒｂ/ｓのとき、図１
の従来回路におけるジッタの最大値Ｊo1は、αをコンポ
ーネントが発生するノイズによるジッタ[s]ppとする
と、 Ｊol＝（１／ＢＲ）＋α [s]pp (4) であるが、図５の本実施形態でのジッタＪｏＮは、 ＪｏＮ＝α [s]pp (5) となり、１／ＢＲ [s]ppのジッタ削減が可能となる。

【００４３】［第２の実施形態］図８に本発明の第２の
実施形態を示す。図５に示した第１の実施形態のものと
同じものには同じ符号を付けた。ここでは、図５の回路
において、９０度遅延回路１の代わりに入力データ信号
ＤＩＮの最小パルス幅を２倍にするＴ型フリップフロッ
プ回路（ＴＦＦ）８を位相比較器５の入力側に接続し、
そのＴ型フリップフロップ回路８の出力信号ＦＦ１の位
相に対してＣＬＫ位相が同期するようにした。さらに、
クロック信号ＣＬＫをクロックとし入力データ信号ＤＩ
Ｎに対し１：Ｎ多重分離操作する多重分離回路９を設
け、またクロック信号ＣＬＫの周波数を１/ｍ（ｍ＝Ｎ/
２）に分周して出力するｍ分周器１０を設けた。ここで
は、ｍ分周器１０から出力するクロック信号ＣＬＫｍが
リカバリ分周クロック、多重分離回路９の出力信号ＤＸ
２１，ＤＸ２２，・・・、ＤＸ２Ｎがリカバリパラレル
データとなる。

【００４４】図９に本実施形態の動作のロック状態のタ
イミングチャートを示す。クロック信号ＣＬＫをクロッ
クとする多重分離回路３でＴ型フリップフロップ回路８
の出力信号ＦＦ１に多重分離操作を行ない、クロック信
号ＣＬＫをクロックとする多重化回路４で多重化操作を
行うことにより、その多重化回路４の出力信号ＭＸ１の
位相はクロック信号ＣＬＫの位相と同期した信号とな
る。この信号ＭＸ１とＴ型フリップフロップ回路８の出
力信号ＦＦ１を位相比較器５で位相比較することによ
り、それらの位相差に応じた時間幅を有するパルスがそ
の位相比較器５から出力され、ローパスフィルタ６でこ
の信号の直流成分が抽出され、ゲインコントロールアン
プ７で増幅され、電圧制御発振器２に入力される。

【００４５】本実施形態では、入力データ信号ＤＩＮの
最小パルス幅をＴ型フリップフロップ回路８で２倍にし
てからＰＬＬ処理を行っているので、第１の実施形態に
比して、位相比較器５に要求される動作帯域が１／２に
なり、より安定動作が可能である。

【００４６】［第３の実施形態］図１０に本発明の第３
の実施形態を示す。図５に示した第１の実施形態のもの
と同じものには同じ符号を付けた。ここでは、図５の回
路において、入力データ信号ＤＩＮを遅延させる遅延回
路１１を挿入し、その遅延回路１１の出力信号ＤＹ０を
９０度遅延回路１で９０度位相遅延させる。また、遅延
回路１１の出力信号ＤＹ０と９０度遅延回路１の出力信
号ＤＹ１と、多重化回路４の出力信号ＭＸ１を入力する
位相比較器１２を使用する。

【００４７】この位相比較器１２はまず信号ＤＹ１と多
重化信号ＭＸ１の位相を比較し、その比較結果の信号の
位相と信号ＤＹ０の位相とを比較するものである（例え
ば、特開平６−２５２６５４号公報）。この位相比較器
１２により、入力データ信号ＤＩＮのパターン依存効果
が低減できる。

【００４８】本構成により、第１の実施形態に対し、同
符号連続データ入力に対する耐性が向上する。多重化回
路４の出力信号ＭＸ１の位相変動は、クロック信号ＣＬ
Ｋの位相変動に追随し、ＭＸ１とＤＩＮの位相差に応じ
た位相比較出力信号が位相比較器１２から出力される。

【００４９】［第４の実施形態］図１１に本発明の第４
の実施形態を示す。図８、図１０に示した第２、３の実
施形態のものと同じものには同じ符号を付けた。ここで
は、図８の回路において、Ｔ型フリップフロップ回路８
の出力信号ＦＦ１を入力する９０遅延回路１を挿入し、
その９０度遅延回路１の出力信号ＤＹ１とＴ型フリップ
フロップ回路８の出力信号ＦＦ１と多重化回路４の出力
信号ＭＸ１とを入力する位相比較器１２を、位相比較器
５に代えて設けた。

【００５０】本構成により、第２の実施形態に比し、同
符号連続データ入力に対する耐性が向上する。また、第
３の実施形態に比し、位相比較に要求される動作帯域が
１／２で、動作マージンの大きい構成となっている。

【００５１】［第５の実施形態］図１２は以上説明した
多重分離回路３の詳細な回路図である。この多重分離回
路３は２個のＤ型フリップフロップ回路３１、３２で構
成され、それぞれの出力信号をＤＸ１１，ＤＸ１２とす
る構成である。図１３は多重化回路４の詳細な回路図で
ある。この多重化回路４は、セレクタ４１とクロック遅
延回路４２で構成され、クロック信号ＣＬＫをクロック
遅延回路４２でタイミング調整した信号でセレクタ４１
を切り替え、信号ＤＸ１１，ＤＸ１２を交互にセレクト
して出力するものである。このように、多重分離回路３
および多重化回路４は簡単な構成で実現でき、低コスト
化に寄与できる。

【００５２】なお、以上の実施形態において、図５、図
１０、図１１の９０度遅延回路１は、タイミング調整用
であり、必ずしも９０度位相遅延を行うものに限られる
ものではなく、位相遅延を行う回路であればよい。

【００５３】［第６の実施形態］上記の実施形態におけ
る図５、図８、図１０、図１１の電圧制御発振器２の発
振クロックＣＬＫの周波数は、入力データ信号ＤＩＮの
ビットレートの１／２の周波数のクロックに限られず、
入力データ信号ＤＩＮのビットレートの１／Ｋ（Ｋ＝
２，３，・・・）の周波数のクロックを発振するように
構成することができる。

【００５４】このとき、多重分離回路３は、例えば、
１：Ｋの多重分離を行い、多重化回路４はＫ：１の多重
化を行うようにすることができる。すなわち、多重分離
回路３のパラレル展開数をＫとすればよい。また、第
２、第４の実施の形態において、図８、図１１のＴ型フ
リップフロップ回路８は、Ｑ（Ｑ＝１，２，・・・）分
周器に置き換えてもよい。

【００５５】なお、パラレル展開数が３以上の場合、図
５の構成においてタイミング調整回路（遅延回路等）を
９０度遅延回路の直前に挿入する必要がある。図８、図
１１の構成においてもタイミング調整回路（遅延回路
等）を分周（ＴＦＦ）回路の直前に挿入する必要があ
る。

【００５６】さて、上記の実施形態における図５、図
８、図１０、図１１で示した構成において、電圧制御発
振器２（ＶＣＯ）の発振クロックＣＬＫの周波数と多重
分離回路（ＤＥＭＵＸ）のパラレル展開数との関係は上
記に示したものに限られない。

【００５７】以下、種々の場合について説明する。以下
の説明においては、ＶＣＯの発振クロックＣＬＫ周波数
の入力データ信号のビットレート（Ｂｒ[ｂ／ｓ]）に対
する分周比をＫとする。すなわち、発振クロックＣＬＫ
の周波数をＢｒ／Ｋ[Ｈｚ]とする。また、ＤＥＭＵＸの
パラレル展開数をＭとする。

【００５８】以下、Ｋ＝２、Ｍ＝Ｋ×Ｌ（Ｌは自然数）
の場合（第１の例）、Ｋ＞２かつＫが偶数でＭ＝Ｋ×Ｌ
の場合（第２の例）、Ｋが３以上の奇数で、Ｍ＝Ｋ×Ｌ
の場合（第３の例）、Ｋ＜Ｍの場合（第４の例）につい
て説明する。なお、各例における構成の各構成部分の機
能については、これまでに説明した実施の形態における
構成部分の機能と同様である。なお、上記の各実施の形
態は第１の例におけるＬ＝１の場合である。

【００５９】第１〜第３の例における一般的な構成を図
１４に示す。

【００６０】この構成では、ＶＣＯ発振信号ＣＬＫをク
ロックとする１：Ｍ ＤＥＭＵＸ回路（多重分離回路）
３でＣＬＫをＬ分周した分周信号ＤＣＬＫを発生させ、
更に、入力データ信号に対し１：Ｍ ＤＥＭＵＸ操作を
行うことによりＭ個のパラレルデータ信号を発生させ
る。そして、ＤＣＬＫとＣＬＫに基づきＭ：１ ＭＵＸ
回路（多重化回路）４でそのＭ個のパラレルデータ信号
を多重し、その出力信号を位相比較器５の入力とする。
そして、ＤＣＬＫをリカバリ分周クロックとして出力
し、Ｍ個のパラレル信号をリカバリパラレルデータとし
て出力する。

【００６１】(第１の例)Ｋ＝２、Ｍ＝Ｋ×Ｌ（Ｌは自然
数）とした場合の１：Ｍ ＤＥＭＵＸ回路３は、後述す
る図１５の例に示すように、ＣＬＫをクロック信号とす
る１：２ ＤＥＭＵＸ回路と、ＣＬＫをＬ分周器でＬ分
周した分周信号ＤＣＬＫをクロック信号とする２個の
１：Ｌ ＤＥＭＵＸ回路を用いて構成することができ
る。

【００６２】このような構成では、１：２ ＤＥＭＵＸ
回路で入力データ信号に対し１：２ＤＥＭＵＸを行い２
個のパラレルデータ信号を出力させ、２個の１：Ｌ Ｄ
ＥＭＵＸ回路でそのパラレルデータ信号をそれぞれ１：
Ｌ ＤＥＭＵＸし、Ｍ（＝２×Ｌ）個のパラレル信号と
ＤＣＬＫを出力する。

【００６３】Ｍ：１ ＭＵＸ回路４は、後述する図１９
の例に示すように、ＤＣＬＫをクロック信号とする２個
のＬ：１ ＭＵＸ回路と、ＣＬＫをクロック信号とする
２：１ ＭＵＸ回路とで構成することができる。この構
成においては、２個のＬ：１ＭＵＸでＭ個のパラレル信
号を２個のパラレル信号に多重化し、２：１ＭＵＸでそ
のパラレル信号を多重化してシリアルデータとして出力
する。

【００６４】Ｌ＝３の場合、すなわち、Ｋ＝２、Ｍ＝６
の場合のＤＥＭＵＸ回路の具体的な構成を図１５に示
す。

【００６５】同図に示すように、この１：６ ＤＥＭＵ
Ｘ回路は、１：２ ＤＥＭＵＸ回路７１と、３分周器７
２（一般にはＬ分周器）と、ＣＬＫを３分周器７２で分
周した信号ＤＣＬＫをクロック信号とする２個の１：３
ＤＥＭＵＸ回路７３、７４とを有する。

【００６６】この構成において、入力データ信号ＩＮＤ
ＡＴＡは１：２ ＤＥＭＵＸ回路７１により１：２の多
重分離がなされ、そのＤＥＭＵＸ出力信号ＤＸ２１，Ｄ
Ｘ２２を２個の１：３ＤＥＭＵＸ回路７３、７４で多重
分離し、６個のパラレル信号ＤＸ６１，ＤＸ６２，ＤＸ
６３，ＤＸ６４，ＤＸ６５，ＤＸ６６を出力する。

【００６７】図１６に１：２ＤＥＭＵＸ回路の構成を示
す。ＣＬＫの正相、逆相信号をクロックとする２つのＤ
ＦＦ７５、７６（ＤＦＦ１，ＤＦＦ２）で入力データ信
号を識別し、ＣＬＫ正相信号をクロックとするＤＦＦ１
出力をＣＬＫ逆相信号をクロックとするデータラッチ７
７に入力し、該ラッチ出力をＤＸ２１とし、ＣＬＫ逆相
信号をクロックとするＤＦＦ２出力ＤＸ２２と位相を合
わせる。

【００６８】図１７に１：３ＤＥＭＵＸ回路の構成を示
す。ＤＸ２１をＣＬＫ逆相信号をクロック信号とする２
つのＤＦＦ７８、７９（ＤＦＦ３，４）からなるシフト
レジスタに入力し、ＤＣＬＫをクロック信号とするＤＦ
Ｆ５でＤＸ２１を識別出力した信号をＤＸ６５，ＤＣＬ
Ｋをクロック信号とするＤＦＦ６でシフトレジスタ初段
のＤＦＦ３出力を識別出力した信号をＤＸ６３，ＤＣＬ
Ｋをクロック信号とするＤＦＦ７でシフトレジスタ２段
目のＤＦＦ４出力を識別出力した信号をＤＸ６１とす
る。同様にＤＸ２２を１：３ＤＥＭＵＸ７４に入力し、
ＤＸ６２，ＤＸ６４，ＤＸ６６が出力され、ＤＸ６１，
ＤＸ６２，ＤＸ６３，ＤＸ６４，ＤＸ６５，ＤＸ６６の
パラレル信号が得られる。

【００６９】この１：６ＤＥＭＵＸ回路のタイミングチ
ャートを図１８に示す。なお、図１６、１７に示す例で
は、図中の各ＤＦＦ、及びデータラッチはクロックの立
ち上がりで書き換え動作を行う。

【００７０】図１９に６：１ ＭＵＸ回路の構成を示
す。同図に示すように、この６：１ＭＵＸ回路は、ＤＣ
ＬＫをクロック信号とする２個の３：１ ＭＵＸ回路８
１、８２と、２：１ ＭＵＸ８３とを有する。

【００７１】この構成において、ＤＸ６１，ＤＸ６２，
ＤＸ６３，ＤＸ６４，ＤＸ６５，ＤＸ６６を、２個の
３：１ ＭＵＸ回路８１、８２で多重し、そのＭＵＸ出
力ＭＸ２１，ＭＸ２２をＣＬＫをクロック信号とする
２：１ ＭＵＸ回路８３で多重化しシリアルデータＭＸ
６１（ＭＵＸＯＵＴ）を出力する。

【００７２】図２０に３：１ ＭＵＸ回路８１の構成を
示す。この構成では、ＣＬＫをクロック信号とするＤＦ
Ｆ８（８４）にＤＸ６５を入力し、そのＤＦＦ８出力と
ＤＸ６３をＤＣＬＫの周期でＣＬＫ周期幅のパルスを発
生するパルスジェネレータ８９の出力ＰＧ３を切り替え
信号とする２：１セレクタ１（８５）に入力し、ＤＣＬ
Ｋをクロック信号とするＤＦＦ９（８６）に該２：１セ
レクタ１出力を入力し、ＰＧ３を切り替え信号とする
２：１セレクタ２（８７）に該ＤＦＦ９出力とＤＸ６１
を入力し、該２：１セレクタ２出力をＣＬＫの逆相信号
をクロック信号とするＤＦＦ１０（８８）に入力し、Ｄ
Ｘ６１，ＤＸ６３，ＤＸ６５を多重化した出力ＭＸ２１
を出力する。同様にＤＸ６２，ＤＸ６４，ＤＸ６６を
３：１ ＭＵＸ回路８２で多重化し、その多重化出力を
ＭＸ２２とする。

【００７３】図２１にパルスジェネレータ８９の構成を
示す。この構成では、ＣＬＫの逆相信号をクロック信号
とするＤＦＦ１１（９０）にＤＣＬＫの逆相信号を入力
し、該出力をＣＬＫをクロック信号とするＤＦＦ１２
（９１）に入力して、ＤＣＬＫの逆相信号をＣＬＫの１
周期分遅延させた該ＤＦＦ１２出力信号と、ＣＬＫの逆
相信号をクロック信号とするするＤＦＦ１３（９３）に
ＤＣＬＫの逆相信号を入力してＣＬＫの半周期分だけＤ
ＣＬＫの逆相個号を遅延させた該ＤＦＦ１３出力信号を
ＮＯＲ回路９２に入力し、ＤＣＬＫの周期でＣＬＫ周期
の幅のパルスを発生するパルスジェネレータが発生する
信号ＰＧ３を出力する。

【００７４】図２２に２：１ ＭＵＸ回路の構成を示
す。この構成では、ＣＬＫをクロック信号とするデータ
ラッチ２（９４）にＭＸ２２を入力してＭＸ２２をＣＬ
Ｋの半周期分位相をずらし、タイミング調整回路９６で
ＣＬＫをタイミング調整した信号の逆相信号を切替信号
とする２：１セレクタ３（９５）に該データラッチ出力
信号とＭＸ２１を入力し、ＭＸ２１と該データラッチ２
出力を交互に出力しＭＸ２１とＭＸ２２を多重化したシ
リアルデータ信号ＭＵＸＯＵＴを出力する。

【００７５】この６：１ ＭＵＸ回路のタイミングチャ
ートを図２３に示す。なお、上記の例では、ＤＦＦ８，
９，１０，１１，１２，１３はクロック信号の立ち上が
り時に書き換え動作を行い、２：１セレクタ１、２はＰ
Ｇ３が１（ハイ）でＤＸ６３，ＤＸ６１を選択し、ＰＧ
３が０（ロー）でＤＦＦ出力を選択する。また、２：１
セレクタ３の切替信号はＣＬＫを９０度遅延させた信号
で、０（ロー）でＭＸ２１を選択、１（ハイ）でデータ
ラッチ２出力を選択する。

【００７６】（第１の例においてＭを２^Ｔで表すことが
できる場合）Ｍを２^Ｔ（Ｔは２以上の整数）で表すこと
ができる場合には、１：Ｍ ＤＥＭＵＸ回路を図２４に
示すように構成することができる。

【００７７】この構成において、ＣＬＫをクロック信号
とする１：２ ＤＥＭＵＸ回路９７で入力データ信号に
対し１：２ ＤＥＭＵＸを行い２個のパラレルデータ信
号とし、ＣＬＫを２分周器９８で２分周した分周信号Ｄ
ＣＬＫ２をクロック信号とする第２、第３の１：２ Ｄ
ＥＭＵＸ回路９９、１００でそのパラレル信号を２：４
に多重分離して４個のパラレル信号とし、以下それぞれ
のパラレルデータ信号に対し、パラレル出力数に応じた
分周クロック信号を用いて同様の操作を繰り返すことに
より、１：２^Ｔ ＤＥＭＵＸを行う。これにより、入力
データ信号を２ ^Ｔのパラレルデータ信号に多重分離す
る。

【００７８】また、Ｍを２^Ｔで表すことができる場合、
Ｍ：１ ＭＵＸ回路４の構成は図２５に示すようにな
る。この構成では、上記のように多重分離された信号を
ＣＬＫをＬ分周したＤＣＬＫ２^Ｔ−１をクロック信号と
するＭ／２個の２：１ ＭＵＸ回路でＭ／２個のパラレ
ルデータに多重し、その多重データに対し、パラレル信
号入力数に応じた分周クロックをクロック信号とする
２：１ ＭＵＸ回路で同様の操作を行い繰り返すことに
より１個のシリアルデータ信号を出力する。ＤＣＬＫ２
^Ｔ−１ をリカバリ分周クロックとして出力し、Ｍ個の
パラレル信号をリカバリパラレルデータとして出力す
る。

【００７９】（第２の例）Ｋ＞２かつＫが偶数でＭ＝Ｋ
×Ｌ（Ｌは自然数）の場合、すなわち、Ｋ＝２×Ｊ（Ｊ
は２以上の整数）かつＭ＝Ｋ×Ｌ（Ｌは自然数）の場
合、１：Ｍ ＤＥＭＵＸ回路は１つの１：Ｋ ＤＥＭＵ
ＸとＫ個の１：Ｌ ＤＥＭＵＸにより構成できる。この
構成においては、ＶＣＯ発振信号ＣＬＫに対し、（１８
０×Ｐ）／Ｋ（Ｐ＝１，２，．．，Ｋ−１）（度）位相
の異なるＫ−１個の信号を発生させ、その信号とＣＬＫ
とを用い１：Ｋ ＤＥＭＵＸ回路で入力データ信号に対
し、１：Ｋ ＤＥＭＵＸを行いＫ個のパラレルデータ信
号を発生させ、さらにＣＬＫを分周器を用いてＭ／Ｋ
（＝Ｌ）分周し、その分周信号ＤＣＬＫとＣＬＫで、パ
ラレル信号それぞれに対し、１：Ｌ ＤＥＭＵＸを行い
（したがってＫ個の１：ＬＤＥＭＵＸ回路が必要）、入
力データ信号に対しＭ個のパラレル信号を出力する。

【００８０】この場合、Ｍ：１ ＭＵＸ は、Ｋ個の
Ｌ：１ ＭＵＸ回路と１つのＫ：１ＭＵＸ回路により構
成でき、ＤＣＬＫとＣＬＫを用いてＭ：１ ＭＵＸ回路
でＭパラレル信号をＫパラレル信号に多重し、ＣＬＫを
逓倍器でＪ逓倍した信号ＭＣＬＫとＣＬＫを用いてＫパ
ラレル信号をＫ多重してシリアルデータ信号を出力す
る。

【００８１】上記の構成において、ＶＣＯが（１８０×
Ｐ）／Ｋ（Ｐ＝１，２，．．，Ｋ−１）（度）位相の異
なるＫ−１個の信号を発生させるように構成することが
できる。

【００８２】なお、ＣＬＫを逓倍器を用いてＪ逓倍した
信号ＭＣＬＫとＣＬＫをＭ／Ｋ（＝Ｊ）分周した信号Ｄ
ＣＬＫを用いることにより、第１の例の構成と等価の構
成とすることができる。

【００８３】(第３の例)Ｋが３以上の奇数で、Ｍ＝Ｋ×
Ｌ（Ｌは１以上の整数）の場合についてもと第２の例と
同様の構成をとることが可能である。

【００８４】(第４の例)Ｋ＞Ｍ（Ｋ＝Ｓ×Ｍ（Ｓは自然
数）、Ｍを任意の数とする）の場合、図２６に示す構成
とすることができる。１：Ｍ ＤＥＭＵＸ回路３にてＣ
ＬＫを逓倍回路でＳ逓倍しその逓倍信号（ＭＣＬＫ）を
発生させることにより、第１〜第３の場合におけるＫ＝
Ｍの場合とみなすことができる。この構成では、ＣＬＫ
をＳ逓倍した分周クロック信号とＭ個のパラレルデータ
信号を出力する。

【００８５】［第７の実施形態］図８のような構成にお
ける分周器分周数とＶＣＯ分周数も種々の関係をとり得
る。以下、分周器分周数をＱ、ＶＣＯ分周数をＫ，第２
のＤＥＭＵＸ（ＤＥＭＵＸ９）のパラレル展開数をＮと
して説明する。

【００８６】まず、第２、第４の実施の形態に示すよう
なＱ＝２、Ｋ＝２の場合が可能である。

【００８７】Ｑ＝２、Ｋ＝２以外の場合として、Ｋ，Ｍ
（ループ内での多重分離数）の組み合わせが第６の実施
形態における第１〜第４のいずれかの関係を満たすよう
なＫとＱの組み合わせをとることが可能である。ただ
し、パラレル数Ｎに応じた分周あるいは逓倍クロック信
号が第２のＤＥＭＵＸで生成されていない場合、Ｎ／Ｋ
分周器（Ｎ＞＝Ｋ）、Ｋ／Ｎ逓倍器（Ｋ＞Ｎ）を用いて
パラレル信号にあわせた分周あるいは逓倍クロック信号
とＮパラレルデータ信号を出力するように構成する。

【００８８】このような観点から、図８の構成を一般化
した構成を図２７に示し、図１１の構成を一般化した構
成を図２８に示す。

【００８９】以上説明したように、上記の実施形態を用
いて説明した本発明によれば、入力データ信号に対して
多重分離／多重化操作を行なって電圧制御発振器の出力
クロック信号と位相の合ったデータ信号に変換し、この
データ信号と入力データ信号の位相比較を行うことによ
り、従来の１／Ｋの周波数の電圧制御発振器であっても
入力データ信号とこのデータ信号の位相差に応じた位相
比較出力を出力可能で、電圧制御発振器へのフィードバ
ック電位も電圧制御発振器の自走発振周波数の２倍と入
力データ信号のビットレートとの差に応じた電位にな
り、低ジッタを実現できる。

【００９０】［第８の実施形態］さて、上記の各実施形
態によれば低ジッタを実現できるという効果があるが、
下記のような問題もある。まず、その問題を図２９を用
いて説明する。図２９はこれまでに説明した実施の形態
におけるクロック／データ・リカバリ回路（ＣＤＲ回
路）の一例を示す図である。

【００９１】図２９において、１は入力データ信号ＤＩ
Ｎをタイミング調整のために遅延させる遅延回路、２は
入力データ信号ＤＩＮのビットレートの１／２の周波数
で発振する電圧制御発振器（ＶＣＯ）、３はその電圧制
御発振器２から出力するクロック信号ＣＬＫをクロック
として入力データ信号ＤＩＮに対し１：Ｎ（Ｎ≧２）の
多重分離操作を行う多重分離回路（ＤＥＭＵＸ）、４は
クロック信号ＣＬＫをクロックとして多重分離回路３の
Ｎ個の出力信号ＤＸ１，ＤＸ２,・・・，ＤＸＮに対し
Ｎ：１の多重化操作を行う多重化回路（ＭＵＸ）、５は
その多重化回路４の出力信号ＭＸ１と遅延回路１の出力
信号の位相を比較するＥＸＯＲ等からなる位相比較器
（ＰＣ）、６は位相比較器５の出力信号から直流成分を
取り出すローパスフィルタ回路（ＬＰＦ）、７はそのロ
ーパスフィルタ回路６の出力信号を増幅して電圧制御発
振器２に制御電圧として入力するゲインコントロールア
ンプ（ＧＣＡ）、４０８はクロック信号ＣＬＫをｍ（ｍ
＝Ｎ／２）分周するｍ分周器である。ｍ分周器４０８の
出力信号がリカバリ分周クロックＣＬＫｍ、多重分離回
路３の出力信号ＤＸ１，ＤＸ２，・・・，ＤＸＮがデー
タ信号であり、これらがリカバリパラレルデータとな
る。

【００９２】既に説明したとおり、多重分離回路３で入
力データ信号ＤＩＮを一旦１：Ｎに多重分離し、再度多
重化回路４でＮ：１に多重化させることにより、その多
重化回路４の出力信号ＭＸ１の位相は、クロック信号Ｃ
ＬＫの位相と同期した信号となる。この出力信号ＭＸ１
と遅延回路１の出力信号を位相比較器５で位相比較する
ことにより、それらの位相差に応じた時間幅を有するパ
ルス信号が位相比較器５から出力され、ローパスフィル
タ回路６でこの信号の直流成分が抽出され、ゲインコン
トロールアンプ７で増幅されて制御電圧として電圧制御
発振器２に入力される。

【００９３】このような構成により低ジッタ実現が可能
となり、クロック／データ・リカバリ回路の高性能化を
図ることができるが、この図２９に示すクロック／デー
タ・リカバリ回路において出力可能な信号は、入力デー
タを識別した信号ＭＸ１、１：Ｎに多重分離したＮ個の
パラレル信号ＤＸ１，ＤＸ２，・・・，ＤＸＮと、入力
データ信号のビットレートの１／２以下の周波数を有す
るクロック信号ＣＬＫｍのみであり、入力ビットレート
と同一周波数のクロック信号（シリアルクロック信号）
を出力する機能がないという問題がある。

【００９４】そこで、第８〜第１３の実施形態では、上
記のようなパラレル信号出力機能に加えて、シリアル信
号出力機能（クロックおよびデータ）を実現したクロッ
ク／データ・リカバリ回路について説明する。

【００９５】図３０は本発明の第８の実施の形態のクロ
ック／データ・リカバリ回路のブロック図である。図１
において、１は入力データ信号ＤＩＮをタイミング調整
のために遅延させる遅延回路、２は入力データ信号ＤＩ
Ｎのビットレートの１／２の周波数で発振する電圧制御
発振器（ＶＣＯ）、３はその電圧制御発振器２から出力
するクロック信号ＣＬＫをクロックとして入力データ信
号ＤＩＮに対し１：Ｎ（Ｎ≧２）の多重分離操作を行う
多重分離回路（ＤＥＭＵＸ）、４はクロック信号ＣＬＫ
をクロックとして多重分離回路３のＮ個の出力信号ＤＸ
１，ＤＸ２,・・・，ＤＸＮに対しＮ：１の多重化操作
を行う多重化回路（ＭＵＸ）、５はその多重化回路４の
出力信号ＭＸ１と遅延回路１の出力信号の位相を比較す
るＥＸＯＲ等からなる位相比較器（ＰＣ）、６は位相比
較器５の出力信号から直流成分を取り出すローパスフィ
ルタ回路（ＬＰＦ）、７はそのローパスフィルタ回路６
の出力信号を増幅して電圧制御発振器２に制御電圧とし
て入力するゲインコントロールアンプ（ＧＣＡ）、４０
８はクロック信号ＣＬＫをｍ（ｍ＝Ｎ／２）分周したク
ロック信号ＣＫＬｍを出力するｍ分周器、４０９はクロ
ック信号ＣＬＫを９０度遅延する９０度遅延回路、４１
０は９０度遅延回路４０９の出力クロック信号ＣＬＫ９
０とクロック信号ＣＬＫを乗算してクロック信号ＣＬＫ
１を出力する乗算器である。

【００９６】図３０に示した構成が図２９に示した回路
と異なるところは、９０度遅延回路４０９と乗算器４１
０を追加した点である。したがって、図２９に示した部
分と同じ構成部分では、図２９の構成と同様な動作が行
われ、ｍ分周器４０８から出力するクロック信号ＣＬＫ
ｍと、多重分離回路３の出力信号ＤＸ１，ＤＸ２，・・
・，ＤＸＮがパラレル信号として出力される。

【００９７】図３６に乗算器４１０の入出力波形を示し
た。ｆを電圧制御発振器２の発振周波数(Hz)、ｔを時刻
(sec)とすると、入力するクロック信号ＣＬＫとＣＬＫ
９０は、 ＣＬＫ ： y = sin(2πft) (6) ＣＬＫ９０： y = sin(2πft+π/2) (7) となる。よって、乗算器１０から出力するクロック信号
ＣＬＫ１は、 ＣＬＫ１ ： y = sin(2πft)×sin(2πft+π/2) = (1/2)sin(2×2πft) (8) となる。

【００９８】乗算器４１０の出力クロック信号ＣＬＫ１
の周期Ｔ１(sec)は、電圧制御発振器２の出力クロック
信号ＣＬＫの周期Ｔの１／２であるので、同期状態にお
いて、そのクロック信号ＣＬＫ１は、入力データ信号Ｄ
ＩＮのビットレートと同じ値の周波数となる。

【００９９】このように、入力データ信号のビットレー
トと同一周波数のクロック信号ＣＬＫ１と、この信号Ｃ
ＬＫ１に同期した入力データ信号のビットレートと同一
ビットレートの識別データ信号ＭＸ１とからなるシリア
ル出力信号を、前記した分周クロック信号ＣＬＫｍおよ
び出力信号ＤＸ１，ＤＸ２，・・・，ＤＸＮからなるパ
ラレル出力信号と共に出力することができる。

【０１００】［第９の実施形態］図３１は本発明の第９
の実施の形態のクロック／データ・リカバリ回路のブロ
ック図である。図３１において、図３０におけるものと
同じものには同じ符号を付けた。ここでは、入力データ
信号ＤＩＮのビットレートの１／２の周波数のクロック
信号ＣＬＫおよびこれに対して９０度位相がずれた（直
交関係にある）クロック信号ＣＬＫ９０を発振する電圧
制御発振回路４２１を採用し、この両クロック信号ＣＬ
Ｋ、ＣＬＫ９０を乗算器４１０に入力させて、クロック
信号ＣＬＫの２倍の周波数のクロック信号ＣＬＫ１を出
力する。他は、図３０に示した回路と同様である。

【０１０１】図３７に上記した電圧制御発振器４２１の
構成を示した。本電圧制御発振器４２は、同一の遅延時
間をもつ２k（ｋ≧１）段のバッファ回路Ｂ１，Ｂ２，
・・・・，Ｂｋ，Ｂk+1，Ｂk+2，・・・，Ｂ2kを直列接
続し、２ｋ段目（終段）のバッファ回路Ｂ2kの反転出力
信号を初段のバッファ回路Ｂ１に入力させるようリング
状に接続したものである。この電圧制御発振器４２１で
発振するクロック信号ＣＬＫの周期Ｔは、バッファ回路
１個当りの遅延時間をｔpdとすると、 Ｔ＝４ｋ×ｔpd (9) となる。

【０１０２】したがって、クロック信号ＣＬＫを１段目
のバッファ回路の入力からとると、９０度移相したクロ
ック信号ＣＬＫ９０はこのクロック信号ＣＬＫよりｋ×
ｔpdだけ遅延したｋ段目のバッファ回路Ｂｋの出力から
取り出すことができる。なお、ゲインコントロールアン
プ７から出力する制御電圧は、各バッファ回路の動作電
流を制御することにより、遅延時間ｔpdを同時に制御す
る。

【０１０３】本実施形態では、図３０の回路のような９
０度遅延回路４０９が不要であり、より簡素なクロック
／データ・リカバリ回路を実現できる。

【０１０４】［第１０の実施形態］図３２は本発明の第
１０の実施の形態のクロック／データ・リカバリ回路の
ブロック図である。図３２において、図２９におけるも
のと同じものには同じ符号を付けた。ここでは、入力デ
ータ信号ＤＩＮを遅延する遅延回路１の後段を２分岐し
その一方に９０度遅延回路１１を接続する。そして、遅
延回路１の出力信号の分岐した他方の信号と９０度遅延
回路１１の出力信号と多重化回路４の出力信号ＭＸ１と
を位相比較する位相比較器４５１を採用する。この位相
比較器４５１では、まず９０度遅延回路１１の出力信号
と多重化回路４の出力信号ＭＸ１との位相比較を行い、
次にその位相比較結果と遅延回路１の出力信号との位相
比較を行う（例えば、特願平5-56410）。この位相比較
器４５１により、入力データ信号ＤＩＮのパターン依存
効果が低減できる。

【０１０５】本構成は、図３０、図３１の回路と比べ
て、同符号連続データ入力に対する耐性が向上する。多
重化回路４の出力信号ＭＸ１の位相変動は、クロック信
号ＣＬＫの位相変動に追随し、ＭＸ１の位相と入力デー
タ信号ＤＩＮの位相との位相差に応じたパルス幅をもつ
位相比較信号が位相比較器４５１から出力される。

【０１０６】［第１１の実施形態］図３３は本発明の第
１１の実施の形態のクロック／データ・リカバリ回路の
ブロック図である。図３３において、図３０におけるも
のと同じものには同じ符号を付けた。ここでは、図３２
と同様に、入力データ信号ＤＩＮを遅延する遅延回路１
の後段を２分岐しその一方に９０度遅延回路１１を接続
して、遅延回路１の出力信号の分岐した他方の信号と９
０度遅延回路１１の出力信号と多重化回路４の出力信号
ＭＸ１とを、位相比較器４５１に入力する。また、図３
１と同様に、入力データ信号ＤＩＮのビットレートの１
／２の周波数のクロック信号ＣＬＫおよびこれに対して
９０度位相がずれたクロック信号ＣＬＫ９０を発振する
電圧制御発振回路４２１を採用し、この両クロック信号
ＣＬＫとＣＬＫ９０を乗算器４１０に入力させて、クロ
ック信号ＣＬＫの２倍の周波数のクロック信号ＣＬＫ１
を出力する。

【０１０７】本構成では、同符号連続データ入力に対す
る耐性が向上すると共に、９０度遅延回路９が不要であ
り、より簡素なクロック／データ・リカバリ回路を実現
できる。

【０１０８】［第１２の実施形態］図３４は本発明の第
１２の実施の形態のクロック／データ・リカバリ回路の
ブロック図である。図３４において、図３０におけるも
のと同じものには同じ符号を付けた。ここでは、電圧制
御発振器２から出力するクロック信号ＣＬＫをＰＬＬ型
クロック逓倍器４１２に入力してその２倍の周波数のク
ロック信号ＣＬＫ１を発生させる。

【０１０９】図３８はこのＰＬＬ型クロック逓倍器４１
２の内部構成のブロック図である。この逓倍器４１２
は、クロック信号ＣＬＫと２分周器１２４の出力信号と
の位相比較を行う位相比較器１２１、その位相比較器１
２１の出力信号から直流成分を取り出すローパスフィル
タ回路１２２、そのローパスフィルタ回路１２２の出力
信号を制御電圧としてクロック信号ＣＬＫ１を発振する
電圧制御発振器１２３、およびその電圧制御発振器１２
３の出力クロック信号ＣＬＫ１の周波数を半分の周波数
にする前記した２分周器１２４から構成されている。

【０１１０】［第１３の実施形態］図３５は本発明の第
１３の実施の形態のクロック／データ・リカバリ回路の
ブロック図である。図３５において、図３０におけるも
のと同じものには同じ符号を付けた。ここでは、図３２
と同様に、入力データ信号ＤＩＮを遅延する遅延回路１
の後段を２分岐しその一方に９０度遅延回路１１を接続
して、遅延回路１の出力信号の分岐した他方の信号と９
０度遅延回路１１の出力信号と多重化回路４の出力信号
ＭＸ１とを、位相比較器４５１に入力する。また、ＰＬ
Ｌ型クロック逓倍器４１２を採用し、電圧制御発振器２
から出力するクロック信号ＣＬＫをそのＰＬＬ型クロッ
ク逓倍器４１２に入力してその２倍の周波数のクロック
信号ＣＬＫ１を発生させる。

【０１１１】以上のように、第８〜第１３の実施の形態
で説明した本発明によれば、入力データ信号のビットレ
ートの１／２の周波数で発振する電圧制御発振器を使用
したクロック／データ・リカバリ回路において、その電
圧制御発振器から出力するクロック信号の２逓倍の信号
を簡単に発生させることができ、従来のパラレル信号出
力機能に加えて、クロックおよびデータのシリアル信号
の出力機能を実現できる利点がある。

【０１１２】第８〜第１３の実施の形態においても、第
６の実施の形態で説明したような一般的な構成を適用す
ることが可能である。

【０１１３】[第１４の実施形態]次に、上記の実施の形
態で用いたＤＥＭＵＸとＭＵＸとからなる識別器を有す
るＣＤＲ回路の他の例を図３９に示す。

【０１１４】２０１は入力データ信号ＤＩＮを遅延させ
る第１の遅延回路、２０２’は１：２多重分離回路２２
１と２：１多重化回路２２２とで構成された識別回路、
２０３は遅延回路２０１の出カデータ信号ＤＹ１を識別
回路２０２’の出力データ信号ＤＦ１で識別するＤ型フ
リップフロップ回路、２０４は遅延回路２０１の出力デ
ータ信号ＤＹ１とＤ型フリップフロップ回路２０２の出
力データ信号ＤＦ１の位相比較を行うＥＸＯＲ型の位相
比較器、２０５はその位相比較器２０４の出力信号ＰＣ
１を遅延させる第２の遅延回路、２０６はその遅延回路
２０５の出力信号ＤＹ２とＤ型フリップフロップ回路２
０３の出力データ信号ＤＦ２を入力して＋１、−１、又
は０のパルス信号ＣＯＭ１（３値）を出力する合成回
路、２０７はその合成回路２０６の出力信号ＣＯＭ１か
ら直流成分を取り出すローパスフィルタ（ＬＰＦ）、２
０８は発振するクロック信号ＣＬＫの周波数がその電圧
制御発信器２０９から出力する電圧信号によって制御さ
れる電圧制御発振器（ＶＣＯ）、２０９は外部からゲイ
ン調整可能なゲインコントロールアンプ（ＧＣＡ）であ
る。

【０１１５】１：２多重分離回路２２１と２：１多重化
回路２２２とで構成した回路２０２’において、１：２
多重分離回路２２１では入力データ信号ＤＩＮを２個の
パラレル多重分離データ信号ＤＸ１，ＤＸ２に分離し、
多重化回路２２２ではそのデータ信号ＤＸ１，ＤＸ２を
シリアルのデータ信号ＤＦ１に多重化している。

【０１１６】本実施形態では、位相比較器２０４におい
て、回路２０２´で識別したデータＤＦ１と遅延回路２
０１の出力データＤＹ１の位相差に相当するパルス幅の
信号ＰＣ１が出力される。また、Ｄ型フリップフロップ
回路２０３では、遅延回路２０１の出力信号ＤＹ１に対
してＤ型フリップフロップ回路２０２の出力信号ＤＦ１
が進んでいれば０の信号が出力され、遅れていれば１の
信号が出力される。すなわち、位相の進み遅れの判定を
Ｄ型フリップフロップ回路２０３で行い、位相の進み遅
れの量の検出を位相比較器２０４で行っている。

【０１１７】そして、位相比較器２０４の出力信号ＰＣ
１を遅延回路２０５で遅延した信号ＤＹ２とＤ型フリッ
プフロップ回路２０３の出力信号ＤＦ２を、合成回路２
０６で合成するが、この合成回路２０６では、図４０に
示すような動作を行い、＋１、−１、又は０の３値のパ
ルス信号ＣＯＭ１を出力する。すなわち、合成回路２０
６はクロック信号ＣＬＫが入力データ信号ＤＩＮに対し
て進んでいるときはその進み量に比例するパルス幅の１
の信号を出力し、遅れているときはその遅れ量に比例す
るパルス幅の−１の信号を出力し、位相比較器２０４か
らの出力が０（位相比較情報無し）のときは０の信号を
出力する。

【０１１８】以上の動作のタイミングチャートを図４１
に示した。このように本実施形態では、位相の進み遅れ
の判定と位相の進み遅れの量の検出を別々の回路で行う
ので、位相マージンが大きくなり、同期動作が安定す
る。

【０１１９】図４２は前記した合成回路２０６の内部構
成を示す回路図である。この合成回路２０６は、第１の
ＥＣＬ回路を構成するトランジスタＱ１，Ｑ２、第２の
ＥＣＬ回路を構成するトランジスタＱ３，Ｑ４、第３の
ＥＣＬ回路を構成するトランジスタＱ５，Ｑ６、トラン
ジスタＱ１，Ｑ３に共通の負荷抵抗Ｒ１、トランジスタ
Ｑ２，Ｑ４に共通の負荷抵抗Ｒ２、および第１、第２の
電流源Ｉ１，Ｉ２からなる。電流源Ｉ１，Ｉ２の電流値
をＩ１，Ｉ２とすると、Ｉ１＝Ｉ２に設定されている。
トランジスタＱ１，Ｑ２の共通エミッタはトランジスタ
Ｑ５のコレクタおよび電流源Ｉ１に接続され、トランジ
スタＱ３，Ｑ４の共通エミッタはトランジスタＱ６のコ
レクタに接続され、トランジスタＱ５，Ｑ６の共通エミ
ッタは電流源Ｉ２に接続されている。Ｄ型フリップフロ
ップ回路２０３の出力信号ＤＦ２の正相信号はトランジ
スタＱ１，Ｑ４のベースに、逆相信号はトランジスタＱ
２，Ｑ３のベースに入力し、遅延回路５の出力信号ＤＹ
２の正相信号はトランジスタＱ５のベースに、逆相信号
はトランジスタＱ６のベースに入力する。合成回路６を
このように構成にすることにより、入力信号ＤＦ２とＤ
Ｙ２の符号に応じて、図４０に示したような＋１、−
１、又は０の３値のパルス信号ＣＯＭ１を出力する。

【０１２０】この実施形態では、回路２０２´を構成す
る１：２多重分離回路２２１と２：１多重化回路２２２
はクロック信号ＣＬＫに同期して多重分離や多重化が行
われるので、クロック信号ＣＬＫの周波数は入力データ
信号ＤＩＮのビットレートの１／２とすることができ
る。すなわち、電圧制御発振器２０８に要求される動作
速度を下げることができ、高速化が可能となる。

【０１２１】なお、外部からゲイン調整可能なゲインコ
ントロールアンプ（ＧＣＡ）２０９を挿入していること
により、ＰＬＬループのループ帯域が調整可能となり、
ジッタトランスファ特性や同期引き込み範囲の調整が可
能となる。

【０１２２】図４３に示すような従来構成と比較し、本
実施の形態では、位相の進み遅れの判定と位相の進み遅
れの量の検出を別々の回路とすることにより１．３倍の
位相マージンが得られ、更に、１：２多重分離回路２２
１と２：１多重化回路２２２を用いる構成としたことに
よる高速化により、同期可能範囲（引き込み可能範囲）
は、例えば図４３に示す従来構成の約２．１〜２．６倍
まで可能となる。従来の１０Ｇｂ／ｓの多重分離／多重
化回路を具備するクロック／データ・リカバリ回路にお
いて、同期範囲を２００ＭＨｚとすれば、本実施形態で
は４２０〜５２０ＭＨｚに拡大可能である。

【０１２３】なお、多重分離回路２２１が１：Ｎの多重
分離を行い、多重化回路２２２がＮ：１の多重化を行う
よう構成すれば、クロック信号ＣＬＫに要求される周波
数が１／Ｎで済むので、さらなる高速化が可能となり、
同期可能な入力データ信号の周波数（ビットレート）を
さらに高くすることができる。

【０１２４】また、第１４の実施の形態においても、第
６の実施の形態で説明したような構成をとることが可能
である。

【０１２５】本実施形態によれば、位相比較のための位
相マージンが拡大しより高い周波数まで同期動作を安定
化させることができる。また、多重分離と多重化を適用
することにより、さらに高い周波数まで同期動作を安定
化させることができる。

【０１２６】[第１５の実施形態]図４４に、本発明のＣ
ＤＲ回路を有する受信装置３００を示す。受信装置３０
０は高速光通信等で使用される受信装置であり、入力デ
ータ信号が光信号である場合において、入力光データ信
号をフォトディテクタ３０１を用いた光・電気変換回路
で光・電気変換を行い、変換出力をＡＧＣアンプとリミ
ッタアンプ３０２で電気信号レベルと振幅を調整し、そ
の信号を本発明のＣＤＲ回路３０３に入力し、パラレル
信号（多重分離信号）と分周クロック信号(同期信号)を
出力する。

【０１２７】また、パラレル信号（多重分離信号）と分
周クロック信号(同期信号)を信号処理回路３０４に入力
し、その信号処理回路出力を送信装置に入力し外部へ出
力する伝送装置を構成することもできる。

【０１２８】本発明は、上記の実施例に限定されること
なく、特許請求の範囲内で種々変更・応用が可能であ
る。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
入力データ信号に対して多重分離／多重化操作を行なっ
て電圧制御発振器の出力クロック信号と位相の合ったデ
ータ信号に変換し、このデータ信号と入力データ信号の
位相比較を行うことにより、従来の１／２の周波数の電
圧制御発振器であっても位相差に応じた位相比較出力を
出力可能で、電圧制御発振器へのフィードバック電位も
位相差に応じた電位になり、低ジッタを実現できる。

【０１３０】図４に示す従来のＣＤＲ回路に、ＤＦＦ
（識別回路）の動作余裕向上のために、単にＤＦＦを
１：２ＤＥＭＵＸと２：１ＭＵＸで構成した識別回路を
用いた構成を考えた場合、例えば、入力データにビット
レートと同一の周波数で発振するＶＣＯからクロックの
周波数を１／２にするＴＦＦを介して１：２ＤＥＭＵＸ
にクロック信号を供給することになる。この場合、識別
部の動作余裕は広がる一方、ＶＣＯは入力データにビッ
トレートと同一の周波数で発振するので、ＶＣＯ構成回
路、ＴＦＦ構成回路はｆｉｎ［Ｈｚ］の高速動作が要求
され、またＶＣＯ−ＴＦＦ間は高速信号が信号線を伝わ
る。結果的にＣＤＲ＋ＤＥＭＵＸの高速動作がＶＣＯ、
ＴＦＦの高速動作性能に制限され、さらにＶＣＯ−ＴＦ
Ｆ間の高速信号は他の回路からの雑音リークに対し脆弱
であるという問題が生じることとなる。

【０１３１】これに対し、本発明は識別回路を１：２Ｄ
ＥＭＵＸ，２：１ＭＵＸで構成し、ＶＣＯを従来の１／
２の速度で発振させることによりＣＤＲの高速安定動作
を実現し、さらに多重分離データ出力を識別回路内ＤＥ
ＭＵＸデータ出力、およびＤＥＭＵＸクロック出力をＶ
ＣＯ出力とすることが可能となる。従って、図４に示し
た最後部１：２ ＤＥＭＵＸは不要となり、低電力化も
図れることとなる。

【０１３２】上記の本発明の構成によりＶＣＯに要求さ
れる動作速度は従来の１／２となる。したがって、ｆＴ
＝４０[ＧＨｚ］のＳｉバイポーラデバイスを使用して
回路を構成した場合のＶＣＯの実際の最高発振可能周波
数は１０Ｇ［Ｈｚ］程度であり、従来ＣＤＲ構成の動作
可能な最大入力データ信号ビットレートｆｍｏｐは１０
Ｇ［ｂ／ｓ］であるのに対し、同一デバイスを、本発明
の構成を用いることによりｆｍｏｐ＝２０Ｇ［ｂ／ｓ］
程度までのデータ信号に対し引込み動作可能で２倍の速
度範囲で動作可能である。また、従来構成の最後部ＤＥ
ＭＵＸ回路の消費電力は全体の２０％程度であり、本発
明により最後部ＤＥＭＵＸ回路は不要となるので、２０
［％］程度の低消費電力化可能となる。

【０１３３】また、本発明の構成においては、文献（：
M.Wurzer,et.al.,"A 40-Gb/s Integrated Clock and Da
ta Recovery Circuit in a 50-GHz Silicon Bipolar Te
chnology,"IEEE J.Solid-State Circuits,VOL.34,NO.9,
pp.1320-1324 Sep.1999.)や文献（J.savoj,et.a1.,’
‘A 10Gb/s CMOS Clock and Data Recovery Circuit wi
th Frequency Detection’‘,2001.IEEE ISSCC）に記載
されているようにＤＥＭＵＸあるいはＤＥＭＵＸ＋ＭＵ
Ｘを入力信号のビット識別のみに用いるのではなく、入
力データ信号位相をＶＣＯクロック信号位相にのせかえ
ることにより、位相比較器において入力データ信号とＤ
ＥＭＵＸ＋ＭＵＸ出力信号を線形比較可能としている。
結果的に、入力データ信号とＶＣＯクロック信号位相と
同期したデータ信号の位相差に比例したパルス幅を有す
る信号を位相比較器が出力し、位相比較信号のアナログ
成分がＶＣＯヘフィードバックされ、ＰＬＬの同期状態
を実現する。この線形位相比較方式により、ジッタ低減
の効果が得られる。

【０１３４】以上説明したとおり、本発明によれば、光
通信システムのＳＤＨ／ＳＯＮＥＴ（基幹網）、point
to point伝送、ＧｂＥ／１０ＧｂＥ、Fiber Channelの
ルータやクロスコネクト部における光フロントエンド回
路レシーバ部等に適用して、低ジッタ、小型、低電力の
クロック／データ・リカバリ回路を実現でき、光フロン
トエンドモジュールの低コスト化を図り、結果として通
信システムコスト低減を実現することができる。

【図面の簡単な説明】

【図１】従来のクロック／データ・リカバリ回路のブロ
ック図である。

【図２】図１の回路の動作のタイミングチャートであ
る。

【図３】図１の回路の動作のより詳しいタイミングチャ
ートである。

【図４】従来のクロック／データ・リカバリ回路の他の
例を示すブロック図である。

【図５】本発明の第１の実施形態のクロック／データ・
リカバリ回路のブロック図である。

【図６】図５の回路の動作のタイミングチャートであ
る。

【図７】図５の回路と従来例の効果の比較のタイミング
チャートである。

【図８】本発明の第２の実施形態のクロック／データ・
リカバリ回路のブロック図である。

【図９】図８の回路の動作のタイミングチャートであ
る。

【図１０】本発明の第３の実施形態のクロック／データ
・リカバリ回路のブロック図である。

【図１１】本発明の第４の実施形態のクロック／データ
・リカバリ回路のブロック図である。

【図１２】多重分離回路の詳細を示すブロック図であ
る。

【図１３】多重化回路の詳細を示すブロック図である。

【図１４】本発明の第６の実施形態における第１〜第３
の例におけるクロック／データ・リカバリ回路のブロッ
ク図である。

【図１５】１：６ ＤＥＭＵＸ回路（多重分離回路）の
構成を示すブロック図である。

【図１６】１：２ ＤＥＭＵＸ回路の構成を示すブロッ
ク図である。

【図１７】１：３ ＤＥＭＵＸ回路の構成を示すブロッ
ク図である。

【図１８】１：６ ＤＥＭＵＸ回路のタイミングチャー
トである。

【図１９】６：１ ＭＵＸ回路の構成を示すブロック図
である。

【図２０】３：１ ＭＵＸ回路の構成を示すブロック図
である。

【図２１】パルスジェネレータの構成を示すブロック図
である。

【図２２】２：１ ＭＵＸ回路の構成を示すブロック図
である。

【図２３】６：１ ＭＵＸ回路のタイミングチャートで
ある。

【図２４】１：Ｍ ＤＥＭＵＸ回路の構成を示すブロッ
ク図である。

【図２５】Ｍ：１ ＭＵＸ回路の構成を示すブロック図
である。

【図２６】本発明の第６の実施形態における第１〜第３
の例におけるクロック／データ・リカバリ回路のブロッ
ク図である。

【図２７】図８の構成を一般化した構成を示すブロック
図である。

【図２８】図１１の構成を一般化した構成を示すブロッ
ク図である。

【図２９】クロック／データ・リカバリ回路のブロック
図である。

【図３０】本発明の第８の実施形態のクロック／データ
・リカバリ回路のブロック図である。

【図３１】本発明の第９の実施形態のクロック／データ
・リカバリ回路のブロック図である。

【図３２】本発明の第１０の実施形態のクロック／デー
タ・リカバリ回路のブロック図である。

【図３３】本発明の第１１の実施形態のクロック／デー
タ・リカバリ回路のブロック図である。

【図３４】本発明の第１２の実施形態のクロック／デー
タ・リカバリ回路のブロック図である。

【図３５】本発明の第１３の実施形態のクロック／デー
タ・リカバリ回路のブロック図である。

【図３６】図３０の乗算器１０の入出力波形の波形図で
ある。

【図３７】図３１、図３３の電圧制御発振器２１のブロ
ック図である。

【図３８】図３４、図３５のＰＬＬ型クロック逓倍器１
２のブロック図である。

【図３９】本発明の第１４の実施形態のクロック／デー
タ・リカバリ回路のブロック図である。

【図４０】図３９の回路の合成回路の論理動作の説明図
である。

【図４１】図３９の回路のタイミングチャートである。

【図４２】図３９の回路の合成回路の具体的な回路図で
ある。

【図４３】従来のクロック／データ・リカバリ回路のブ
ロック図である。

【図４４】本発明のＣＤＲ回路を有する受信装置の構成
を示すブロック図である。

【符号の説明】

１、４０９ ９０度遅延回路 ２、４２１ 電圧制御発振器（ＶＣＯ） ３ 多重分離回路（ＤＥＭＵＸ） ４ 多重化回路（ＭＵＸ） ５、１２、４５１ 位相比較器（ＰＣ） ６ ローパスフィルタ（ＬＰＦ） ７ ゲインコントロールアンプ（ＧＣＡ） ８ Ｔ型フリップフロップ回路（ＴＦＦ） ９ 多重分離回路 １０、４０８ ｍ分周器 １１ 遅延回路 ４１０ 乗算器 ４１２ ＰＬＬ型クロック逓倍器 ２０１ 第１の遅延回路 ２０２’ 識別回路 ２０３ 第２の識別回路 ２０４ 位相比較器 ２０５ 第２の遅延回路 ２０６ 合成回路 ２０７ ローパスフィルタ（ＬＰＦ） ２０８ 電圧制御発振器（ＶＣＯ） ２０９ ゲインコントロールアンプ（ＧＣＡ） ３００ 受信装置 ３０１ フォトディテクタ ３０２ ＡＧＣアンプ、リミッタアンプ ３０３ ＣＤＲ回路 ３０４ 信号処理回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０３Ｌ 7/08 Ｍ (56)参考文献 特開2000−349623（ＪＰ，Ａ) 特開2001−44980（ＪＰ，Ａ) 特開2000−13218（ＪＰ，Ａ) 特開 平８−321772（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H03L 7/08 H04J 3/00 H04J 3/06

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】入力データ信号のビットレートの１／Ｋ
   （Ｋ＝２，３，・・・）の周波数のクロック信号を発振
   する電圧制御発振器と、 前記入力データ信号をタイミング調整のために遅延させ
   る遅延回路と、 前記クロック信号に基づき前記入力データ信号を１：Ｍ
   （Ｍ＝２，３，・・・）多重分離する多重分離回路と、 前記クロック信号に基づき前記多重分離回路のＭ個の多
   重分離出力信号をＭ：１多重化する多重化回路と、 前記遅延回路の出力信号と前記多重化回路の出力信号と
   の位相比較を行う位相比較器と、 該位相比較器の出力信号から直流成分を取り出し前記電
   圧制御発振器に制御電圧として入力させるローパスフィ
   ルタとを具備し、 前記電圧制御発振器が発振するクロック信号を用いてリ
   カバリ分周クロック信号を出力し、前記多重分離回路の
   前記Ｍ個の多重分離出力信号をリカバリパラレルデータ
   信号として出力することを特徴とするクロック／データ
   ・リカバリ回路。
2. 【請求項２】請求項１において、 Ｍ＝Ｋ×Ｌ（Ｌは自然数）であることを特徴とするクロ
   ック／データ・リカバリ回路。
3. 【請求項３】請求項１において、 前記遅延回路の前段に前記入力データ信号を遅延する別
   の遅延回路を接続し、 前記位相比較器を、前記遅延回路の出力信号と前記多重
   化回路の出力信号との位相比較を行いその比較結果と前
   記別の遅延回路の出力信号との位相比較を行う別の位相
   比較器に置換したことを特徴とするクロック／データ・
   リカバリ回路。
4. 【請求項４】請求項１において、 Ｋ＝２、Ｍ＝２の場合、 前記多重分離回路は、前記クロック信号に基づき前記入
   力データ信号を取り込む第１のＤ型フリップフロップ回
   路と、前記クロック信号の逆相信号に基づき前記入力デ
   ータ信号を取り込む第２のＤ型フリップフロップ回路と
   から構成し、 前記多重化回路は、前記クロック信号を遅延させるクロ
   ック遅延回路と、該クロック遅延回路の出力信号に基づ
   き前記第１のＤ型フリップフロップ回路の出力信号と前
   記第２のＤ型フリップフロップ回路の出力信号を交互に
   選択するセレクタとから構成したことを特徴とするクロ
   ック／データ・リカバリ回路。
5. 【請求項５】請求項２において、 Ｋ＝２の場合、 前記多重分離回路は、 前記クロック信号に基づき前記入力データ信号を１：２
   多重分離して２個の第１のパラレルデータ信号を出力す
   る第１の多重分離回路と、 前記クロック信号をＬ分周した分周クロック信号と前記
   クロック信号に基づき前記各第１のパラレルデータ信号
   を１：Ｌ多重分離してＬ個の第２のパラレルデータ信号
   を出力する第２の多重分離回路２個とを有し、 前記多重化回路は、 前記分周クロック信号と前記クロック信号に基づき前記
   Ｌ個の第２のパラレルデータ信号をＬ：１多重する第１
   の多重化回路を２個と、 前記クロック信号に基づき前記第１の多重化回路２個か
   ら出力される２個のパラレルデータ信号を２：１多重
   し、シリアルデータを出力する第２の多重化回路とを有
   することを特徴とするクロック／データ・リカバリ回
   路。
6. 【請求項６】請求項２において、 Ｋ＝２かつＭ＝２^Ｔ（Ｔは２以上の整数）の場合、 前記多重分離回路は、 １：２多重分離を行う１：２多重分離回路を有する段を
   Ｔ段接続して構成され、Ｑ段目（Ｑ＝１，２，３・・・
   Ｔ）の段は２^{（Ｑ−１）}個の１：２多重分離回路を有
   し、Ｑ段目の段の各１：２多重分離回路には前記クロッ
   ク信号を２^{（Ｑ− １）}分周した分周クロック信号を供給
   するように構成し、 前記多重化回路は、 ２：１多重を行う２：１多重回路を有する段をＴ段接続
   して構成され、Ｑ段目（Ｑ＝１，２，３・・・Ｔ）の段
   は２^{（Ｔ−Ｑ）}個の２：１多重回路を有し、Ｑ段目の段
   の各２：１多重回路には前記クロック信号を２
   ^{（Ｔ−Ｑ）}分周した分周クロック信号を供給するように
   構成したことを特徴とするクロック／データ・リカバリ
   回路。
7. 【請求項７】請求項２において、 Ｋ＞２の場合、 前記多重分離回路は、 前記クロック信号に対して各々位相の異なるＫ−１個の
   信号を発生させる手段と、 該Ｋ−１個の信号と前記クロック信号とに基づき前記入
   力データ信号を１：Ｋ多重分離してＫ個の第１のパラレ
   ルデータ信号を出力する第１の多重分離回路と、 前記クロック信号をＬ分周した分周クロック信号と前記
   クロック信号とに基づき前記各第１のパラレルデータ信
   号を１：Ｌ多重分離してＬ個の第２のパラレルデータ信
   号を出力する第２の多重分離回路Ｋ個とを有し、 前記多重化回路は、 前記分周クロック信号と前記クロック信号とに基づき前
   記Ｌ個の第２のパラレルデータ信号をＬ：１多重する第
   １の多重化回路をＫ個と、 前記クロック信号を逓倍した逓倍信号と前記クロック信
   号とに基づき前記第１の多重化回路Ｋ個から出力される
   Ｋ個のパラレルデータ信号をＫ：１多重し、シリアルデ
   ータを出力する第２の多重化回路とを有することを特徴
   とするクロック／データ・リカバリ回路。
8. 【請求項８】入力データ信号のビットレートの１／Ｋ
   （Ｋ＝２，３・・・）の周波数のクロック信号を発振す
   る電圧制御発振器と、 前記入力データ信号を入力するＱ分周器（Ｑ＝２，３，
   ４・・・）と、前記クロック信号に基づき前記Ｑ分周器
   （Ｑ＝２，３，４・・・）の出力信号を１：Ｍ（Ｍ＝
   ２，３・・・）多重分離する第１の多重分離回路と、 前記クロック信号に基づき前記入力データ信号を１：Ｎ
   多重分離する第２の多重分離回路と、 前記クロック信号に基づき前記第１の多重分離回路のＭ
   個の多重分離出力信号をＭ：１多重化する多重化回路
   と、前記Ｑ分周器（Ｑ＝２，３，４・・・）の出力信号
   と前記多重化回路の出力信号との位相比較を行う位相比
   較器と、 該位相比較器の出力信号から直流成分を取り出し前記電
   圧制御発振器に制御電圧として入力させるローパスフィ
   ルタと、 前記電圧制御発振器の出力クロック信号の周波数をｍ分
   周する分周器とを具備し、 前記ｍ（＝Ｎ／Ｋ）分周器の出力信号をリカバリ分周ク
   ロック信号とし、前記第２の多重分離回路のＮ個の多重
   分離出力信号をリカバリパラレルデータ信号とすること
   を特徴とするクロック／データ・リカバリ回路。
9. 【請求項９】請求項８において、 Ｍ＝Ｋ×Ｌ（Ｌは自然数）であることを特徴とするクロ
   ック／データ・リカバリ回路。
10. 【請求項１０】請求項８において、 前記Ｑ分周器（Ｑ＝２，３，４・・・）の後段に遅延回
    路を接続し、 前記位相比較器を、前記遅延回路の出力信号と前記多重
    化回路の出力信号との位相比較を行いその比較結果と前
    記Ｑ分周器（Ｑ＝２，３，４・・・）の出力信号との位
    相比較を行う別の位相比較器に置換したことを特徴とす
    るクロック／データ・リカバリ回路。
11. 【請求項１１】請求項８において、 Ｋ＝２、Ｍ＝２の場合、 前記第１の多重分離回路は、前記クロック信号をクロッ
    クとして前記Ｑ分周器の出力信号を取り込む第１のＤ型
    フリップフロップ回路と、前記クロック信号の逆相信号
    をクロックとして前記Ｑ分周器の出力信号を取り込む第
    ２のＤ型フリップフロップ回路とから構成し、 前記多重化回路は、前記クロック信号を遅延させるクロ
    ック遅延回路と、該クロック遅延回路の出力信号をクロ
    ックとして前記第１のＤ型フリップフロップ回路の出力
    信号と前記第２のＤ型フリップフロップ回路の出力信号
    を交互に選択するセレクタとから構成したことを特徴と
    するクロック／データ・リカバリ回路。
12. 【請求項１２】請求項１において、 Ｋ＝２であり、 前記クロック信号をｍ分周した分周クロック信号を出力
    するｍ（＝Ｍ／Ｋ）分周器と、 前記電圧制御発振器から出力する前記クロック信号を９
    ０度遅延する９０度遅延回路と、 該９０度遅延回路の出力信号と前記電圧制御発振器から
    出力する遅延クロック信号とを乗算して前記入力データ
    信号のビットレートと同じ周波数のクロック信号を出力
    する乗算器とを具備し、 前記多重化回路から出力するデータ信号と前記乗算器か
    ら出力するクロック信号とをシリアルデータ信号として
    出力することを特徴とするクロック／データ・リカバリ
    回路。
13. 【請求項１３】請求項３において、 Ｋ＝２であり、 前記クロック信号をｍ分周した分周クロック信号を出力
    するｍ（＝Ｍ／Ｋ）分周器と、 前記電圧制御発振器から出力する前記クロック信号を９
    ０度遅延する９０度遅延回路と、 該９０度遅延回路の出力信号と前記電圧制御発振器から
    出力する遅延クロック信号とを乗算して前記入力データ
    信号のビットレートと同じ周波数のクロック信号を出力
    する乗算器とを具備し、 前記多重化回路から出力するデータ信号と前記乗算器か
    ら出力するクロック信号とをシリアルデータ信号として
    出力することを特徴とするクロック／データ・リカバリ
    回路。
14. 【請求項１４】 請求項１２において、 前記９０度遅延回路を備えることに代えて、前記電圧制
    御発振器が、前記クロック信号に対して直交関係にある
    該クロック信号と同一周波数の直交クロック信号を出力
    し、前記乗算器に前記クロック信号及び前記直交クロッ
    ク信号を入力して、前記入力データ信号のビットレート
    と同じ周波数のクロック信号を出力するようにしたこと
    を特徴とするクロック／データ・リカバリ回路。
15. 【請求項１５】請求項１において、 前記クロック信号をｍ分周した分周クロック信号を出力
    するｍ分周器と、 前記電圧制御発振器から出力する前記クロック信号をＫ
    逓倍し前記入力データ信号のビットレートと同じ周波数
    のクロック信号を出力するＫ逓倍器前記多重化回路から
    出力するデータ信号と前記Ｋ逓倍器から出力するクロッ
    ク信号とをシリアルデータ信号として出力することを特
    徴とするクロック／データ・リカバリ回路。
16. 【請求項１６】請求項１４において、 前記電圧制御発振器は、同じ遅延時間を持ち且つ制御電
    圧により該遅延時間が同時に制御される２ｋ個（ｋ≧
    １）のバッファ回路を直列接続すると共に、２ｋ段目の
    バッファ回路の反転出力を初段のバッファ回路の入力に
    接続してなり、 前記初段のバッファ回路の入力を前記クロック信号と
    し、ｋ段目のバッファ回路の出力を前記直交クロック信
    号とすることを特徴とするクロック／データ・リカバリ
    回路。
17. 【請求項１７】請求項１５において、 前記Ｋ逓倍器は、 第１の位相比較器と、 該第１の位相比較器の出力信号から直流成分を取り出す
    第１のローパスフィルタ回路と、 該第１のローパスフィルタ回路の出力信号により発振周
    波数が制御される第１の電圧制御発振器と、 該第１の電圧制御発振器の出力信号をＫ分周するＫ分周
    器とからなり、 該Ｋ分周器の出力信号と前記電圧制御発振器の前記クロ
    ック信号とを前記第１の位相比較器に入力して、前記第
    １の電圧制御発振器から前記入力データ信号のビットレ
    ートと同じ周波数のクロック信号を取り出すことを特徴
    とするクロック／データ・リカバリ回路。
18. 【請求項１８】クロック／データ・リカバリ回路を有す
    る受信装置であって、 該クロック／データ・リカバリ回路は、 入力データ信号のビットレートの１／Ｋ（Ｋ＝２，３，
    ・・・）の周波数のクロック信号を発振する電圧制御発
    振器と、 前記入力データ信号をタイミング調整のために遅延させ
    る遅延回路と、 前記クロック信号に基づき前記入力データ信号を１：Ｍ
    （Ｍ＝２，３，・・・）多重分離する多重分離回路と、 前記クロック信号に基づき前記多重分離回路のＭ個の多
    重分離出力信号をＭ：１多重化する多重化回路と、 前記遅延回路の出力信号と前記多重化回路の出力信号と
    の位相比較を行う位相比較器と、 該位相比較器の出力信号から直流成分を取り出し前記電
    圧制御発振器に制御電圧として入力させるローパスフィ
    ルタとを具備し、 該クロック／データ・リカバリ回路は、前記電圧制御発
    振器が発振するクロック信号を用いてリカバリ分周クロ
    ック信号を出力し、前記多重分離回路の前記Ｍ個の多重
    分離出力信号をリカバリパラレルデータ信号を出力する
    ことを特徴とする受信装置。