JP2003209539A - 複数クロックの発生システム - Google Patents
複数クロックの発生システムInfo
- Publication number
- JP2003209539A JP2003209539A JP2002303732A JP2002303732A JP2003209539A JP 2003209539 A JP2003209539 A JP 2003209539A JP 2002303732 A JP2002303732 A JP 2002303732A JP 2002303732 A JP2002303732 A JP 2002303732A JP 2003209539 A JP2003209539 A JP 2003209539A
- Authority
- JP
- Japan
- Prior art keywords
- core
- clock
- clock signal
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000009826 distribution Methods 0.000 claims description 32
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 16
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 59
- 238000010586 diagram Methods 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 18
- 235000005633 Chrysanthemum balsamita Nutrition 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 1
- 241000132023 Bellis perennis Species 0.000 description 1
- 102100024522 Bladder cancer-associated protein Human genes 0.000 description 1
- 101150110835 Blcap gene Proteins 0.000 description 1
- 241000723353 Chrysanthemum Species 0.000 description 1
- 102100035695 Gamma-aminobutyric acid receptor-associated protein Human genes 0.000 description 1
- 101001001372 Homo sapiens Gamma-aminobutyric acid receptor-associated protein Proteins 0.000 description 1
- 101100493740 Oryza sativa subsp. japonica BC10 gene Proteins 0.000 description 1
- 241000916207 Physocarpus opulifolius Species 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/24—Radio transmission systems, i.e. using radiation field for communication between two or more posts
- H04B7/26—Radio transmission systems, i.e. using radiation field for communication between two or more posts at least one of which is mobile
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】複数チャネル間のスキューが極めて少なくレイ
テンシが最小限の、複数クロックを発生して同期させる
ための方法及びシステムを提供すること。 【解決手段】複数のクロックを発生させ同期させる方法
とシステムが開示され、これらは、ともに最小かつ明確
にされた複数のチャネルにわたってきわめて小さなスキ
ューとレイテンシを有する。位相ロック・ループ回路
は、複数のクロック信号を発生し、コア・データ・スト
リームを受信するチャネル回路を同期させる。チャネル
回路は、コア・データ・ストリームを直列データ・スト
リームに変換する。位相ロック・ループ回路、または他
の位相ロック・ループ回路は、コア・データ・ストリー
ムのレジスタード送信のためにコア・クロック信号をチ
ャネル回路に発生させる。複数の中の１以上のクロック
信号はレジスタ間送信によってチャネル回路に分配され
る。
テンシが最小限の、複数クロックを発生して同期させる
ための方法及びシステムを提供すること。 【解決手段】複数のクロックを発生させ同期させる方法
とシステムが開示され、これらは、ともに最小かつ明確
にされた複数のチャネルにわたってきわめて小さなスキ
ューとレイテンシを有する。位相ロック・ループ回路
は、複数のクロック信号を発生し、コア・データ・スト
リームを受信するチャネル回路を同期させる。チャネル
回路は、コア・データ・ストリームを直列データ・スト
リームに変換する。位相ロック・ループ回路、または他
の位相ロック・ループ回路は、コア・データ・ストリー
ムのレジスタード送信のためにコア・クロック信号をチ
ャネル回路に発生させる。複数の中の１以上のクロック
信号はレジスタ間送信によってチャネル回路に分配され
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、電気回路
に関するものであり、とりわけ、複数クロックの発生及
び同期に関するものである。 【０００２】 【従来の技術】最近のマルチチャネル・データ・システ
ムは、一般に、並列ストリームをなすデータの送受信を
必要とする。並列データ・ストリーム（またはチャネ
ル）は、より少ない数のより高い帯域幅のチャネルに統
合することが可能であり、これは、データ通信用語にお
いて、一般にトランキングと呼ばれている。データを統
合するため、システムには、厳しいスキュー割当が必要
になるが、ここで、スキューは、データの各チャネル間
における位相関係と定義される。 【０００３】直列データ通信では、一般に、位相ロック
・ループ（ＰＬＬ）回路のようなクロック乗算器が利用
される。ＰＬＬ回路は、基準クロックに位相及び周波数
をロックして、高速クロックを発生し、データの刻時を
行う。複数データ経路（すなわち、並列データ・ストリ
ームまたはデータ・チャネル）間における低スキューを
実現するには、発生したクロックを慎重に同期させ、ア
ライメントをとらなければならない。 【０００４】一般に、スキューを低減するため、各チャ
ネル毎に、ＰＬＬ回路または遅延ロック・ループ（ＤＬ
Ｌ）回路が利用される。例えば、各ＰＬＬ回路は、その
分配が厳しく制御される大域基準信号にロックされる。
しかし、多くのＰＬＬを利用するには、かなりの量の電
力と空間が必要になるが、両方とも、厳しく制限される
場合が多い。 【０００５】代替方法では、先入れ先出し（ＦＩＦＯ）
バッファリング方式を利用して、非同期システムのクロ
ック領域の境界を越える。欠点の１つは、ＦＩＦＯバッ
ファによって、レイテンシ及びスキューが導入されるこ
とである。また、集積回路の場合、レイテンシ及びスキ
ューは、プロセス、電圧、及び、温度変動またはコーナ
に関して制御できない可能性がある。さらに、ＦＩＦＯ
バッファは、関連ポインタをモニタして、リセットする
追加ロジックを必要とし、貴重な電力及び空間をさらに
費やすことになる。 【０００６】 【発明が解決しようとする課題】本明細書では、複数チ
ャネル間のスキューが極めて少なく、レイテンシが最小
限で、かつ、明確に定められた、複数クロックを発生し
て、同期させるための方法及びシステムが開示される。
これらの利点は、プロセス、電圧、及び、温度変動の全
てにわたって保たれる。レイテンシ及びスキューを導入
する先行技術のＦＩＦＯバッファリング方式を排除する
ことが可能であり、例えば、単一クロック源を利用する
ことが可能になり、その結果、電力及び領域要件が軽減
される。 【０００７】 【課題を解決するための手段】本発明の実施態様の１つ
では、複数のデータ・チャネルを同期させるためのシス
テムに、クロック分配回路を備えたコア回路が含まれて
おり、コア回路が、クロック分配回路によって伝送され
るコア・クロック信号の周波数で複数のデータ・ストリ
ームを供給する。第１の位相ロック・ループ回路が、複
数のクロック信号を発生し、複数のクロック信号のうち
の第１のクロック信号は、クロック分配回路によって伝
送されるコア・クロック信号と同じ周波数、及び、ほぼ
同じ位相を備えている。コア回路及び第１の位相ロック
・ループ回路には、複数のチャネル回路が結合されてい
て、チャネル回路は第１のクロック信号の周波数で受信
した複数のデータ・ストリームを、複数のクロック信号
のうちの第２のクロック信号の周波数で、複数の直列デ
ータ・ストリームに変換する。第１の位相ロック・ルー
プ回路または第２の位相ロック・ループ回路が、クロッ
ク分配回路にコア・クロック信号を供給することが可能
である。 【０００８】本発明のもう１つの実施態様によれば、複
数のデータ・チャネルを同期させる方法には、基準クロ
ック信号を受信するステップと、基準クロック信号に基
づく複数のクロック信号を発生し、複数のクロック信号
のうちのコア・クロック信号をコア回路に供給して、デ
ータが、複数のデータ経路を介して、コア・クロック信
号のクロック・レートで、コア回路から転送されるよう
にするステップと、複数のクロック信号のうち、コア・
クロック信号と同じ周波数及びほぼ同じ位相を備えた第
１のクロック信号のクロック・レートで、対応するチャ
ネル回路によって、複数のデータ経路を介して転送され
たデータを受信するステップと、チャネル回路のそれぞ
れが受信したデータを、複数のクロック信号のうちの第
２のクロック信号のクロック・レートで、並列データ・
ストリームから直列データ・ストリームに変換するステ
ップが含まれている。 【０００９】当業者であれば、１つ以上の実施態様に関
する下記の詳細な説明を検討することによって、本発明
の実施態様の理解がより完全なものになり、同時に、そ
のさらなる利点の実現が可能になるであろう。 【００１０】本発明の好適な実施形態とその利点は、後
述する詳細な説明を参照することにより理解される。複
数の図面において参照数字は、図示された要素を識別す
るために使用されている。 【００１１】 【発明の実施の形態】図１には、本発明の望ましい実施
態様に従って複数クロックを発生し、同期させるための
システム１００を例示したブロック図が示されている。
システム１００には、コア位相ロック・ループ（ＰＬ
Ｌ）１０２、コア回路１０４、送信ＰＬＬ１２２、及
び、チャネル回路１２４が含まれている。 【００１２】システム１００は、基準クロック・ライン
１１２を介して基準クロック信号を受信する。基準クロ
ック・ライン１１２は、それぞれ、整合ライン１１４及
び１１６を介して、コアＰＬＬ１０２及び送信ＰＬＬ１
２２に基準クロック信号を供給する。従って、さらに詳
細に後述するように、コアＰＬＬ１０２及び送信ＰＬＬ
１２２は、それぞれ、同じ周波数及びほぼ同じ位相を備
えた基準クロック信号を受信する。 【００１３】コアＰＬＬ１０２は、整合ライン１１４を
介して基準クロック信号を受信し、コア・クロック・ラ
イン１０８を介して、コア回路１０４にコア・クロック
信号を供給する。コア・クロック信号は、コア・データ
を一時記憶し、チャネル回路１２４に供給するレジスタ
１３６を備えたクロック分配回路１０６を介して、コア
回路１０４によって分配される。図１に例示のコア回路
１０４及びクロック分配回路１０６は、サイズの可変サ
イズとすることが可能であり、コア回路１０４は、コア
・データを発生し、コア・データ・ライン１１８及び１
２０が典型的な例である、複数（すなわち、並列）デー
タ経路を介して、データをチャネル回路１２４に送信す
る。 【００１４】送信ＰＬＬ１２２は、整合ライン１１６を
介して基準クロック信号を受信し、直列クロック・ライ
ン１２６（図１にＦ１で表示）を介して、各チャネル回
路１２４に直列（すなわち、直列ビットレート）クロッ
ク信号を供給する。送信ＰＬＬ１２２は、さらに、第１
のサブレート・クロック・ライン１２８（図１にＦ２で
表示）を介して第１のサブレート・クロック信号を供給
し、第２のサブレート・クロック・ライン１３０（図１
にＦ１０で表示）を介して第２のサブレート・クロック
信号を供給する。例えば、第１のサブレート・クロック
信号は、チャネル回路１２４の直列ビットストリームま
たはビットレート周波数で動作する直列クロック信号の
１／２の周波数であり、第２のサブレート・クロック信
号は、１／１０の周波数である。もちろん、第１及び第
２のサブレート・クロック信号は、例証のためのもので
あって、送信ＰＬＬ１２２によって、デューティ・サイ
クルが変化する様々な同期クロック信号を供給すること
が可能である。 【００１５】図１に１２４（１）、１２４
（２）、．．．、１２４（Ｎ）として個別に表示された
チャネル回路１２４は、コア回路１０４によって発生す
るコア・データを受信するいくつかのチャネルを表して
いる。コア・データは、コア回路１０４のレジスタ１３
６からチャネル回路１２４の対応するレジスタ１３８に
転送される。チャネル回路１２４には、例えば、それぞ
れ、送信ＰＬＬ１２２によって供給される第１及び第２
のサブレート・クロック信号と共に直列クロック信号を
利用することによって、コア・データ（例えば、バイト
のように、並列に送られる複数ビットとしてフォーマッ
トされた）を直列ビットストリームに変換する並直列変
換器（図１には示されていないが、さらに詳細に後述す
る）が含まれている。直列クロック信号レートの直列ビ
ットストリームが、各チャネル回路１２４毎に、対応す
る直列出力ライン１３４で出力信号として送り出され
る。あるいはまた、チャネル回路１２４は、コア・デー
タ及び送信ＰＬＬ１２２によって供給される各種クロッ
ク信号を受信して、いくつかの所望の機能を実施する任
意のタイプの回路に相当するものとすることが可能であ
る。 【００１６】送信ＰＬＬ１２２は、一般に、基準クロッ
ク信号に周波数及び位相をロックし、より高レートの送
信クロック（すなわち、直列クロック信号、第１のサブ
レート・クロック信号、及び、第２のサブレート・クロ
ック信号）を発生する。最も高レートのクロック信号で
ある直列クロック信号は、直列クロック・ライン１２６
を介して各チャネル回路１２４に分配され、この直列ク
ロック・ラインを制御することによって、スキューを低
減することが可能である。例えば、直列クロック・ライ
ン１２６の端部を整合無効負荷で終端するといったよう
なやり方で、直列クロック・ライン１２６を共振させ
て、チャネル回路１２４にわたって極めて低いスキュー
を実現することが可能である。 【００１７】送信ＰＬＬ１２２によって発生する第１の
サブレート・クロック信号は、各チャネル回路１２４に
直列に分配され、直列クロック信号によってタイミング
がとり直される。例えば、第１のサブレート・クロック
信号が、レジスタ間転送によって、１つのチャネル回路
１２４から次のチャネル回路１２４に分配され、直列ク
ロック信号によってタイミングがとり直される。従っ
て、各チャネル回路１２４の第１のサブレート・クロッ
ク信号の位相は、互いに比較して、及び、直列クロック
信号の位相に対してほぼ同じである。 【００１８】第１のサブレート・クロック信号に関して
上述のようなチャネル回路間のクロック信号のレジスタ
間転送方法は、本明細書では、クロックの「デイジー・
チェーニング」と呼ばれる。クロック信号のデイジー・
チェーニングによって、クロック信号は、１つのレジス
タから次のレジスタに逐次分配され、この結果、関連す
る負荷及びタイミング要件が軽減される。さらに、これ
によって、未知の位相の分割クロック信号を生じること
になる、直列クロック信号の分割または分解のために、
各チャネル回路１２４毎に独立したディバイダ回路を設
ける必要もなくなる。 【００１９】図１には、第１のサブレート・クロック信
号のレジスタ間転送が例示されている。例えば、第１の
サブレート・クロック・ライン１２８で送信ＰＬＬ１２
２によって供給される第１のサブレート・クロック信号
は、チャネル回路１２４（１）内のレジスタ１３２によ
って受信される。直列クロック信号によって、レジスタ
１３２が刻時され、レジスタ１３２の出力が、チャネル
回路１２４（２）内のレジスタ１３２に供給される。同
様に、直列クロック信号によって、チャネル１２４
（２）内のレジスタ１３２が刻時されて、レジスタ１３
２の出力が次のチャネル回路１２４に供給される。この
プロセスが繰り返されて、第１のサブレート・クロック
信号のレジスタ間転送がチャネル回路１２４の全域にわ
たって生じることになる。 【００２０】送信ＰＬＬ１２２によって発生する第２の
サブレート・クロック信号は、直接、または、第１のサ
ブレート・クロック信号に関して上述のように各チャネ
ル回路１２４に分配することが可能である。例えば、第
２のサブレート・クロック信号は、その局部的な第１の
サブレート・クロック信号（上述のように直列クロック
信号によってタイミングをとり直された）によってタイ
ミングをとり直すことが可能であるが、第１のサブレー
ト・クロック信号周波数によるレジスタ間転送を必要と
する。こうして、第２のサブレート・クロック信号は、
１つのチャネル回路１２４から次のチャネル回路１２４
への、あるいは、１つのチャネル回路１２４グループか
ら次のチャネル回路１２４グループへの「デイジー・チ
ェーニング」を施すことが可能になる。 【００２１】一例として、レジスタ間転送は、３チャネ
ル回路１２４毎の間隔で行うことが可能である。従っ
て、第２のサブレート・クロック信号は、チャネル回路
１２４の全てに供給されるが、レジスタ間転送が行われ
るのは、チャネル回路１２４（３）、チャネル回路１２
４（６）等においてである。 【００２２】コア回路１０４は、直列クロック信号のレ
ートよりも低い周波数クロック・レート（すなわち、コ
ア・クロック信号の周波数）でコア・データの並列スト
リームを発生する。一般に、チャネル回路１２４のクロ
ック信号（例えば、第２のサブレート・クロック信号）
に関連したスキューは、コア・クロック信号に関連した
スキューに対して制御されるのが望ましい。これは、さ
まざまなやり方で実施可能である。 【００２３】例えば、図１に示すように、大きいクロッ
ク・ツリー（すなわち、コア回路１０４内における大規
模クロック分配回路１０６）の場合、スキューは、コア
ＰＬＬ１０２を利用して能動的に補償される。トランキ
ングの場合、コア回路１０４の出力においてコア・デー
タを一時記憶する（すなわち、レジスタ１３６から送り
出されるコア・データを刻時する）コア・クロック信号
と、チャネル回路１２４に送り込まれるデータを一時記
憶するチャネル回路１２４内のクロック信号（例えば、
対応するレジスタ１３８に送り込まれるコア・データを
刻時する第２のサブレート・クロック信号）との間に、
所定の位相関係が必要とされる。 【００２４】コアＰＬＬ１０２と送信ＰＬＬ１２２の間
における所定の関係は、当初、それぞれ、整合ライン１
１４及び１１６を介して、基準クロック信号によって与
えられる。従って、コアＰＬＬ１０２及び送信ＰＬＬ１
２２は、同じ周波数と、ほぼ同じ位相を備えた対応する
基準信号を受信する。 【００２５】コアＰＬＬ１０２は、コア・クロック信号
を利用するコア回路１０４（集積回路であるコア論理回
路）における全ての回路に、適合するタイミング及び駆
動レベルを備えたコア・クロック信号を分配するクロッ
ク分配回路１０６を駆動する。コアＰＬＬ１０２は、さ
らに、その位相が、チャネル回路１２４に送り込まれる
コア・データを一時記憶する位相を表している、クロッ
ク分配回路１０６内のコア・クロック信号をモニタする
（すなわち、コア・クロック信号のあるバージョンを取
り出す）。 【００２６】例えば、レジスタ１３６の１つに近いクロ
ック分配回路１０６に結合された、コア・クロック・フ
ィードバック・ライン１１０が図１に示されている。コ
ア・クロック・フィードバック・ライン１１０は、コア
ＰＬＬ１０２に対するコア・クロック信号によって、コ
アＰＬＬ１０２が基準クロック信号に対するコア・クロ
ック信号の比較を行えるようにするフィードバック経路
を形成している。コアＰＬＬ１０２に対してコア・クロ
ック信号がフィードバックされると、コアＰＬＬ１０２
は、コア・クロック・ライン１０８を通るそのコア・ク
ロック信号の位相を能動的に調整することによって、ク
ロック分配回路１０６による遅延を補償することが可能
になる。 【００２７】さらに、チャネル回路１２４に送り込まれ
るコア・データの一時記憶に利用される、基準クロック
信号とコア・クロック信号との位相関係は、温度、電
圧、プロセス、または、製造変動等のような変量とは無
関係になる。従って、コアＰＬＬ１０２は、コア・クロ
ック信号をモニタして、通常は、クロック分配回路１０
６によるコア・クロック信号の遅延またはタイミングを
変化させる変量を補償する。 【００２８】コアＰＬＬ１０２は、コア・クロック信号
と、基準クロック信号、及び、最終的には、上述のよう
に、送信ＰＬＬ１２２によって生じるクロック信号（す
なわち、直列クロック信号、第１のサブレート・クロッ
ク信号、及び、第２のサブレート・クロック信号）との
位相アライメントがとれることを保証する。例えば、図
１に示すように、第２のサブレート・クロック信号は、
レジスタ１３８に送り込まれるコア・データを刻時し、
一方、コア・クロック信号は、対応するレジスタ１３６
から送り出されるコア・データを刻時する。それぞれ、
コア・クロック信号及び第２のサブレート・クロック信
号を発生するコアＰＬＬ１０２及び送信ＰＬＬ１２２
は、基準クロック信号に対して周波数及び位相がロック
されているので、コア・クロック信号及び第２のサブレ
ート・クロック信号は、周波数が等しく、位相がほぼ等
しい。 【００２９】クロック分配回路１０６は、大規模でなけ
れば、コアＰＬＬ１０２を必要としない。コアＰＬＬ１
０２は、コア・クロック信号の位相が第２のサブレート
・クロック信号とほぼ同じになることを保証する。コア
・クロック・ツリー（すなわち、クロック分配回路１０
６）を制御して、遅延が既知の、制限されたものになる
ようにすると、コアＰＬＬ１０２がなくても有効に機能
することが可能である。例えば、コア・クロック信号及
び第２のサブレート・クロック信号のスキューは、より
小規模なクロック・ツリーの場合、コア回路１０４から
チャネル回路１２４へのコア・クロック信号レートによ
るコア・データのレジスタ間転送が第２のサブレート・
クロック信号レートで行えるように抑制することが可能
である。従って、コア・データが刻時される（すなわ
ち、レジスタ１３６において）、クロック・ツリーまた
はクロック分配回路１０６の端部におけるコア・クロッ
ク信号のスキューは、慎重に制御されなければならな
い。 【００３０】図２には、本発明の第２の実施態様に従っ
て複数クロックを発生し、同期させるためのシステム２
００を例示したブロック図が示されている。システム２
００には、コア回路２０４、クロック分配回路２０６、
及び、送信ＰＬＬ２２２が含まれている。システム２０
０は、上述のシステム１００と同様であるが、コアＰＬ
Ｌ１０２なしで、複数クロックを発生し、同期させるシ
ステムを例示している点が異なっている。 【００３１】送信ＰＬＬ２２２は、基準クロック・ライ
ン１１２から基準クロック信号を受信して、直列クロッ
ク信号（Ｆ１）、第１のサブレート・クロック信号（Ｆ
２）、及び、第２のサブレート・クロック信号（Ｆ１
０）を発生する。システム２００は、コアＰＬＬを備え
ていないので、整合ライン１１４及び１１６は不要であ
り、送信ＰＬＬ２２２は、コア・クロック・ライン２０
８を介して、コア回路２０４に第２のサブレート・クロ
ック信号を供給する。 【００３２】コア・クロック・ライン２０８は、コア回
路２０４内のクロック分配回路２０６に結合されてい
る。クロック分配回路２０６は、クロック分配回路１０
６（図１を参照して上述した）ほど大規模ではない。従
って、第２のサブレート・クロック信号（すなわち、コ
ア回路２０４のコア・クロック信号）のスキューは、コ
ア回路２０４からチャネル回路１２４へのコア・データ
のレジスタ間転送を可能にするのに十分な抑制が施され
る。 【００３３】図３には、チャネル回路１２４（例えば、
チャネル回路１２４（１））に関する典型的な回路図３
００が示されている。回路図３００には、レジスタ３０
２、３０４、３０６、及び、３１０、マルチプレクサ３
０８、及び、ドライバ３１２が含まれている。コア・デ
ータ（例えば、典型的なコア・データ・ライン１１８で
伝送される）は、レジスタ３０２によって受信されて、
マルチプレクサ３０８に供給されるが、コア・データ
は、第２のサブレート・クロック信号（Ｆ１０）に刻時
されて、レジスタ３０２及びマルチプレクサ３０８に送
り込まれる。コア・データは、第１のサブレート・クロ
ック信号の立ち上がり及び立ち下がりエッジを利用し
て、直列クロック信号レートの第１のサブレート・クロ
ック信号（Ｆ２）によって刻時されて、マルチプレクサ
３０８から送り出される。 【００３４】刻時されるマルチプレクサ３０８からの出
力コア・データは、そのクロックが直列クロック信号
（Ｆ１）の制御を受ける、レジスタ３１０によってタイ
ミングがとり直される。ドライバ３１２は、この時点
で、マルチビット並列データ・ストリーム（例えば、１
０ビット）から直列データ・ストリームにフォーマット
されているコア・データを、直列出力ライン１３４に送
り込む。 【００３５】言うまでもなく、コア・データ・ライン１
１８は、コア・データ・ライン１１８に結合された対応
するレジスタ１３６と１３８（図１に示す）の間で、複
数ビットを並列に転送する。例えば、コア・データが１
０ビット・ワードとして生成されると、コア・データ・
ライン１１８は、コア回路１０４の１０のレジスタ１３
６からチャネル回路１２４（１）の１０の対応するレジ
スタ１３８に、コア・データの各ワードを１０の並列ビ
ットとして転送するための、１０の並列ラインに相当す
る。図３及び引き続きこの例に言及すると、レジスタ３
０２は、それぞれ、コア・データ・ライン１１８の１０
の並列ラインの１つに対応する、１０のレジスタからな
るバンクに相当する。各レジスタは、第２のサブレート
・クロック信号によって刻時され、マルチプレクサ３０
８の対応する入力端子に出力信号を供給する。 【００３６】図３に示すように、第１のサブレート・ク
ロック信号（Ｆ２）は、レジスタ３０４及び３０６を現
在利用している直列クロック信号（Ｆ１）によってタイ
ミングがとり直される。レジスタ３０４の出力信号は、
マルチプレクサ３０８に供給され、レジスタ３０６の出
力信号は、次のチャネル回路１２４（例えば、チャネル
回路１２４（２））に供給される。レジスタ３０６は、
第１のサブレート・クロック信号のデイジー・チェーン
法またはレジスタ間転送を例示している。代替案とし
て、図１に示すように、レジスタ３０４及び３０６をレ
ジスタ１３２に置き換えて、レジスタ１３２の出力信号
が、マルチプレクサ３０８（現在のチャネル回路１２４
の）に、さらに、次のチャネル回路１２４のレジスタ１
３２にも供給されるようにすることが可能である。 【００３７】図４には、図１に示すコアＰＬＬ１０２に
関する典型的な位相ロック・ループ回路図４００が示さ
れている。ＰＬＬ回路図４００には、位相検出器４０
２、ループ・フィルタ４０４（例えば、ローパスフィル
タ）、及び、電圧制御式オシレータ（ＶＣＯ）４０６が
含まれている。ＰＬＬ回路図４００では、入力端子４０
８（図４にＩＮで表示）において基準信号を受信し、入
力端子４１２においてフィードバック信号を受信して、
出力端子４１０（図４にＯＵＴで表示）から出力信号を
送り出す。 【００３８】位相検出器４０２（すなわち、タイミング
検出器）は、入力端子４０８における基準信号（または
高調波または分数調波）の位相と、出力端子４１０にお
ける出力信号（または高調波または分数調波）または入
力端子４１２で供給される出力信号から得られる信号の
位相を比較する。その比較に基づいて、位相検出器４０
２は、ループ・フィルタ４０４と共に、ＶＣＯ４０６か
らの出力信号の周波数及び位相を制御して、位相検出器
４０２に供給される２つの入力信号（すなわち、基準信
号及びフィードバック信号）間において所望の位相関係
が得られるようにする。 【００３９】例えば、ＰＬＬ回路図４００が、図１のコ
アＰＬＬ１０２に置き換えられる場合、整合ライン１１
４を介して供給される基準クロック信号は、入力端子４
０８において受信されることになる。コア・クロック信
号は、出力端子４１０及びコア・クロック・ライン１０
８を介して、クロック分配回路１０６に供給される。コ
ア・クロック・フィードバック・ライン１１０は、入力
端子４１２に結合して、クロック分配回路１０６からの
コア・クロック信号のフィードバック・バージョンを供
給する。位相検出器４０２は、次に、コア・クロック信
号のフィードバック・バージョンと基準クロック信号を
比較して、ＶＣＯ４０６を調整し、本明細書において論
述のように、クロック分配回路１０６による遅延を補償
する。 【００４０】図５には、それぞれ、図１及び２に示す送
信ＰＬＬ１２２または送信ＰＬＬ２２２に関する典型的
な位相ロック・ループ回路図５００が示されている。Ｐ
ＬＬ回路図５００には、位相検出器５０２、ループ・フ
ィルタ５０４（例えば、ローパスフィルタ）、ＶＣＯ５
０６、第１のディバイダ５０８、及び、第２のディバイ
ダ５１０が含まれている。ＰＬＬ回路図５００では、入
力端子５１２（図５にＩＮで表示）において基準信号を
受信し、フィードバック経路５２０を介してフィードバ
ック信号を受信して、出力端子５１４（Ｆ１で表示）か
ら第１の出力信号、出力端子５１６（Ｆ２で表示）から
第２の出力信号、出力端子５１８（Ｆ１０で表示）から
第３の出力信号を送り出す。 【００４１】ＰＬＬ回路図５００は、ＰＬＬ回路図４０
０に関して上述のところと同様の働きをするが、第１と
第２のディバイダ５０８及び５１０が含まれている。第
１の出力信号が、第１のディバイダ５０８によって２分
割され、これが、さらに、第２のディバイダ５１０によ
って５分割されるので、第３の出力信号は、第１の出力
信号の周波数の１／１０になる。第１と第２のディバイ
ダ５０８及び５１０は、さらに、ＶＣＯ５０６による、
入力端子５１２で受信される基準信号のより高次の高調
波の発生を強制する。 【００４２】上述のように、ＰＬＬ回路図５００は、送
信ＰＬＬ１２２または送信ＰＬＬ２２２に関する典型的
な回路図である。例えば、ＰＬＬ回路図５００を図１の
送信ＰＬＬ１２２の代わりに用いると、整合ライン１１
６を介して供給される基準クロック信号が、入力端子５
１２で受信されることになる。直列クロック信号、第１
のサブレート・クロック信号、及び、第２のサブレート
・クロック信号は、それぞれ、第１の出力信号、第２の
出力信号、及び、第３の出力信号に対応することにな
る。 【００４３】図６には、図１において識別されたさまざ
まな信号波形に関する典型的なタイミング図６００が示
されている。信号波形６０２（図６にＦ１で表示）、６
０４（Ｆ２で表示）、６０６（Ｆ１０で表示）、６０８
（ｃｏｒｅ ｃｌｋで表示）、及び６１０（ｒｅｆ ｃ
ｌｋで表示）は、それぞれ、直列クロック信号、第１の
サブレート・クロック信号、第２のサブレート・クロッ
ク信号、コア・クロック信号、及び、基準クロック信号
に対応する。一般に、タイミング図６００には、クロッ
ク信号の相対位相及び周波数が示されている。 【００４４】クロック分配回路１０６、直列クロック・
ライン１２６、第１のサブレート・クロック・ライン１
２８、及び、サブレート・クロック・ライン１３０を含
む、送信ＰＬＬ１２２及びクロック分配システムは、ク
ロック分配回路１０６の仕様に従ってコアＰＬＬ１０２
を含むことが可能なクロック同期システムを形成する。
クロック同期システムは、複数チャネルを介して、ある
特定の回路からのデータの同期伝送を可能にする。本明
細書に解説のように、全チャネル（すなわち、チャネル
回路１２４）の各クロックは、同じ位相関係を有してお
り、温度、電圧、プロセス、及び、製造変動とは無関係
になる。従って、各チャネルのデータ・ストリームは、
極めてスキューが少ない。さらに、コア・クロック信号
を含むクロックの位相関係が、全て、明確であるため、
システムの絶対レイテンシは明確である。この発明は例
として次のような実施形態を含む。 【００４５】（１）複数のデータ・チャネルを同期させ
るためのシステムであって、クロック分配回路（１０
６）を備え、前記クロック分配回路によって伝送される
コア・クロック信号の周波数で、複数のデータ・ストリ
ームを供給するコア回路（１０４）と、複数のクロック
信号のうちの第１のクロック信号が、前記クロック分配
回路によって伝送される前記コア・クロック信号と同じ
周波数及びほぼ同じ位相を有している、前記複数のクロ
ック信号を発生する第１の位相ロック・ループ回路（１
２２）と、前記コア回路及び前記第１の位相ロック・ル
ープ回路に結合されて、前記第１のクロック信号の周波
数で受信した前記複数のデータ・ストリームを、前記複
数のクロック信号のうちの第２のクロック信号の周波数
で複数の直列データ・ストリームに変換する複数のチャ
ネル回路（１２４）が含まれている、システム。 【００４６】（２）さらに、前記コア回路に結合され
て、前記コア・クロック信号を発生し、前記クロック分
配回路に前記コア・クロック信号を提供する第２の位相
ロック・ループ回路（１０２）が含まれることを特徴と
する、（１）に記載のシステム。 【００４７】（３）前記第２の位相ロック・ループ回路
が、前記クロック分配回路から前記コア・クロック信号
のサンプル・バージョンを受信し、前記クロック分配回
路に関連したタイミング差を補償することを特徴とす
る、（２）に記載のシステム。 【００４８】（４）前記複数のクロック信号の少なくと
も１つが、レジスタ（１３２）間転送を介して、前記複
数のチャネル回路の少なくともいくつかに分配すること
を特徴とする、（１）に記載のシステム。 【００４９】（５）前記第１の位相ロック・ループ回路
が、前記コア回路に結合されていることと、前記第１の
位相ロック・ループ回路が、前記クロック分配回路に前
記コア・クロック信号を提供することを特徴とする、
（１）に記載のシステム。 【００５０】（６）複数のデータ・チャネルを同期する
方法であって、基準クロック信号を受信するステップ
と、前記基準クロック信号に基づく複数のクロック信号
を発生し、前記複数のクロック信号のうちのコア・クロ
ック信号をコア回路（１０４）に提供して、データが、
複数のデータ経路を介して、前記コア・クロック信号の
クロック・レートで、前記コア回路から転送されるよう
にするステップと、前記複数のクロック信号のうち、前
記コア・クロック信号と同じ周波数及びほぼ同じ位相を
備えた第１のクロック信号のクロック・レートで、対応
するチャネル回路（１２４）によって、前記複数のデー
タ経路を介して転送された前記データを受信するステッ
プと、前記チャネル回路のそれぞれが受信した前記デー
タを、前記複数のクロック信号のうちの第２のクロック
信号のクロック・レートで、並列データ・ストリームか
ら直列データ・ストリームに変換するステップと、を含
む方法。 【００５１】（７）前記複数のクロック信号が、互い
に、及び、前記基準クロック信号に対して定義済みの周
波数及び位相関係で発生することを特徴とする、（６）
に記載の方法。 【００５２】（８）さらに、前記コア回路内において前
記コア・クロック信号のあるバージョンをサンプリング
し、前記コア・クロック信号の位相を調整して、前記コ
ア回路内におけるタイミング変動を補償するステップが
含まれることを特徴とする、（６）に記載の方法。 【００５３】（９）さらに、レジスタ（１３２）間転送
によって、前記チャネル回路のそれぞれに前記複数のク
ロック信号の少なくとも１つを分配するステップが含ま
れることを特徴とする、（６）に記載の方法。 【００５４】（１０）システムであって、第１のクロッ
ク信号を含む複数のクロック信号を発生する第１の位相
ロック・ループ回路（１２２）と、前記第１の位相ロッ
ク・ループ回路に結合されており、それぞれ、前記第１
のクロック信号と同じ周波数及びほぼ同じ位相を備えた
コア・クロック信号の周波数で、コア回路（１０４）か
らデータ・ストリームを受信する複数のチャネル回路
（１２４）が含まれており、前記複数のクロック信号の
少なくとも１つが、レジスタ（１３２）間転送を介し
て、前記複数のチャネル回路の少なくとも一部に分配さ
れることを特徴とする、システム。 【００５５】上述の実施態様は、本発明を例証したもの
であるが、制限するものではない。もちろん、本発明の
原理に従って、数多くの修正及び変更が可能である。従
って、本発明の範囲は、付属の請求項によってのみ規定
される。
に関するものであり、とりわけ、複数クロックの発生及
び同期に関するものである。 【０００２】 【従来の技術】最近のマルチチャネル・データ・システ
ムは、一般に、並列ストリームをなすデータの送受信を
必要とする。並列データ・ストリーム（またはチャネ
ル）は、より少ない数のより高い帯域幅のチャネルに統
合することが可能であり、これは、データ通信用語にお
いて、一般にトランキングと呼ばれている。データを統
合するため、システムには、厳しいスキュー割当が必要
になるが、ここで、スキューは、データの各チャネル間
における位相関係と定義される。 【０００３】直列データ通信では、一般に、位相ロック
・ループ（ＰＬＬ）回路のようなクロック乗算器が利用
される。ＰＬＬ回路は、基準クロックに位相及び周波数
をロックして、高速クロックを発生し、データの刻時を
行う。複数データ経路（すなわち、並列データ・ストリ
ームまたはデータ・チャネル）間における低スキューを
実現するには、発生したクロックを慎重に同期させ、ア
ライメントをとらなければならない。 【０００４】一般に、スキューを低減するため、各チャ
ネル毎に、ＰＬＬ回路または遅延ロック・ループ（ＤＬ
Ｌ）回路が利用される。例えば、各ＰＬＬ回路は、その
分配が厳しく制御される大域基準信号にロックされる。
しかし、多くのＰＬＬを利用するには、かなりの量の電
力と空間が必要になるが、両方とも、厳しく制限される
場合が多い。 【０００５】代替方法では、先入れ先出し（ＦＩＦＯ）
バッファリング方式を利用して、非同期システムのクロ
ック領域の境界を越える。欠点の１つは、ＦＩＦＯバッ
ファによって、レイテンシ及びスキューが導入されるこ
とである。また、集積回路の場合、レイテンシ及びスキ
ューは、プロセス、電圧、及び、温度変動またはコーナ
に関して制御できない可能性がある。さらに、ＦＩＦＯ
バッファは、関連ポインタをモニタして、リセットする
追加ロジックを必要とし、貴重な電力及び空間をさらに
費やすことになる。 【０００６】 【発明が解決しようとする課題】本明細書では、複数チ
ャネル間のスキューが極めて少なく、レイテンシが最小
限で、かつ、明確に定められた、複数クロックを発生し
て、同期させるための方法及びシステムが開示される。
これらの利点は、プロセス、電圧、及び、温度変動の全
てにわたって保たれる。レイテンシ及びスキューを導入
する先行技術のＦＩＦＯバッファリング方式を排除する
ことが可能であり、例えば、単一クロック源を利用する
ことが可能になり、その結果、電力及び領域要件が軽減
される。 【０００７】 【課題を解決するための手段】本発明の実施態様の１つ
では、複数のデータ・チャネルを同期させるためのシス
テムに、クロック分配回路を備えたコア回路が含まれて
おり、コア回路が、クロック分配回路によって伝送され
るコア・クロック信号の周波数で複数のデータ・ストリ
ームを供給する。第１の位相ロック・ループ回路が、複
数のクロック信号を発生し、複数のクロック信号のうち
の第１のクロック信号は、クロック分配回路によって伝
送されるコア・クロック信号と同じ周波数、及び、ほぼ
同じ位相を備えている。コア回路及び第１の位相ロック
・ループ回路には、複数のチャネル回路が結合されてい
て、チャネル回路は第１のクロック信号の周波数で受信
した複数のデータ・ストリームを、複数のクロック信号
のうちの第２のクロック信号の周波数で、複数の直列デ
ータ・ストリームに変換する。第１の位相ロック・ルー
プ回路または第２の位相ロック・ループ回路が、クロッ
ク分配回路にコア・クロック信号を供給することが可能
である。 【０００８】本発明のもう１つの実施態様によれば、複
数のデータ・チャネルを同期させる方法には、基準クロ
ック信号を受信するステップと、基準クロック信号に基
づく複数のクロック信号を発生し、複数のクロック信号
のうちのコア・クロック信号をコア回路に供給して、デ
ータが、複数のデータ経路を介して、コア・クロック信
号のクロック・レートで、コア回路から転送されるよう
にするステップと、複数のクロック信号のうち、コア・
クロック信号と同じ周波数及びほぼ同じ位相を備えた第
１のクロック信号のクロック・レートで、対応するチャ
ネル回路によって、複数のデータ経路を介して転送され
たデータを受信するステップと、チャネル回路のそれぞ
れが受信したデータを、複数のクロック信号のうちの第
２のクロック信号のクロック・レートで、並列データ・
ストリームから直列データ・ストリームに変換するステ
ップが含まれている。 【０００９】当業者であれば、１つ以上の実施態様に関
する下記の詳細な説明を検討することによって、本発明
の実施態様の理解がより完全なものになり、同時に、そ
のさらなる利点の実現が可能になるであろう。 【００１０】本発明の好適な実施形態とその利点は、後
述する詳細な説明を参照することにより理解される。複
数の図面において参照数字は、図示された要素を識別す
るために使用されている。 【００１１】 【発明の実施の形態】図１には、本発明の望ましい実施
態様に従って複数クロックを発生し、同期させるための
システム１００を例示したブロック図が示されている。
システム１００には、コア位相ロック・ループ（ＰＬ
Ｌ）１０２、コア回路１０４、送信ＰＬＬ１２２、及
び、チャネル回路１２４が含まれている。 【００１２】システム１００は、基準クロック・ライン
１１２を介して基準クロック信号を受信する。基準クロ
ック・ライン１１２は、それぞれ、整合ライン１１４及
び１１６を介して、コアＰＬＬ１０２及び送信ＰＬＬ１
２２に基準クロック信号を供給する。従って、さらに詳
細に後述するように、コアＰＬＬ１０２及び送信ＰＬＬ
１２２は、それぞれ、同じ周波数及びほぼ同じ位相を備
えた基準クロック信号を受信する。 【００１３】コアＰＬＬ１０２は、整合ライン１１４を
介して基準クロック信号を受信し、コア・クロック・ラ
イン１０８を介して、コア回路１０４にコア・クロック
信号を供給する。コア・クロック信号は、コア・データ
を一時記憶し、チャネル回路１２４に供給するレジスタ
１３６を備えたクロック分配回路１０６を介して、コア
回路１０４によって分配される。図１に例示のコア回路
１０４及びクロック分配回路１０６は、サイズの可変サ
イズとすることが可能であり、コア回路１０４は、コア
・データを発生し、コア・データ・ライン１１８及び１
２０が典型的な例である、複数（すなわち、並列）デー
タ経路を介して、データをチャネル回路１２４に送信す
る。 【００１４】送信ＰＬＬ１２２は、整合ライン１１６を
介して基準クロック信号を受信し、直列クロック・ライ
ン１２６（図１にＦ１で表示）を介して、各チャネル回
路１２４に直列（すなわち、直列ビットレート）クロッ
ク信号を供給する。送信ＰＬＬ１２２は、さらに、第１
のサブレート・クロック・ライン１２８（図１にＦ２で
表示）を介して第１のサブレート・クロック信号を供給
し、第２のサブレート・クロック・ライン１３０（図１
にＦ１０で表示）を介して第２のサブレート・クロック
信号を供給する。例えば、第１のサブレート・クロック
信号は、チャネル回路１２４の直列ビットストリームま
たはビットレート周波数で動作する直列クロック信号の
１／２の周波数であり、第２のサブレート・クロック信
号は、１／１０の周波数である。もちろん、第１及び第
２のサブレート・クロック信号は、例証のためのもので
あって、送信ＰＬＬ１２２によって、デューティ・サイ
クルが変化する様々な同期クロック信号を供給すること
が可能である。 【００１５】図１に１２４（１）、１２４
（２）、．．．、１２４（Ｎ）として個別に表示された
チャネル回路１２４は、コア回路１０４によって発生す
るコア・データを受信するいくつかのチャネルを表して
いる。コア・データは、コア回路１０４のレジスタ１３
６からチャネル回路１２４の対応するレジスタ１３８に
転送される。チャネル回路１２４には、例えば、それぞ
れ、送信ＰＬＬ１２２によって供給される第１及び第２
のサブレート・クロック信号と共に直列クロック信号を
利用することによって、コア・データ（例えば、バイト
のように、並列に送られる複数ビットとしてフォーマッ
トされた）を直列ビットストリームに変換する並直列変
換器（図１には示されていないが、さらに詳細に後述す
る）が含まれている。直列クロック信号レートの直列ビ
ットストリームが、各チャネル回路１２４毎に、対応す
る直列出力ライン１３４で出力信号として送り出され
る。あるいはまた、チャネル回路１２４は、コア・デー
タ及び送信ＰＬＬ１２２によって供給される各種クロッ
ク信号を受信して、いくつかの所望の機能を実施する任
意のタイプの回路に相当するものとすることが可能であ
る。 【００１６】送信ＰＬＬ１２２は、一般に、基準クロッ
ク信号に周波数及び位相をロックし、より高レートの送
信クロック（すなわち、直列クロック信号、第１のサブ
レート・クロック信号、及び、第２のサブレート・クロ
ック信号）を発生する。最も高レートのクロック信号で
ある直列クロック信号は、直列クロック・ライン１２６
を介して各チャネル回路１２４に分配され、この直列ク
ロック・ラインを制御することによって、スキューを低
減することが可能である。例えば、直列クロック・ライ
ン１２６の端部を整合無効負荷で終端するといったよう
なやり方で、直列クロック・ライン１２６を共振させ
て、チャネル回路１２４にわたって極めて低いスキュー
を実現することが可能である。 【００１７】送信ＰＬＬ１２２によって発生する第１の
サブレート・クロック信号は、各チャネル回路１２４に
直列に分配され、直列クロック信号によってタイミング
がとり直される。例えば、第１のサブレート・クロック
信号が、レジスタ間転送によって、１つのチャネル回路
１２４から次のチャネル回路１２４に分配され、直列ク
ロック信号によってタイミングがとり直される。従っ
て、各チャネル回路１２４の第１のサブレート・クロッ
ク信号の位相は、互いに比較して、及び、直列クロック
信号の位相に対してほぼ同じである。 【００１８】第１のサブレート・クロック信号に関して
上述のようなチャネル回路間のクロック信号のレジスタ
間転送方法は、本明細書では、クロックの「デイジー・
チェーニング」と呼ばれる。クロック信号のデイジー・
チェーニングによって、クロック信号は、１つのレジス
タから次のレジスタに逐次分配され、この結果、関連す
る負荷及びタイミング要件が軽減される。さらに、これ
によって、未知の位相の分割クロック信号を生じること
になる、直列クロック信号の分割または分解のために、
各チャネル回路１２４毎に独立したディバイダ回路を設
ける必要もなくなる。 【００１９】図１には、第１のサブレート・クロック信
号のレジスタ間転送が例示されている。例えば、第１の
サブレート・クロック・ライン１２８で送信ＰＬＬ１２
２によって供給される第１のサブレート・クロック信号
は、チャネル回路１２４（１）内のレジスタ１３２によ
って受信される。直列クロック信号によって、レジスタ
１３２が刻時され、レジスタ１３２の出力が、チャネル
回路１２４（２）内のレジスタ１３２に供給される。同
様に、直列クロック信号によって、チャネル１２４
（２）内のレジスタ１３２が刻時されて、レジスタ１３
２の出力が次のチャネル回路１２４に供給される。この
プロセスが繰り返されて、第１のサブレート・クロック
信号のレジスタ間転送がチャネル回路１２４の全域にわ
たって生じることになる。 【００２０】送信ＰＬＬ１２２によって発生する第２の
サブレート・クロック信号は、直接、または、第１のサ
ブレート・クロック信号に関して上述のように各チャネ
ル回路１２４に分配することが可能である。例えば、第
２のサブレート・クロック信号は、その局部的な第１の
サブレート・クロック信号（上述のように直列クロック
信号によってタイミングをとり直された）によってタイ
ミングをとり直すことが可能であるが、第１のサブレー
ト・クロック信号周波数によるレジスタ間転送を必要と
する。こうして、第２のサブレート・クロック信号は、
１つのチャネル回路１２４から次のチャネル回路１２４
への、あるいは、１つのチャネル回路１２４グループか
ら次のチャネル回路１２４グループへの「デイジー・チ
ェーニング」を施すことが可能になる。 【００２１】一例として、レジスタ間転送は、３チャネ
ル回路１２４毎の間隔で行うことが可能である。従っ
て、第２のサブレート・クロック信号は、チャネル回路
１２４の全てに供給されるが、レジスタ間転送が行われ
るのは、チャネル回路１２４（３）、チャネル回路１２
４（６）等においてである。 【００２２】コア回路１０４は、直列クロック信号のレ
ートよりも低い周波数クロック・レート（すなわち、コ
ア・クロック信号の周波数）でコア・データの並列スト
リームを発生する。一般に、チャネル回路１２４のクロ
ック信号（例えば、第２のサブレート・クロック信号）
に関連したスキューは、コア・クロック信号に関連した
スキューに対して制御されるのが望ましい。これは、さ
まざまなやり方で実施可能である。 【００２３】例えば、図１に示すように、大きいクロッ
ク・ツリー（すなわち、コア回路１０４内における大規
模クロック分配回路１０６）の場合、スキューは、コア
ＰＬＬ１０２を利用して能動的に補償される。トランキ
ングの場合、コア回路１０４の出力においてコア・デー
タを一時記憶する（すなわち、レジスタ１３６から送り
出されるコア・データを刻時する）コア・クロック信号
と、チャネル回路１２４に送り込まれるデータを一時記
憶するチャネル回路１２４内のクロック信号（例えば、
対応するレジスタ１３８に送り込まれるコア・データを
刻時する第２のサブレート・クロック信号）との間に、
所定の位相関係が必要とされる。 【００２４】コアＰＬＬ１０２と送信ＰＬＬ１２２の間
における所定の関係は、当初、それぞれ、整合ライン１
１４及び１１６を介して、基準クロック信号によって与
えられる。従って、コアＰＬＬ１０２及び送信ＰＬＬ１
２２は、同じ周波数と、ほぼ同じ位相を備えた対応する
基準信号を受信する。 【００２５】コアＰＬＬ１０２は、コア・クロック信号
を利用するコア回路１０４（集積回路であるコア論理回
路）における全ての回路に、適合するタイミング及び駆
動レベルを備えたコア・クロック信号を分配するクロッ
ク分配回路１０６を駆動する。コアＰＬＬ１０２は、さ
らに、その位相が、チャネル回路１２４に送り込まれる
コア・データを一時記憶する位相を表している、クロッ
ク分配回路１０６内のコア・クロック信号をモニタする
（すなわち、コア・クロック信号のあるバージョンを取
り出す）。 【００２６】例えば、レジスタ１３６の１つに近いクロ
ック分配回路１０６に結合された、コア・クロック・フ
ィードバック・ライン１１０が図１に示されている。コ
ア・クロック・フィードバック・ライン１１０は、コア
ＰＬＬ１０２に対するコア・クロック信号によって、コ
アＰＬＬ１０２が基準クロック信号に対するコア・クロ
ック信号の比較を行えるようにするフィードバック経路
を形成している。コアＰＬＬ１０２に対してコア・クロ
ック信号がフィードバックされると、コアＰＬＬ１０２
は、コア・クロック・ライン１０８を通るそのコア・ク
ロック信号の位相を能動的に調整することによって、ク
ロック分配回路１０６による遅延を補償することが可能
になる。 【００２７】さらに、チャネル回路１２４に送り込まれ
るコア・データの一時記憶に利用される、基準クロック
信号とコア・クロック信号との位相関係は、温度、電
圧、プロセス、または、製造変動等のような変量とは無
関係になる。従って、コアＰＬＬ１０２は、コア・クロ
ック信号をモニタして、通常は、クロック分配回路１０
６によるコア・クロック信号の遅延またはタイミングを
変化させる変量を補償する。 【００２８】コアＰＬＬ１０２は、コア・クロック信号
と、基準クロック信号、及び、最終的には、上述のよう
に、送信ＰＬＬ１２２によって生じるクロック信号（す
なわち、直列クロック信号、第１のサブレート・クロッ
ク信号、及び、第２のサブレート・クロック信号）との
位相アライメントがとれることを保証する。例えば、図
１に示すように、第２のサブレート・クロック信号は、
レジスタ１３８に送り込まれるコア・データを刻時し、
一方、コア・クロック信号は、対応するレジスタ１３６
から送り出されるコア・データを刻時する。それぞれ、
コア・クロック信号及び第２のサブレート・クロック信
号を発生するコアＰＬＬ１０２及び送信ＰＬＬ１２２
は、基準クロック信号に対して周波数及び位相がロック
されているので、コア・クロック信号及び第２のサブレ
ート・クロック信号は、周波数が等しく、位相がほぼ等
しい。 【００２９】クロック分配回路１０６は、大規模でなけ
れば、コアＰＬＬ１０２を必要としない。コアＰＬＬ１
０２は、コア・クロック信号の位相が第２のサブレート
・クロック信号とほぼ同じになることを保証する。コア
・クロック・ツリー（すなわち、クロック分配回路１０
６）を制御して、遅延が既知の、制限されたものになる
ようにすると、コアＰＬＬ１０２がなくても有効に機能
することが可能である。例えば、コア・クロック信号及
び第２のサブレート・クロック信号のスキューは、より
小規模なクロック・ツリーの場合、コア回路１０４から
チャネル回路１２４へのコア・クロック信号レートによ
るコア・データのレジスタ間転送が第２のサブレート・
クロック信号レートで行えるように抑制することが可能
である。従って、コア・データが刻時される（すなわ
ち、レジスタ１３６において）、クロック・ツリーまた
はクロック分配回路１０６の端部におけるコア・クロッ
ク信号のスキューは、慎重に制御されなければならな
い。 【００３０】図２には、本発明の第２の実施態様に従っ
て複数クロックを発生し、同期させるためのシステム２
００を例示したブロック図が示されている。システム２
００には、コア回路２０４、クロック分配回路２０６、
及び、送信ＰＬＬ２２２が含まれている。システム２０
０は、上述のシステム１００と同様であるが、コアＰＬ
Ｌ１０２なしで、複数クロックを発生し、同期させるシ
ステムを例示している点が異なっている。 【００３１】送信ＰＬＬ２２２は、基準クロック・ライ
ン１１２から基準クロック信号を受信して、直列クロッ
ク信号（Ｆ１）、第１のサブレート・クロック信号（Ｆ
２）、及び、第２のサブレート・クロック信号（Ｆ１
０）を発生する。システム２００は、コアＰＬＬを備え
ていないので、整合ライン１１４及び１１６は不要であ
り、送信ＰＬＬ２２２は、コア・クロック・ライン２０
８を介して、コア回路２０４に第２のサブレート・クロ
ック信号を供給する。 【００３２】コア・クロック・ライン２０８は、コア回
路２０４内のクロック分配回路２０６に結合されてい
る。クロック分配回路２０６は、クロック分配回路１０
６（図１を参照して上述した）ほど大規模ではない。従
って、第２のサブレート・クロック信号（すなわち、コ
ア回路２０４のコア・クロック信号）のスキューは、コ
ア回路２０４からチャネル回路１２４へのコア・データ
のレジスタ間転送を可能にするのに十分な抑制が施され
る。 【００３３】図３には、チャネル回路１２４（例えば、
チャネル回路１２４（１））に関する典型的な回路図３
００が示されている。回路図３００には、レジスタ３０
２、３０４、３０６、及び、３１０、マルチプレクサ３
０８、及び、ドライバ３１２が含まれている。コア・デ
ータ（例えば、典型的なコア・データ・ライン１１８で
伝送される）は、レジスタ３０２によって受信されて、
マルチプレクサ３０８に供給されるが、コア・データ
は、第２のサブレート・クロック信号（Ｆ１０）に刻時
されて、レジスタ３０２及びマルチプレクサ３０８に送
り込まれる。コア・データは、第１のサブレート・クロ
ック信号の立ち上がり及び立ち下がりエッジを利用し
て、直列クロック信号レートの第１のサブレート・クロ
ック信号（Ｆ２）によって刻時されて、マルチプレクサ
３０８から送り出される。 【００３４】刻時されるマルチプレクサ３０８からの出
力コア・データは、そのクロックが直列クロック信号
（Ｆ１）の制御を受ける、レジスタ３１０によってタイ
ミングがとり直される。ドライバ３１２は、この時点
で、マルチビット並列データ・ストリーム（例えば、１
０ビット）から直列データ・ストリームにフォーマット
されているコア・データを、直列出力ライン１３４に送
り込む。 【００３５】言うまでもなく、コア・データ・ライン１
１８は、コア・データ・ライン１１８に結合された対応
するレジスタ１３６と１３８（図１に示す）の間で、複
数ビットを並列に転送する。例えば、コア・データが１
０ビット・ワードとして生成されると、コア・データ・
ライン１１８は、コア回路１０４の１０のレジスタ１３
６からチャネル回路１２４（１）の１０の対応するレジ
スタ１３８に、コア・データの各ワードを１０の並列ビ
ットとして転送するための、１０の並列ラインに相当す
る。図３及び引き続きこの例に言及すると、レジスタ３
０２は、それぞれ、コア・データ・ライン１１８の１０
の並列ラインの１つに対応する、１０のレジスタからな
るバンクに相当する。各レジスタは、第２のサブレート
・クロック信号によって刻時され、マルチプレクサ３０
８の対応する入力端子に出力信号を供給する。 【００３６】図３に示すように、第１のサブレート・ク
ロック信号（Ｆ２）は、レジスタ３０４及び３０６を現
在利用している直列クロック信号（Ｆ１）によってタイ
ミングがとり直される。レジスタ３０４の出力信号は、
マルチプレクサ３０８に供給され、レジスタ３０６の出
力信号は、次のチャネル回路１２４（例えば、チャネル
回路１２４（２））に供給される。レジスタ３０６は、
第１のサブレート・クロック信号のデイジー・チェーン
法またはレジスタ間転送を例示している。代替案とし
て、図１に示すように、レジスタ３０４及び３０６をレ
ジスタ１３２に置き換えて、レジスタ１３２の出力信号
が、マルチプレクサ３０８（現在のチャネル回路１２４
の）に、さらに、次のチャネル回路１２４のレジスタ１
３２にも供給されるようにすることが可能である。 【００３７】図４には、図１に示すコアＰＬＬ１０２に
関する典型的な位相ロック・ループ回路図４００が示さ
れている。ＰＬＬ回路図４００には、位相検出器４０
２、ループ・フィルタ４０４（例えば、ローパスフィル
タ）、及び、電圧制御式オシレータ（ＶＣＯ）４０６が
含まれている。ＰＬＬ回路図４００では、入力端子４０
８（図４にＩＮで表示）において基準信号を受信し、入
力端子４１２においてフィードバック信号を受信して、
出力端子４１０（図４にＯＵＴで表示）から出力信号を
送り出す。 【００３８】位相検出器４０２（すなわち、タイミング
検出器）は、入力端子４０８における基準信号（または
高調波または分数調波）の位相と、出力端子４１０にお
ける出力信号（または高調波または分数調波）または入
力端子４１２で供給される出力信号から得られる信号の
位相を比較する。その比較に基づいて、位相検出器４０
２は、ループ・フィルタ４０４と共に、ＶＣＯ４０６か
らの出力信号の周波数及び位相を制御して、位相検出器
４０２に供給される２つの入力信号（すなわち、基準信
号及びフィードバック信号）間において所望の位相関係
が得られるようにする。 【００３９】例えば、ＰＬＬ回路図４００が、図１のコ
アＰＬＬ１０２に置き換えられる場合、整合ライン１１
４を介して供給される基準クロック信号は、入力端子４
０８において受信されることになる。コア・クロック信
号は、出力端子４１０及びコア・クロック・ライン１０
８を介して、クロック分配回路１０６に供給される。コ
ア・クロック・フィードバック・ライン１１０は、入力
端子４１２に結合して、クロック分配回路１０６からの
コア・クロック信号のフィードバック・バージョンを供
給する。位相検出器４０２は、次に、コア・クロック信
号のフィードバック・バージョンと基準クロック信号を
比較して、ＶＣＯ４０６を調整し、本明細書において論
述のように、クロック分配回路１０６による遅延を補償
する。 【００４０】図５には、それぞれ、図１及び２に示す送
信ＰＬＬ１２２または送信ＰＬＬ２２２に関する典型的
な位相ロック・ループ回路図５００が示されている。Ｐ
ＬＬ回路図５００には、位相検出器５０２、ループ・フ
ィルタ５０４（例えば、ローパスフィルタ）、ＶＣＯ５
０６、第１のディバイダ５０８、及び、第２のディバイ
ダ５１０が含まれている。ＰＬＬ回路図５００では、入
力端子５１２（図５にＩＮで表示）において基準信号を
受信し、フィードバック経路５２０を介してフィードバ
ック信号を受信して、出力端子５１４（Ｆ１で表示）か
ら第１の出力信号、出力端子５１６（Ｆ２で表示）から
第２の出力信号、出力端子５１８（Ｆ１０で表示）から
第３の出力信号を送り出す。 【００４１】ＰＬＬ回路図５００は、ＰＬＬ回路図４０
０に関して上述のところと同様の働きをするが、第１と
第２のディバイダ５０８及び５１０が含まれている。第
１の出力信号が、第１のディバイダ５０８によって２分
割され、これが、さらに、第２のディバイダ５１０によ
って５分割されるので、第３の出力信号は、第１の出力
信号の周波数の１／１０になる。第１と第２のディバイ
ダ５０８及び５１０は、さらに、ＶＣＯ５０６による、
入力端子５１２で受信される基準信号のより高次の高調
波の発生を強制する。 【００４２】上述のように、ＰＬＬ回路図５００は、送
信ＰＬＬ１２２または送信ＰＬＬ２２２に関する典型的
な回路図である。例えば、ＰＬＬ回路図５００を図１の
送信ＰＬＬ１２２の代わりに用いると、整合ライン１１
６を介して供給される基準クロック信号が、入力端子５
１２で受信されることになる。直列クロック信号、第１
のサブレート・クロック信号、及び、第２のサブレート
・クロック信号は、それぞれ、第１の出力信号、第２の
出力信号、及び、第３の出力信号に対応することにな
る。 【００４３】図６には、図１において識別されたさまざ
まな信号波形に関する典型的なタイミング図６００が示
されている。信号波形６０２（図６にＦ１で表示）、６
０４（Ｆ２で表示）、６０６（Ｆ１０で表示）、６０８
（ｃｏｒｅ ｃｌｋで表示）、及び６１０（ｒｅｆ ｃ
ｌｋで表示）は、それぞれ、直列クロック信号、第１の
サブレート・クロック信号、第２のサブレート・クロッ
ク信号、コア・クロック信号、及び、基準クロック信号
に対応する。一般に、タイミング図６００には、クロッ
ク信号の相対位相及び周波数が示されている。 【００４４】クロック分配回路１０６、直列クロック・
ライン１２６、第１のサブレート・クロック・ライン１
２８、及び、サブレート・クロック・ライン１３０を含
む、送信ＰＬＬ１２２及びクロック分配システムは、ク
ロック分配回路１０６の仕様に従ってコアＰＬＬ１０２
を含むことが可能なクロック同期システムを形成する。
クロック同期システムは、複数チャネルを介して、ある
特定の回路からのデータの同期伝送を可能にする。本明
細書に解説のように、全チャネル（すなわち、チャネル
回路１２４）の各クロックは、同じ位相関係を有してお
り、温度、電圧、プロセス、及び、製造変動とは無関係
になる。従って、各チャネルのデータ・ストリームは、
極めてスキューが少ない。さらに、コア・クロック信号
を含むクロックの位相関係が、全て、明確であるため、
システムの絶対レイテンシは明確である。この発明は例
として次のような実施形態を含む。 【００４５】（１）複数のデータ・チャネルを同期させ
るためのシステムであって、クロック分配回路（１０
６）を備え、前記クロック分配回路によって伝送される
コア・クロック信号の周波数で、複数のデータ・ストリ
ームを供給するコア回路（１０４）と、複数のクロック
信号のうちの第１のクロック信号が、前記クロック分配
回路によって伝送される前記コア・クロック信号と同じ
周波数及びほぼ同じ位相を有している、前記複数のクロ
ック信号を発生する第１の位相ロック・ループ回路（１
２２）と、前記コア回路及び前記第１の位相ロック・ル
ープ回路に結合されて、前記第１のクロック信号の周波
数で受信した前記複数のデータ・ストリームを、前記複
数のクロック信号のうちの第２のクロック信号の周波数
で複数の直列データ・ストリームに変換する複数のチャ
ネル回路（１２４）が含まれている、システム。 【００４６】（２）さらに、前記コア回路に結合され
て、前記コア・クロック信号を発生し、前記クロック分
配回路に前記コア・クロック信号を提供する第２の位相
ロック・ループ回路（１０２）が含まれることを特徴と
する、（１）に記載のシステム。 【００４７】（３）前記第２の位相ロック・ループ回路
が、前記クロック分配回路から前記コア・クロック信号
のサンプル・バージョンを受信し、前記クロック分配回
路に関連したタイミング差を補償することを特徴とす
る、（２）に記載のシステム。 【００４８】（４）前記複数のクロック信号の少なくと
も１つが、レジスタ（１３２）間転送を介して、前記複
数のチャネル回路の少なくともいくつかに分配すること
を特徴とする、（１）に記載のシステム。 【００４９】（５）前記第１の位相ロック・ループ回路
が、前記コア回路に結合されていることと、前記第１の
位相ロック・ループ回路が、前記クロック分配回路に前
記コア・クロック信号を提供することを特徴とする、
（１）に記載のシステム。 【００５０】（６）複数のデータ・チャネルを同期する
方法であって、基準クロック信号を受信するステップ
と、前記基準クロック信号に基づく複数のクロック信号
を発生し、前記複数のクロック信号のうちのコア・クロ
ック信号をコア回路（１０４）に提供して、データが、
複数のデータ経路を介して、前記コア・クロック信号の
クロック・レートで、前記コア回路から転送されるよう
にするステップと、前記複数のクロック信号のうち、前
記コア・クロック信号と同じ周波数及びほぼ同じ位相を
備えた第１のクロック信号のクロック・レートで、対応
するチャネル回路（１２４）によって、前記複数のデー
タ経路を介して転送された前記データを受信するステッ
プと、前記チャネル回路のそれぞれが受信した前記デー
タを、前記複数のクロック信号のうちの第２のクロック
信号のクロック・レートで、並列データ・ストリームか
ら直列データ・ストリームに変換するステップと、を含
む方法。 【００５１】（７）前記複数のクロック信号が、互い
に、及び、前記基準クロック信号に対して定義済みの周
波数及び位相関係で発生することを特徴とする、（６）
に記載の方法。 【００５２】（８）さらに、前記コア回路内において前
記コア・クロック信号のあるバージョンをサンプリング
し、前記コア・クロック信号の位相を調整して、前記コ
ア回路内におけるタイミング変動を補償するステップが
含まれることを特徴とする、（６）に記載の方法。 【００５３】（９）さらに、レジスタ（１３２）間転送
によって、前記チャネル回路のそれぞれに前記複数のク
ロック信号の少なくとも１つを分配するステップが含ま
れることを特徴とする、（６）に記載の方法。 【００５４】（１０）システムであって、第１のクロッ
ク信号を含む複数のクロック信号を発生する第１の位相
ロック・ループ回路（１２２）と、前記第１の位相ロッ
ク・ループ回路に結合されており、それぞれ、前記第１
のクロック信号と同じ周波数及びほぼ同じ位相を備えた
コア・クロック信号の周波数で、コア回路（１０４）か
らデータ・ストリームを受信する複数のチャネル回路
（１２４）が含まれており、前記複数のクロック信号の
少なくとも１つが、レジスタ（１３２）間転送を介し
て、前記複数のチャネル回路の少なくとも一部に分配さ
れることを特徴とする、システム。 【００５５】上述の実施態様は、本発明を例証したもの
であるが、制限するものではない。もちろん、本発明の
原理に従って、数多くの修正及び変更が可能である。従
って、本発明の範囲は、付属の請求項によってのみ規定
される。
【図面の簡単な説明】
【図１】本発明の実施態様に従って、複数クロックを発
生し、同期させるためのシステムを例示したブロック図
である。 【図２】本発明の第２の実施態様に従って、複数クロッ
クを発生し、同期させるためのシステムを例示したブロ
ック図である。 【図３】図１及び２に示すシステムの一部に関する典型
的な回路図である。 【図４】図１に示すシステムの一部に関する典型的な位
相ロック・ループ回路図である。 【図５】図１及び２に示すシステムのもう１つの部分に
関する典型的な位相ロック・ループ回路図である。 【図６】図１において識別されるさまざまな信号波形の
典型的なタイミング図である。
生し、同期させるためのシステムを例示したブロック図
である。 【図２】本発明の第２の実施態様に従って、複数クロッ
クを発生し、同期させるためのシステムを例示したブロ
ック図である。 【図３】図１及び２に示すシステムの一部に関する典型
的な回路図である。 【図４】図１に示すシステムの一部に関する典型的な位
相ロック・ループ回路図である。 【図５】図１及び２に示すシステムのもう１つの部分に
関する典型的な位相ロック・ループ回路図である。 【図６】図１において識別されるさまざまな信号波形の
典型的なタイミング図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｌ 7/04 Ｈ０３Ｌ 7/08 Ｈ
(72)発明者 チャールズ・エル・ウォング
アメリカ合衆国95131カリフォルニア州サ
ン・ノゼ、マーティン・ジュー・ストリー
ト 1717
(72)発明者 ベニー・ダブリュ・エイチ・レイ
アメリカ合衆国94539カリフォルニア州フ
レモント、ガリンド・ドライヴ 47305
(72)発明者 チャールズ・イー・ムーア
アメリカ合衆国80537コロラド州ラヴラン
ド、ウェスト・10・ストリート 425
(72)発明者 フィリップ・ダブリュ・フィッシャー
アメリカ合衆国80528コロラド州フォー
ト・コリンズ、ナインバーク・コート
4900
Ｆターム(参考） 5B079 BC10 CC14 DD02 DD08
5J106 AA04 CC01 CC21 CC41 CC52
FF03 FF07 GG19 HH10 KK05
5K047 AA08 BB04 GG03 GG08 GG09
GG11 GG45 MM26 MM46
Claims (1)
- 【特許請求の範囲】 【請求項１】複数のデータ・チャネルを同期させるため
のシステムであって、 クロック分配回路を備え、前記クロック分配回路によっ
て提供されるコア・クロック信号の周波数で、複数のデ
ータ・ストリームを提供するコア回路と、 前記クロック分配回路によって提供される前記コア・ク
ロック信号と同じ周波数及びほぼ同じ位相を有する第１
のクロック信号を含む複数のクロック信号を発生する第
１の位相ロック・ループ回路と、 前記コア回路及び前記第１の位相ロック・ループ回路に
結合されて、前記第１のクロック信号の周波数で受信し
た前記複数のデータ・ストリームを、前記複数のクロッ
ク信号のうちの第２のクロック信号の周波数で複数の直
列データ・ストリームに変換する複数のチャネル回路
と、 を含むシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/021,133 | 2001-10-29 | ||
| US10/021,133 US6836852B2 (en) | 2001-10-29 | 2001-10-29 | Method for synchronizing multiple serial data streams using a plurality of clock signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003209539A true JP2003209539A (ja) | 2003-07-25 |
| JP2003209539A5 JP2003209539A5 (ja) | 2005-11-10 |
Family
ID=21802519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002303732A Withdrawn JP2003209539A (ja) | 2001-10-29 | 2002-10-18 | 複数クロックの発生システム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6836852B2 (ja) |
| JP (1) | JP2003209539A (ja) |
| KR (1) | KR100917539B1 (ja) |
| CA (1) | CA2388901A1 (ja) |
| DE (1) | DE10233615A1 (ja) |
| GB (1) | GB2384375B (ja) |
| TW (1) | TWI236580B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109426A (ja) * | 2004-09-07 | 2006-04-20 | Nec Electronics Corp | 同期装置及び半導体装置 |
| JP2009188489A (ja) * | 2008-02-04 | 2009-08-20 | Nec Electronics Corp | 複数チャンネルの信号を送受信する送信回路及び受信回路 |
| JP2012042989A (ja) * | 2010-08-12 | 2012-03-01 | Renesas Electronics Corp | 半導体集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051235B2 (en) * | 2002-08-27 | 2006-05-23 | Sun Microsystems, Inc. | Clock distribution architecture having clock and power failure protection |
| DE602004015646D1 (de) * | 2004-06-24 | 2008-09-18 | Verigy Pte Ltd Singapore | Taktsynthese pro Stift |
| US7565609B2 (en) * | 2004-07-16 | 2009-07-21 | National Instruments Corporation | Synchronizing execution of graphical programs executing on different computer systems |
| US7831680B2 (en) * | 2004-07-16 | 2010-11-09 | National Instruments Corporation | Deterministic communication between graphical programs executing on different computer systems |
| US7471752B2 (en) | 2004-08-06 | 2008-12-30 | Lattice Semiconductor Corporation | Data transmission synchronization |
| KR102251813B1 (ko) | 2015-04-07 | 2021-05-13 | 삼성전자주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
| FR3043477B1 (fr) * | 2015-11-10 | 2017-11-24 | E2V Semiconductors | Procede de synchronisation de convertisseurs de donnees par un signal transmis de proche en proche |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4314355A (en) * | 1977-05-18 | 1982-02-02 | Martin Marietta Corporation | Apparatus and method for receiving digital data at a first rate and outputting the data at a different rate |
| NL7713708A (nl) | 1977-12-12 | 1979-06-14 | Philips Nv | Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met vaste ingang en variabele uitgang. |
| US4316061A (en) | 1979-11-23 | 1982-02-16 | Ahamed Syed V | Minimal delay rate-change circuits |
| US4328588A (en) | 1980-07-17 | 1982-05-04 | Rockwell International Corporation | Synchronization system for digital data |
| US4493053A (en) | 1982-12-10 | 1985-01-08 | At&T Bell Laboratories | Multi-device apparatus synchronized to the slowest device |
| US5712883A (en) * | 1996-01-03 | 1998-01-27 | Credence Systems Corporation | Clock signal distribution system |
| KR100406863B1 (ko) * | 1997-01-29 | 2004-01-24 | 삼성전자주식회사 | 다중컴퓨터 시스템의 클럭 생성장치 |
| KR100259913B1 (ko) * | 1997-07-10 | 2000-06-15 | 윤종용 | 데이터통신시스템의가변클럭제공회로및방법 |
| US6000037A (en) * | 1997-12-23 | 1999-12-07 | Lsi Logic Corporation | Method and apparatus for synchronizing data transfer |
| US6282210B1 (en) * | 1998-08-12 | 2001-08-28 | Staktek Group L.P. | Clock driver with instantaneously selectable phase and method for use in data communication systems |
| US6338144B2 (en) * | 1999-02-19 | 2002-01-08 | Sun Microsystems, Inc. | Computer system providing low skew clock signals to a synchronous memory unit |
| JP2002346651A (ja) * | 2001-05-28 | 2002-12-03 | Nakamura Mfg Co Ltd | プレス形成方法 |
-
2001
- 2001-10-29 US US10/021,133 patent/US6836852B2/en not_active Expired - Lifetime
-
2002
- 2002-05-21 TW TW091110677A patent/TWI236580B/zh not_active IP Right Cessation
- 2002-06-04 CA CA002388901A patent/CA2388901A1/en not_active Abandoned
- 2002-07-24 DE DE10233615A patent/DE10233615A1/de not_active Ceased
- 2002-10-18 JP JP2002303732A patent/JP2003209539A/ja not_active Withdrawn
- 2002-10-24 GB GB0224793A patent/GB2384375B/en not_active Expired - Fee Related
- 2002-10-28 KR KR1020020065824A patent/KR100917539B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109426A (ja) * | 2004-09-07 | 2006-04-20 | Nec Electronics Corp | 同期装置及び半導体装置 |
| JP4579108B2 (ja) * | 2004-09-07 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 同期装置及び半導体装置 |
| JP2009188489A (ja) * | 2008-02-04 | 2009-08-20 | Nec Electronics Corp | 複数チャンネルの信号を送受信する送信回路及び受信回路 |
| JP2012042989A (ja) * | 2010-08-12 | 2012-03-01 | Renesas Electronics Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2384375A (en) | 2003-07-23 |
| CA2388901A1 (en) | 2003-04-29 |
| TWI236580B (en) | 2005-07-21 |
| US6836852B2 (en) | 2004-12-28 |
| US20030084362A1 (en) | 2003-05-01 |
| GB0224793D0 (en) | 2002-12-04 |
| DE10233615A1 (de) | 2003-05-15 |
| GB2384375B (en) | 2005-04-13 |
| KR20030035981A (ko) | 2003-05-09 |
| KR100917539B1 (ko) | 2009-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8170169B2 (en) | Serializer deserializer circuits | |
| US7426247B2 (en) | Multi-channel serdes receiver for chip-to-chip and backplane interconnects and method of operation thereof | |
| US7368961B2 (en) | Clock distribution network supporting low-power mode | |
| US7583774B2 (en) | Clock synchroniser | |
| US7580491B2 (en) | Quarter-rate clock recovery circuit and clock recovering method using the same | |
| US6456128B1 (en) | Oversampling clock recovery circuit | |
| US7679459B2 (en) | Multiphase signal generator | |
| JP2008508834A (ja) | データ伝送同期 | |
| JP2003209539A (ja) | 複数クロックの発生システム | |
| US6477657B1 (en) | Circuit for I/O clock generation | |
| JP2009510829A (ja) | デジタル・アナログ変換器の位相制御のための方法及び装置 | |
| JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
| EP2283577A1 (en) | Clock generation using a fractional phase detector | |
| US7460040B1 (en) | High-speed serial interface architecture for a programmable logic device | |
| JP4156529B2 (ja) | 選択可能なクロッキング・アーキテクチャ | |
| US9000849B2 (en) | Continuous phase adjustment based on injection locking | |
| JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
| US7091763B1 (en) | Clock generation | |
| US20040057547A1 (en) | Fractional frequency clock signal synthesizer and method of operation thereof | |
| US20030210755A1 (en) | Data and clock synchronization in multi-channel communications | |
| JPS63293620A (ja) | ディジタル情報処理システム | |
| JP2979811B2 (ja) | クロック出力回路 | |
| CN117318709A (zh) | 用于高速时钟信号的动态相位调整 | |
| KR19980045885A (ko) | 병렬 구조의 직접 디지탈 주파수 합성기 | |
| WO2009083713A1 (en) | Frequency synthesiser apparatus and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050920 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060629 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061129 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070807 |