JP2979811B2 - クロック出力回路 - Google Patents
クロック出力回路Info
- Publication number
- JP2979811B2 JP2979811B2 JP4006096A JP609692A JP2979811B2 JP 2979811 B2 JP2979811 B2 JP 2979811B2 JP 4006096 A JP4006096 A JP 4006096A JP 609692 A JP609692 A JP 609692A JP 2979811 B2 JP2979811 B2 JP 2979811B2
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- Japan
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- clock
- timing
- signal
- output
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の局が右廻り，左
廻りの伝送路にて接続された同期網における各局のクロ
ック出力回路に関する。
廻りの伝送路にて接続された同期網における各局のクロ
ック出力回路に関する。
【０００２】
【従来の技術】図３は１例のラインタイミング方式のク
ロック信号の流れ及び各局のクロック出力回路を示す
図、図４は１例のイクスターナルタイミング方式のクロ
ック信号の流れ及び各局のクロック出力回路を示す図、
図５は１例のスルータイミング方式のクロック信号の流
れを示す図である。
ロック信号の流れ及び各局のクロック出力回路を示す
図、図４は１例のイクスターナルタイミング方式のクロ
ック信号の流れ及び各局のクロック出力回路を示す図、
図５は１例のスルータイミング方式のクロック信号の流
れを示す図である。
【０００３】図３，図４，図５の局２０，２１，２２，
２３は右廻り，左廻りの伝送路にて接続され同期網を構
成している。この場合各局２０〜２３にてクロックを出
力する方法としては、図３に示すラインタイミング方式
及び図４に示すイクスターナルタイミング方式，新たに
検討されている図５に示すスルータイミング方式があ
る。
２３は右廻り，左廻りの伝送路にて接続され同期網を構
成している。この場合各局２０〜２３にてクロックを出
力する方法としては、図３に示すラインタイミング方式
及び図４に示すイクスターナルタイミング方式，新たに
検討されている図５に示すスルータイミング方式があ
る。
【０００４】図３のラインタイミング方式のクロック出
力回路について説明すると、各局共図３（Ｂ）に示す如
き位相同期回路（以下ＰＬＬ回路と称す）５を有し、局
２０では外部よりタイミングＡの信号をＰＬＬ回路５に
入力し、タイミングＡの信号に同期したクロックを得、
図３（Ａ）の点線で示す如く左廻り右廻りの信号のクロ
ックとして用い、局２１〜２３では、左廻りの入力する
信号よりタイミングＡのクロックを抽出して、ＰＬＬ回
路５に入力し、タイミングＡの信号に同期したクロック
を得図３（Ａ）の点線で示す如く左廻り右廻りの信号の
クロックとして用いるようにしている。
力回路について説明すると、各局共図３（Ｂ）に示す如
き位相同期回路（以下ＰＬＬ回路と称す）５を有し、局
２０では外部よりタイミングＡの信号をＰＬＬ回路５に
入力し、タイミングＡの信号に同期したクロックを得、
図３（Ａ）の点線で示す如く左廻り右廻りの信号のクロ
ックとして用い、局２１〜２３では、左廻りの入力する
信号よりタイミングＡのクロックを抽出して、ＰＬＬ回
路５に入力し、タイミングＡの信号に同期したクロック
を得図３（Ａ）の点線で示す如く左廻り右廻りの信号の
クロックとして用いるようにしている。
【０００５】ＰＬＬ回路５では、入力したクロックをＮ
分周器１０にてＮ分周し、位相比較器１１に入力し、電
圧制御発振器１３の出力周波数をＭ分周器１４にてＭ分
周した信号と位相を比較し、比較結果の電圧をローパス
フィルタ１２を介して電圧制御発振器１３に入力し、電
圧制御発振器１３の出力より、入力するタイミングＡの
クロックに同期したクロックを出力するようにしてい
る。
分周器１０にてＮ分周し、位相比較器１１に入力し、電
圧制御発振器１３の出力周波数をＭ分周器１４にてＭ分
周した信号と位相を比較し、比較結果の電圧をローパス
フィルタ１２を介して電圧制御発振器１３に入力し、電
圧制御発振器１３の出力より、入力するタイミングＡの
クロックに同期したクロックを出力するようにしてい
る。
【０００６】図４のイクスターナルタイミング方式のク
ロック出力回路について説明すると、各局共図４（Ｂ）
に示す如き図３（Ｂ）と同様のＰＬＬ回路５を有し、局
２０〜２３共外部よりタイミングＡの信号をＰＬＬ回路
５に入力し、タイミングＡの信号に同期したクロックを
得、図４（Ａ）の点線で示す如く左廻り右廻りの信号の
クロックとして用いるようにしている。
ロック出力回路について説明すると、各局共図４（Ｂ）
に示す如き図３（Ｂ）と同様のＰＬＬ回路５を有し、局
２０〜２３共外部よりタイミングＡの信号をＰＬＬ回路
５に入力し、タイミングＡの信号に同期したクロックを
得、図４（Ａ）の点線で示す如く左廻り右廻りの信号の
クロックとして用いるようにしている。
【０００７】最近図５に示す如きスルータイミング方式
が検討され始めている。この場合は、局２０では外部よ
りタイミングＡの信号を用い、局２１〜２３では左廻り
右廻りの信号よりクロックを抽出し、抽出した夫々のク
ロックに同期したクロックを出力し左廻り右廻りの信号
のクロックとして用いるものである。
が検討され始めている。この場合は、局２０では外部よ
りタイミングＡの信号を用い、局２１〜２３では左廻り
右廻りの信号よりクロックを抽出し、抽出した夫々のク
ロックに同期したクロックを出力し左廻り右廻りの信号
のクロックとして用いるものである。
【０００８】この場合左廻り右廻りの信号より抽出した
クロックは伝送路による遅延量の差又は通過する局の差
等により周波数も異なることもあり、夫々別々の信号よ
り抽出したクロックに同期するクロックを出力する必要
がある。
クロックは伝送路による遅延量の差又は通過する局の差
等により周波数も異なることもあり、夫々別々の信号よ
り抽出したクロックに同期するクロックを出力する必要
がある。
【０００９】
【発明が解決しようとする課題】しかしながら、スルー
タイミング方式は検討を始めたところであり、ラインタ
イミング方式，イクスターナルタイミング方式，スルー
タイミング方式に共通に用いられるクロック出力回路は
発表されておらず、発表されることが望まれている問題
点がある。
タイミング方式は検討を始めたところであり、ラインタ
イミング方式，イクスターナルタイミング方式，スルー
タイミング方式に共通に用いられるクロック出力回路は
発表されておらず、発表されることが望まれている問題
点がある。
【００１０】本発明は、ラインタイミング方式，イクス
ターナルタイミング方式，スルータイミング方式に共通
に用いることが出来るクロック出力回路の提供を目的と
している。
ターナルタイミング方式，スルータイミング方式に共通
に用いることが出来るクロック出力回路の提供を目的と
している。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、タイミングＡの信号は
第１のＰＬＬ回路２及びセレクタ１に入力し、タイミン
グＢの信号は該セレクタ１に入力し、該セレクタ１の出
力には第２のＰＬＬ回路３を設け、タイミングＡの信号
に同期した２個のクロック信号を出力する時は、該第１
のＰＬＬ回路２の出力クロックと、該セレクタ１にてタ
イミングＡの信号を選択出力させて該第２のＰＬＬ回路
３に入力し、該第２のＰＬＬ回路３の出力クロックを用
いるようにし、タイミングＡ，Ｂ夫々の信号に同期した
２個のクロック信号を出力する時は、該第１のＰＬＬ回
路２の出力クロックと、該セレクタ１にてタイミングＢ
の信号を選択出力させて該第２のＰＬＬ回路３に入力
し、該第２のＰＬＬ回路３の出力クロックを用いる構成
とする。
ック図である。図１に示す如く、タイミングＡの信号は
第１のＰＬＬ回路２及びセレクタ１に入力し、タイミン
グＢの信号は該セレクタ１に入力し、該セレクタ１の出
力には第２のＰＬＬ回路３を設け、タイミングＡの信号
に同期した２個のクロック信号を出力する時は、該第１
のＰＬＬ回路２の出力クロックと、該セレクタ１にてタ
イミングＡの信号を選択出力させて該第２のＰＬＬ回路
３に入力し、該第２のＰＬＬ回路３の出力クロックを用
いるようにし、タイミングＡ，Ｂ夫々の信号に同期した
２個のクロック信号を出力する時は、該第１のＰＬＬ回
路２の出力クロックと、該セレクタ１にてタイミングＢ
の信号を選択出力させて該第２のＰＬＬ回路３に入力
し、該第２のＰＬＬ回路３の出力クロックを用いる構成
とする。
【００１２】
【作用】本発明によれば、ラインタイミング方式，イク
スターナルタイミング方式，スルータイミング方式の図
５の局２０に用いるクロック出力回路の場合は、タイミ
ングＡの信号に同期した２つのクロック信号を必要とす
るので、セレクタ１にてタイミングＡの信号を選択出力
するようにすれば、ＰＬＬ回路２，３よりタイミングＡ
の信号に同期した２つのクロック信号が得られ、スルー
タイミング方式の図５の局２１〜２３に用いるクロック
出力回路の場合は、タイミングＡの信号に同期したクロ
ック信号と、タイミングＢの信号に同期したクロック信
号が必要となるので、セレクタ１にてタイミングＢの信
号を選択出力するようにすれば、ＰＬＬ回路２よりはタ
イミングＡの信号に同期したクロック信号が得られ、Ｐ
ＬＬ回路３よりはタイミングＢの信号に同期したクロッ
ク信号が得られるので、３つの方式の局のクロック出力
回路として共通に使用することが出来る。
スターナルタイミング方式，スルータイミング方式の図
５の局２０に用いるクロック出力回路の場合は、タイミ
ングＡの信号に同期した２つのクロック信号を必要とす
るので、セレクタ１にてタイミングＡの信号を選択出力
するようにすれば、ＰＬＬ回路２，３よりタイミングＡ
の信号に同期した２つのクロック信号が得られ、スルー
タイミング方式の図５の局２１〜２３に用いるクロック
出力回路の場合は、タイミングＡの信号に同期したクロ
ック信号と、タイミングＢの信号に同期したクロック信
号が必要となるので、セレクタ１にてタイミングＢの信
号を選択出力するようにすれば、ＰＬＬ回路２よりはタ
イミングＡの信号に同期したクロック信号が得られ、Ｐ
ＬＬ回路３よりはタイミングＢの信号に同期したクロッ
ク信号が得られるので、３つの方式の局のクロック出力
回路として共通に使用することが出来る。
【００１３】
【実施例】図２は本発明の実施例のクロック出力回路の
ブロック図である。図２では、外部よりのタイミング信
号、ラインタイミング方式及びスルータイミング方式の
左廻りの信号より抽出したクロック信号をタイミングＡ
の信号としてセレクタ１に入力すると共にＰＬＬ回路２
に入力して、ＰＬＬ回路２よりタイミングＡの信号に同
期したクロックを出力するようにし、又スルータイミン
グ方式の右廻り信号より抽出したクロック信号をタイミ
ングＢの信号としセレクタ１に入力している。
ブロック図である。図２では、外部よりのタイミング信
号、ラインタイミング方式及びスルータイミング方式の
左廻りの信号より抽出したクロック信号をタイミングＡ
の信号としてセレクタ１に入力すると共にＰＬＬ回路２
に入力して、ＰＬＬ回路２よりタイミングＡの信号に同
期したクロックを出力するようにし、又スルータイミン
グ方式の右廻り信号より抽出したクロック信号をタイミ
ングＢの信号としセレクタ１に入力している。
【００１４】図２のクロック出力回路を、ラインタイミ
ング方式，イクスターナルタイミング方式，スルータイ
ミング方式の図５の局２０に用いるクロック出力回路と
して使用する時は、セレクタ１にてタイミングＡの信号
を選択出力するようにすれば、ＰＬＬ回路２，３よりタ
イミングＡの信号に同期した２つのクロック信号が得ら
れ、スルータイミング方式の図５の局２１〜２３に用い
るクロック出力回路として使用する時は、セレクタ１に
てタイミングＢの信号を選択出力するようにすれば、Ｐ
ＬＬ回路２よりはタイミングＡの信号に同期したクロッ
ク信号が得られ、ＰＬＬ回路３よりはタイミングＢの信
号に同期したクロック信号が得られるので、３つの方式
のクロック出力回路に共通に用いることが出来る。
ング方式，イクスターナルタイミング方式，スルータイ
ミング方式の図５の局２０に用いるクロック出力回路と
して使用する時は、セレクタ１にてタイミングＡの信号
を選択出力するようにすれば、ＰＬＬ回路２，３よりタ
イミングＡの信号に同期した２つのクロック信号が得ら
れ、スルータイミング方式の図５の局２１〜２３に用い
るクロック出力回路として使用する時は、セレクタ１に
てタイミングＢの信号を選択出力するようにすれば、Ｐ
ＬＬ回路２よりはタイミングＡの信号に同期したクロッ
ク信号が得られ、ＰＬＬ回路３よりはタイミングＢの信
号に同期したクロック信号が得られるので、３つの方式
のクロック出力回路に共通に用いることが出来る。
【００１５】ＰＬＬ回路２，３の構成は図３のＰＬＬ回
路５と同じ構成であり動作も同じであるので説明は省略
する。
路５と同じ構成であり動作も同じであるので説明は省略
する。
【００１６】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、ラインタイミング方式，イクスターナルタイミング
方式，スルータイミング方式の局に共通に使用出来るク
ロック出力回路が得られる効果がある。
ば、ラインタイミング方式，イクスターナルタイミング
方式，スルータイミング方式の局に共通に使用出来るク
ロック出力回路が得られる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のクロック出力回路のブロッ
ク図、
ク図、
【図３】は１例のラインタイミング方式のクロック信号
の流れ及び各局のクロック出力回路を示す図、
の流れ及び各局のクロック出力回路を示す図、
【図４】は１例のイクスターナルタイミング方式のクロ
ック信号の流れ及び各局のクロック出力回路を示す図、
ック信号の流れ及び各局のクロック出力回路を示す図、
【図５】は１例のスルータイミング方式のクロック信号
の流れを示す図である。
の流れを示す図である。
１はセレクタ、２，３は位相同期回路、１０はＮ分周
器、１１は位相比較器、１２はローパスフィルタ、１３
は電圧制御発振器、１４はＭ分周器、２０〜２３は局を
示す。
器、１１は位相比較器、１２はローパスフィルタ、１３
は電圧制御発振器、１４はＭ分周器、２０〜２３は局を
示す。
Claims (1)
- 【請求項１】 タイミングＡの信号に同期した２個のク
ロック信号、又はタイミングＡ，Ｂ夫々の信号に同期し
た２個のクロック信号を出力するに際し、タイミングＡ
の信号は第１の位相同期回路（２）及びセレクタ（１）
に入力し、タイミングＢの信号は該セレクタ（１）に入
力し、該セレクタ（１）の出力には第２の位相同期回路
（３）を設け、タイミングＡの信号に同期した２個のク
ロック信号を出力する時は、該第１の位相同期回路
（２）の出力クロックと、該セレクタ（１）にてタイミ
ングＡの信号を選択出力させて該第２の位相同期回路
（３）に入力し、該第２の位相同期回路（３）の出力ク
ロックを用いるようにし、 タイミングＡ，Ｂ夫々の信号に同期した２個のクロック
信号を出力する時は、該第１の位相同期回路（２）の出
力クロックと、該セレクタ（１）にてタイミングＢの信
号を選択出力させて該第２の位相同期回路（３）に入力
し、該第２の位相同期回路（３）の出力クロックを用い
るようにしたことを特徴とするクロック出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006096A JP2979811B2 (ja) | 1992-01-17 | 1992-01-17 | クロック出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006096A JP2979811B2 (ja) | 1992-01-17 | 1992-01-17 | クロック出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191392A JPH05191392A (ja) | 1993-07-30 |
| JP2979811B2 true JP2979811B2 (ja) | 1999-11-15 |
Family
ID=11628982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4006096A Expired - Fee Related JP2979811B2 (ja) | 1992-01-17 | 1992-01-17 | クロック出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979811B2 (ja) |
-
1992
- 1992-01-17 JP JP4006096A patent/JP2979811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191392A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |
|
| LAPS | Cancellation because of no payment of annual fees |