JPH0432330A

JPH0432330A - システムクロツク保護方式

Info

Publication number: JPH0432330A
Application number: JP2137026A
Authority: JP
Inventors: Masato Hirai; 正人平井; Masami Kurata; 倉田　雅美; Toshihiko Nakauchi; 中内　敏彦
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1990-05-29
Filing date: 1990-05-29
Publication date: 1992-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、外部クロックにシステムクロックを同期させ
る方式のシステムクロック源に係り、特に、外部クロッ
ク遮断時におけるシステムクロック保護方式に関する。

［従来の技術］一般に、いわゆるローカルエリアネットワーク（以下、
ＬＡＮという）を、ＮＴＴのディジタル通信網等の外部
網と接続するためには、ＬＡＮのシステムクロック源を
外部網のクロックと同期させる必要があり、この同期の
ためには、通常、位相同期ループ（以下、ＰＬＬという
）が用いられている。

第３図は前述のＰＬＬの構成の一例を示すブロック図で
ある。第３図において、２１は位相比較器、２２はロー
パスフィルタ（以下、ＬＰＦという）、２３は電圧制御
発振器（以下、ｖＣＯという）、２４は分周回路である
。

第３図に示すＰＬＬは、位相比較器２１が外部網のクロ
ック２５と内部クロック２６とを位相比較し、ＬＰＦ２
２がその位相比較出力２９を平滑化した電圧信号に変換
し、ＶＣＯ２３がＬＰＦ２２の出力２８により制御され
、所定の周波数信号を発振するように動作する。

ＶＣＯ２３は、ＬＰＦ２２の出力２８の電圧ニ応じて、
その発振周波数を変化させる電圧制御形の発振器であり
、ＶＣＯ２３の出力２７の周波数が分周回路２４により
１／Ｎとされて、内部クロック２６として利用される。

このようなＰＬＬにおいて、いま、何等かの原因により
、ＶＣＯ２３の出力２７の周波数が変化すると、内部ク
ロック２６の周波数も変化するが、この周波数の変化は
、位相比較器２１の出力２９を、減少させる方向に作用
するため、除々に、外部網のクロック２５と内部クロッ
ク２６の位相差が少くなり、両クロックを同期させるこ
とができる。なお、通常、ＶＣＯ２３の出力２７の周波
数は、外部網同期クロック２５及び内部クロック２６の
Ｎ（任意の整数）倍に設定される。

次に、ＬＡＮシステムにおける外部網クロックに同期し
た内部クロックの使い方の一例について説明する。

近年、光波術等の進歩に伴い、ＬＡＮ内のデータ転送は
、高速、かつ大容量となってきている。

従って、この大容量のデータ転送能力を有効に利用する
ためには、転送速度の異なる各種インタフェースを収容
することが必要である。例えば、ＮＴＴのディジタル網
に同期したインタフェースである１、５４４Ｍｂｐｓの
高速ディジタル回線、２．０４８ＭｂｐｓのＰＢＸ間イ
ンタフヱースを同時に収容する必要が生じる場合がある
。

この場合、ＬＡＮのクロック同期方式が従属同期方式（
唯一のマスタクロックにＬＡＮ内の全ノードが同期して
、データの送受信を行う方式）であれば、例えば、２．
０４８Ｍｂｐｓの整数倍系列の９８．３０４Ｍｂｐｓ　
（４８倍）に、その伝送速度を設定すれば、ＬＡＮから
得られるクロック情報は、ＮＴＴのディジタル網に同期
した９８，３０４ＭＨｚとなるが、このクロックから、
１．５４４ＭｂｐＳインタフェーインタフェース用Ｍ）
ｈを得るためには、２．０４８ＭＨ２と１．５４４Ｍ比
の最大公約数である８ＫＨｚまで１２２８８分周してか
ら１９３逓倍するという複雑な操作が必要となる。

また、ＬＡＮのクロック同期方式が、独立同期方式（Ｌ
ＡＮの各ノード間の伝送を、各ノードが持つ独立のクロ
ックで行う方式）である場合、ＬＡＮから得られるクロ
ック情報は、ＮＴＴのディジタル網には同期していない
。従って、この場合、例えばＮＴＴのディジタル網に同
期したクロックの情報を、数値化した位相情報にしたデ
ータとして、各ノードに伝達する方法が用いられる。

各ノードは、この数値化データに基づいてクロックを再
生することにより、ＮＴＴのディジタル網に同期したク
ロックを得ることができる。ただし、この場合、複数の
クロック情報を送るのは、その数値化及び再生の処理、
及び、そのための回路が複雑になるので、クロック情報
としては１つが望ましく、例えば、前記２０゜４８Ｍ比
と１，５４４Ｍ比の最大公約数の８ＫＨｚが選ばれるの
が一般的である。

各ノードは、この８ＫＨｚの情報を入力として、８ＫＨ
ｚの整数倍の周波数を作りだすことが可能である。

第４図はこの８ＫＨｚの整数倍の周波数を作りだすＰＬ
Ｌの一例を示すブロック図である。第４図において、３
１はデコーダ回路であり、他の符号は第３図の場合と同
一である。

第４図に示すＰＬＬにおいて、８ＫＨｚの数値情報３２
は、デコーダ回路３１により８ＫＨｚクロツク３０に変
換され、位相比較器２１に入力される。

図示ＰＬＬの他の部分は、前述した第３図の場合と同様
に動作するので、内部クロック２６も、８ＫＨｚクロツ
ク３ｏに同期する。

ここで、分周器２４の分局比を１９３に選べば、ＶＣＯ
２３の出力２７を１．５４４Ｍ比にすることが可能であ
り、分周比の設定の変更により、８ＫＨｚの整数倍のク
ロックを生成することができる。

前述で、ＬＡＮシステムにおける外部網クロックに同期
した内部クロックの使い方の一例を説明したが、ＬＡＮ
のクロック同期が、従属同期方式であるか、独立同期方
式であるかにがかわらず、同期クロックを、例えば、８
ＫＨｚのクロック情報データとして各ノードに伝達する
方式は、ＬＡＮを外部網クロックに同期させる一つの有
効な方法である。

次に、第３図において、外部網からのクロック２５が障
害等により遮断された場合について考える。

第３図に示すＰＬＬは、外部網のクロック２５がＰＬＬ
の入力クロックであるため、この入力クロックが失われ
ると、ＶＣＯ２３の出力２７は、ｖＣＯ自身の持つ自走
周波数に落ちつくことになる。しかし、通常、ＶＣＯ２
３の自走周波数は、同期引込み時に比較して、１０％以
上の偏差を持つ場合があり、分周された内部クロック２
６も１０％以上の偏差を有することになり、このため、
このＰＬＬの出力を、システムのクロック源として使用
するのが難しくなる。

一方、外部網からのクロック２５が、遮断された場合に
おいても、ＬＡＮ内の通信を維持したいというシステム
側からの要求がある。従って、外部からのクロックが遮
断された場合にも、システムのクロック源のＰＬＬのク
ロックを保持する必要がある。

このクロックの保持方式に関する従来技術として、例え
ば、特開平１−１８０１５１公報等に記載された技術が
知られている。

第５図はこの公報に記載された従来技術の構成を示すブ
ロック図である。第５図において、３３はセレクタ、３
４は基準発振器、３５は遮断検出回路であり、他の符号
は第３図の場合と同一である。

第５図に示す従来技術は、第３図に示したＰＬＬに、外
部網からのクロック２５と同一の周波数を発振する基準
発振器３４と、外部網からのクロック２５がなくなった
ことを検出する遮断検出回路３５とを付加して構成され
ている。

この従来技術において、遮断検出回路３５は、外部網か
らのクロック２５がなくなったことを検出すると、切換
信号３６を発して、セレクタ３３を制御し、位相比較器
２１に対する入力３７を、外部網からのクロック２５か
ら、基準発振器３４に切り換える。これにより、ＰＬＬ
の出力である内部クロック２６は、新しい入力である基
準発振器３４の周波数同期せしめられる。

基準発振器３４は、外部網のクロック２５と同じ周波数
であるため、内部クロック２６の周波数は、基準発振器
３４に許された許容範囲内の偏差を持つものの、システ
ムクロック源としての動作が出来る範囲に保持されるこ
とになる。

［発明が解決しようとする課題］前述した従来技術は、外部網のクロックが失われた場合
にも、内部クロックの周波数を一定の範囲内に保持する
ことができるが、本来、外部網のクロックと基準発振器
出力とは、その位相が一致していないので、前述の切り
替え時点で、ＰＬＬの入力と出力（内部クロック）との
間に、最大１８０°の位相差が生じることになる。この
ため、ＰＬＬは、出力の位相をシフトさせて、入力に出
力の位相を合せるように、切り替え時点で動作すること
になる。

ＬＡＮシステムの各ノード内には、第３図に示す前述と
同様なＰＬＬが備えられており、それらのＰＬＬも、前
述の切り替え時における同期クロックの位相情報が変化
するため、これに自分の出力を合せる引込み動作を行う
。

一般に、ＰＬＬの引込み動作は一定の時間を要し、また
、位相と周波数の変動が発生するため、外部網からのク
ロックの遮断に伴うシステムクロックの保持により、Ｌ
ＡＮ内の通信が一時的に障害となる現象が発生する。

すなわち、前述した従来技術は、システムクロック保持
時に、周波数の保持を行うことかができるが、位相の保
持までは行うことができず、ＬＡＮ内の通信を一時的に
障害状態とするという問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、外部
網からのクロックが失われた場合のシステムクロックの
保持時に、周波数の保持のみならず、位相の保持までも
可能とするシステムクロック保持方式を提供することに
ある。

［課題を解決するための手段］本発明によれば前記目的は、従来技術においてＰＬＬの
入力（位相比較器の入力）で行っていた基準発振器への
切り替えを、ＰＬＬ内の分周器の入力で行い、また、基
準発振器の周波数を、ＰＬＬの入力（外部網のクロック
）と同一とせずに、ｖＣＯの出力周波数と同一とするこ
とにより達成される。

［作　用］分周器入力で基準発振器への切り換えを行った場合にも
、切り換え前の信号であるｖＣＯ出力と切り替え後の基
準発振器出力との間には、最大１８０＠の位相差があり
、この分の位相変動が発生する。しかし、Ｎ分周された
後のＰＬＬ出力における位相変動は、１／Ｎであり、Ｎ
が大きい場合には、切り誓えによる位相変動は、はとん
どないといえる。従って、本発明によれば、周波数のみ
ならず、位相の保持も可能となる。

［実施例コ以下、本発明によるシステムクロック保護方式の実施例
を図面により詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
り、第１図において、図の符号は第５図の場合と同一で
ある。

第１図に示す本発明の一実施例は、ｖＣＯ２３と分周器
２４との間に、ｖＣＯ２３の出力２７と基準発振器３４
の出力の一方を選択するセレクタ３３を備え、このセレ
クタ３３が外部網からのクロックの有無を検出する遮断
検出回路３５により制御されるように構成されている。

また、基準発振器３４は、外部網クロックに同期してい
る場合のＶＣＯ２３の出力周波数にほぼ等しい、許容偏
差内の周波数を発振している。

このように構成される本発明の一実施例において、外部
網からのクロック２５がなくなった場合、遮断検出回路
３５は、その状態を検出し、切換信号３６を発生する。

これにより、セレクタ３３は、分周器２４に対する入力
を、ｖＣＯ２３の出力２７から、基準発振器３４の出力
に切り換える。

この結果、分周器２４の入力は失われず、分周が継続さ
れる。そして、基準発振器３４の周波数は、許容偏差内
であるため、分周器出力の内部クロック２６は、一定の
周波数範囲に保持される。

また、前述の切り換えにより、分周器２４の入力の位相
には最大１８０°の位相変動が発生するが、分周器２４
の出力である内部クロック２６の位相変動は、ｌ／Ｎと
されるため、Ｎが大きい場合、内部クロックは、はとん
ど位相変動を生じることなく切り替えられることになる
。

第２図は本発明の他の実施例の構成を示すブロック図で
ある。第２図において、３６はセレクタ、３７は第２の
分周器であり、他の符号は第１図の場合と同一である。

この本発明の他の実施例は、基準発振器の出力に対する
第２の分周器３７を独立に備えるものであり、次のよう
に動作する。

外部網からのクロック２５が、正常に入力されている場
合、セレクタ３３は、外部網からのクロック２５を位相
比較器２１に供給するように、また、セレクタ３６は、
分周器２４の出力をシステムクロックとして出力するよ
うに、遮断検出回路３５により制御されている。従って
、この場合、第２図の回路は、第３図により説明したＰ
ＬＬと全く同一の動作を行っており、システムクロック
は、外部網からのクロック２５に同期したものとなる。

基準発振器３４の発振周波数は、外部網からのクロック
２５により制御されているｖＣＯ２３の出力周波数にほ
ぼ等しく設定されており、また、第２の分周器３７は、
分周器２４の分周比と同一の分周比に設定されている。

そして、前述の動作中、基準発振器３４の出力は、第２
の分周器３７により分周されて、セレクタ３６に与えら
れており、第２の分周器３７は、分周器２４の出力によ
りリセットされて、分周器２４と同期して動作している
。

このため、分周器３７の出力は、分周器２４の出力であ
るシステムクロックの位相と同期したほぼ同一の周波数
の信号となっている。

いま、外部網からのクロックが失われると、遮断検出回
路３５は、セレクタ３３及び３６を、第２の分周器３７
からの信号を出力するように制御する。この結果、シス
テムクロックは、Ｐ　Ｌ　Ｌ内の分周器２４の出力から
第２の分周器３７の出力に切り替えられるが、この出力
は、前述したように、それまでのシステムクロックに同
期したほぼ同一周波数の信号であり、この切り替えによ
りシステムクロックに位相変動を生じさせることがない
。

また、前述した第１図に示す本発明の実施例は、外部網
からのクロックが失われている間、Ｖｃ。

を含むＰＬＬのループがオーブンとなるため、ＶＣＯの
出力周波数が大きく変動し、外部網からのクロックが正
常化されたときのＰＬＬの回復に時間を要するが、第２
図に示す本発明の実施例は、外部網からのクロックが失
われている間も、ＰＬＬが自己のシステムクロックに同
期して動作を継続することができるため、外部網からの
クロックが回復した場合のＰＬＬの回復を高速に行うこ
とができる。

前述した第１図及び第２図に示す本発明の実施例は、個
々の機能部をアナログ回路で構成することも可能である
が、実施例全体をディジタル化して、集積回路化するこ
とも可能である。

また、前述した本発明の実施例において、基準発信器の
出力を、分割して構成した分周器の中間段に入力するよ
うにしてもよい。

［発明の効果コ以上説明したように本発明によれば、外部網のクロック
遮断時に、基準発振器への切り換えを行った場合に、シ
ステムクロック源の周波数及び位相変動を小さく抑える
ことができ、これにより、切り換え時に、ＬＡＮ内の一
時的な通信障害を発生させることがないという効果を得
ることができる。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明の実施例の構成を示す
ブロック図、第３図、第４図、第５図は従来技術の構成
を示すブロック図である。２１・・・・・・位相比較器、２２・・・・・・ローパ
スフィルタ（ＬＰＦ）、２３・・・・・・電圧制御発振
器（ＶＣＯ）２４．３７・・・・・・分周器、３１・・
・・・・デコーダ回路、３３．３６・・・・・・セレク
タ、３４・・・・・・基準発振器、３５・・・・・・遮
断検出回路。第１図ｊ′：１第２＠

Claims

【特許請求の範囲】１、位相比較器、ローパスフィルタ、電圧制御発振器及
び分周器から成る位相同期ループを外部クロックに同期
させ、システムクロック源とするシステムにおいて、外
部クロック遮断時に、前記位相同期ループ内の分周器の
入力を、システム内部に設けられた基準クロックに切り
替えることを特徴とするシステムクロック保護方式。２、位相比較器、ローパスフィルタ、電圧制御発振器及
び分周器から成る位相同期ループを外部クロックに同期
させ、システムクロック源とするシステムにおいて、基
準クロック源と、前記分周器と同一分周比を有し、前記
分周器に制御されて同期動作する、前記基準クロック源
のクロックを分周する第２の分周器とを備え、外部クロ
ック遮断時に、前記第２の分周器の出力をシステムクロ
ックとすると共に、このシステムクロックを前記位相比
較器に入力することを特徴とするシステムクロック保護
方式。