JPH07170584A - クロック切替回路 - Google Patents
クロック切替回路Info
- Publication number
- JPH07170584A JPH07170584A JP5313803A JP31380393A JPH07170584A JP H07170584 A JPH07170584 A JP H07170584A JP 5313803 A JP5313803 A JP 5313803A JP 31380393 A JP31380393 A JP 31380393A JP H07170584 A JPH07170584 A JP H07170584A
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- Japan
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- frequency
- output
- signal
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Abstract
(57)【要約】
【目的】周波数の異なる複数の入力基準クロックより装
置内基準クロックを生成する回路において、入力基準分
周クロックと装置内基準クロックである電圧制御発振器
の出力分周クロックとの不確定な位相関係により発生す
る切替時の位相ずれを抑圧し、良好な装置内基準クロッ
クを生成する。 【構成】複数の入力基準クロックからクロック選択回路
４にてクロック選択し電圧制御発振器６にて装置内基準
クロックを出力するシステムにおいて、クロック切替信
号によりリセットパルスを発生するリセットパルス発生
器８を設け、入力基準クロックを分周する分周回路１，
２，３と装置内基準クロックである電圧制御発振器６の
出力クロックを分周する分周回路７をリセットパルスに
よりリセット可能とする。
置内基準クロックを生成する回路において、入力基準分
周クロックと装置内基準クロックである電圧制御発振器
の出力分周クロックとの不確定な位相関係により発生す
る切替時の位相ずれを抑圧し、良好な装置内基準クロッ
クを生成する。 【構成】複数の入力基準クロックからクロック選択回路
４にてクロック選択し電圧制御発振器６にて装置内基準
クロックを出力するシステムにおいて、クロック切替信
号によりリセットパルスを発生するリセットパルス発生
器８を設け、入力基準クロックを分周する分周回路１，
２，３と装置内基準クロックである電圧制御発振器６の
出力クロックを分周する分周回路７をリセットパルスに
よりリセット可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、基準クロックに同期し
たデジタル信号を伝送するデジタル通信システムにおけ
るクロック切替回路に関する。
たデジタル信号を伝送するデジタル通信システムにおけ
るクロック切替回路に関する。
【０００２】
【従来の技術】従来の技術において図面を参照して説明
する。
する。
【０００３】図４は従来例を示すブロック図である。
【０００４】従来のクロック切替回路は、第１の基準ク
ロック１０１を入力とし周波数をｆ１からｆ０に分周
し、第１の基準分周クロック１０４を出力する分周回路
１と、第２の基準クロック１０２を入力とし周波数をｆ
２からｆ０に分周し第２の基準分周クロック１０５を出
力する分周回路２と、第３の基準クロック１０３を入力
とし周波数をｆ３からｆ０に分周し第３の基準クロック
１０６を出力する分周回路３とをクロック切替回路４へ
入力する。クロック切替回路４は、クロック切替信号１
０７に基づき基準クロック１０４〜１０６の切替を行な
い、クロック切替出力１０８は、基準信号として位相同
期を行なうＰＬＬループに入力する。本ＰＬＬループ
は、装置内基準クロックである電圧制御発振器出力クロ
ック１１０の分周クロック１１１と位相比較を行ない電
圧制御発振器を制御する制御信号１０９を出力する位相
比較器５と、制御信号１０９により装置内基準クロック
１１０を出力する電圧制御発振器６と、装置内基準クロ
ック１１０を分周し分周クロック１１１を出力する分周
回路７とを有している。
ロック１０１を入力とし周波数をｆ１からｆ０に分周
し、第１の基準分周クロック１０４を出力する分周回路
１と、第２の基準クロック１０２を入力とし周波数をｆ
２からｆ０に分周し第２の基準分周クロック１０５を出
力する分周回路２と、第３の基準クロック１０３を入力
とし周波数をｆ３からｆ０に分周し第３の基準クロック
１０６を出力する分周回路３とをクロック切替回路４へ
入力する。クロック切替回路４は、クロック切替信号１
０７に基づき基準クロック１０４〜１０６の切替を行な
い、クロック切替出力１０８は、基準信号として位相同
期を行なうＰＬＬループに入力する。本ＰＬＬループ
は、装置内基準クロックである電圧制御発振器出力クロ
ック１１０の分周クロック１１１と位相比較を行ない電
圧制御発振器を制御する制御信号１０９を出力する位相
比較器５と、制御信号１０９により装置内基準クロック
１１０を出力する電圧制御発振器６と、装置内基準クロ
ック１１０を分周し分周クロック１１１を出力する分周
回路７とを有している。
【０００５】本回路では各分周クロック１０４，１０
５，１０６の間に不確定な位相差が存在するのでクロッ
ク切替回路４でクロック切替出力１０８として分周クロ
ック１０４を選択している状態からクロック切替信号１
０７により分周クロック１０５あるいは分周回路１０６
に切り替える場合を考えると切替時にクロック切替出力
１０８と装置内基準クロックの分周出力１１１との位相
関係がずれるため、電圧制御発振器６の制御信号１０９
が変動して装置内クロック１１０に位相ずれが発生す
る。
５，１０６の間に不確定な位相差が存在するのでクロッ
ク切替回路４でクロック切替出力１０８として分周クロ
ック１０４を選択している状態からクロック切替信号１
０７により分周クロック１０５あるいは分周回路１０６
に切り替える場合を考えると切替時にクロック切替出力
１０８と装置内基準クロックの分周出力１１１との位相
関係がずれるため、電圧制御発振器６の制御信号１０９
が変動して装置内クロック１１０に位相ずれが発生す
る。
【０００６】以上の説明では、３個の基準クロックの切
替を示したが、Ｎ個の複数基準クロックの入力に対して
も同様の構成がとられるのは勿論のことである。
替を示したが、Ｎ個の複数基準クロックの入力に対して
も同様の構成がとられるのは勿論のことである。
【０００７】
【発明が解決しようとする課題】この従来のクロック切
替回路では、Ｎ個（Ｎ≧２の整数）の入力基準分周クロ
ックのクロック切替回路出力と装置内基準分周クロック
間に位相の不確定性が存在するため入力基準分周クロッ
クの切替時に、電圧制御発振器出力である装置内基準ク
ロックの位相ずれが発生するという問題点があった。
替回路では、Ｎ個（Ｎ≧２の整数）の入力基準分周クロ
ックのクロック切替回路出力と装置内基準分周クロック
間に位相の不確定性が存在するため入力基準分周クロッ
クの切替時に、電圧制御発振器出力である装置内基準ク
ロックの位相ずれが発生するという問題点があった。
【０００８】
【課題を解決するための手段】本発明のクロック切替回
路は、Ｎ個（Ｎ≧２の整数）の位相の不確定なクロック
信号を受け各々同一周波数となるよう分周する第一のＮ
個の分周器出力から切替信号にて任意の一出力を選択す
る選択手段と、前記選択された信号を基準入力とする位
相比較器の出力を電圧制御発振器に入力し、第二の分周
器により分周し、前記位相比較器の他方の入力とする位
相同期手段と、前記切替信号に基づき前記第一のＮ個の
分周器及び第一の分周器をリセットする手段とを備えて
いる。
路は、Ｎ個（Ｎ≧２の整数）の位相の不確定なクロック
信号を受け各々同一周波数となるよう分周する第一のＮ
個の分周器出力から切替信号にて任意の一出力を選択す
る選択手段と、前記選択された信号を基準入力とする位
相比較器の出力を電圧制御発振器に入力し、第二の分周
器により分周し、前記位相比較器の他方の入力とする位
相同期手段と、前記切替信号に基づき前記第一のＮ個の
分周器及び第一の分周器をリセットする手段とを備えて
いる。
【０００９】
【実施例】本発明について図面を参照して説明する。
【００１０】図１は本発明の一実施例を示すブロック図
である。
である。
【００１１】ここではＮ＝３の場合について説明する
が、前述のごとく複数の基準クロック入力に対しても同
様に扱うことができるのは勿論のことである。
が、前述のごとく複数の基準クロック入力に対しても同
様に扱うことができるのは勿論のことである。
【００１２】クロック切替回路４において３つの入力基
準クロック１０１，１０２，１０３のうち第１の入力基
準クロック１０１が装置内基準クロックとして選択され
ている場合を考える。第１の入力基準クロック１０１の
周波数を分周回路１によりｆ１からｆ０に分周した分周
クロック１０４を出力し、第２の入力基準クロック１０
２の周波数を分周回路２によりｆ２からｆ０に分周した
分周クロック１０５を出力し、第３の入力基準クロック
１０３の周波数を分周回路によりｆ３からｆ０に分周し
た分周クロック１０６を出力する。
準クロック１０１，１０２，１０３のうち第１の入力基
準クロック１０１が装置内基準クロックとして選択され
ている場合を考える。第１の入力基準クロック１０１の
周波数を分周回路１によりｆ１からｆ０に分周した分周
クロック１０４を出力し、第２の入力基準クロック１０
２の周波数を分周回路２によりｆ２からｆ０に分周した
分周クロック１０５を出力し、第３の入力基準クロック
１０３の周波数を分周回路によりｆ３からｆ０に分周し
た分周クロック１０６を出力する。
【００１３】クロック切替回路４ではクロック切替信号
１０７に基づき第１の基準分周クロック１０４から第２
の基準分周クロック１０５あるいは第３の基準分周クロ
ック１０６にクロック切替が行なわれた場合に、切り替
えられる基準分周クロック１０４，１０５，１０６の位
相は互いに一致しているとは限らない。ここで、位相比
較器５に入力されるクロック切替後の基準分周信号１０
８と装置内基準クロック１１０の分周信号１１１の関係
を一定に保ち電圧制御発振器６の制御信号１０９を安定
させるためにクロック切替時にクロック切替信号１０７
により分周回路１，２，３，７をリセットするためのリ
セット信号１１２をリセットパルス発生回路８より発生
する。
１０７に基づき第１の基準分周クロック１０４から第２
の基準分周クロック１０５あるいは第３の基準分周クロ
ック１０６にクロック切替が行なわれた場合に、切り替
えられる基準分周クロック１０４，１０５，１０６の位
相は互いに一致しているとは限らない。ここで、位相比
較器５に入力されるクロック切替後の基準分周信号１０
８と装置内基準クロック１１０の分周信号１１１の関係
を一定に保ち電圧制御発振器６の制御信号１０９を安定
させるためにクロック切替時にクロック切替信号１０７
により分周回路１，２，３，７をリセットするためのリ
セット信号１１２をリセットパルス発生回路８より発生
する。
【００１４】図２は、リセットパルス発生器８の構成を
示したものである。
示したものである。
【００１５】本図において、２個のＤフリップフロップ
９，１０及びＡＮＤゲート１１によりクロック切替信号
１０７と装置内基準クロック信号１１０を入力して、リ
セットパルス信号１１２を得ている。位相比較器５に
て、電圧制御発振器の出力分周クロック１１１が切替後
の基準分周クロック１０８に同期しているときに位相が
一致するように制御される場合、クロック切替回路４に
てクロックを切り替えると入力基準分周信号１０４，１
０５，１０６と装置内基準分周クロック１１１の位相が
リセットパルス発生回路８からのリセット信号１１２に
てリセットされ位相関係が一致するのでクロック切替時
の位相ずれを抑圧し良好な装置内基準クロックを生成す
る事ができる。
９，１０及びＡＮＤゲート１１によりクロック切替信号
１０７と装置内基準クロック信号１１０を入力して、リ
セットパルス信号１１２を得ている。位相比較器５に
て、電圧制御発振器の出力分周クロック１１１が切替後
の基準分周クロック１０８に同期しているときに位相が
一致するように制御される場合、クロック切替回路４に
てクロックを切り替えると入力基準分周信号１０４，１
０５，１０６と装置内基準分周クロック１１１の位相が
リセットパルス発生回路８からのリセット信号１１２に
てリセットされ位相関係が一致するのでクロック切替時
の位相ずれを抑圧し良好な装置内基準クロックを生成す
る事ができる。
【００１６】図３は、図１の本願発明の各部の波形を示
したものである。
したものである。
【００１７】本図において、クロック切替信号１０７に
基づきクロック切替回路４によって第一基準クロック信
号１０４が選択され次段の位相同期ループにて信号１０
４と分周回路出力１１１とが位相同期していることを示
している（図３−，）。
基づきクロック切替回路４によって第一基準クロック信
号１０４が選択され次段の位相同期ループにて信号１０
４と分周回路出力１１１とが位相同期していることを示
している（図３−，）。
【００１８】図３−のクロック切替信号１０７の変化
時刻をｔ0 とすると時刻ｔ0 にて第一基準クロック信号
１０４から第二基準クロック信号１０５にクロック切替
回路４にて切り換えられた場合に信号１０５は、前述の
同期した信号と非同期であるため位相差φを有している
ため、この状態で位相同期ループに入力すると位相同期
ループの引き込み時間だけ位相同期するために時間を要
し、その間は電圧制御発振器６の出力１１０は位相ズレ
が発生する。
時刻をｔ0 とすると時刻ｔ0 にて第一基準クロック信号
１０４から第二基準クロック信号１０５にクロック切替
回路４にて切り換えられた場合に信号１０５は、前述の
同期した信号と非同期であるため位相差φを有している
ため、この状態で位相同期ループに入力すると位相同期
ループの引き込み時間だけ位相同期するために時間を要
し、その間は電圧制御発振器６の出力１１０は位相ズレ
が発生する。
【００１９】そのため、図２のリセットパルス発生器
は、クロック切替信号１０７と電圧制御発振器６の出力
信号１１０とを入力し、リセットパルス１１２（図３−
）を出力する。
は、クロック切替信号１０７と電圧制御発振器６の出力
信号１１０とを入力し、リセットパルス１１２（図３−
）を出力する。
【００２０】本リセットパルス１１２を分周回路２に入
力しているためリセットパルスの立上り時に第二基準ク
ロック信号１０５はＬｏｗレベルとなる（図３−）。
さらに分周回路７にもリセットパルス１１２が入力され
ているため、分周回路の出力信号１１１もリセットパル
スの立上り時に強制的にＬｏｗレベルとなる（図３−
）。
力しているためリセットパルスの立上り時に第二基準ク
ロック信号１０５はＬｏｗレベルとなる（図３−）。
さらに分周回路７にもリセットパルス１１２が入力され
ているため、分周回路の出力信号１１１もリセットパル
スの立上り時に強制的にＬｏｗレベルとなる（図３−
）。
【００２１】よって、信号１０５と信号１１１とはリセ
ットパルス１１２の入力によって位相を一致させ、その
後位相同期ループによって瞬時に位相同期が確立するこ
とができる。
ットパルス１１２の入力によって位相を一致させ、その
後位相同期ループによって瞬時に位相同期が確立するこ
とができる。
【００２２】
【発明の効果】以上説明したように本発明は、Ｎ個（Ｎ
≧２の整数）の入力基準分周クロックと装置内基準分周
クロックの位相を合わせるためにリセットパルス発生器
からのリセットパルスにて分周回路をリセットできるよ
うにしたので、入力基準分周クロックと装置内基準分周
クロックの切替時の位相関係を一定に保つことができる
ためクロック切替による装置内基準クロックの位相ずれ
を抑圧し、良好な装置内基準クロックを生成することが
できるという結果を有する。
≧２の整数）の入力基準分周クロックと装置内基準分周
クロックの位相を合わせるためにリセットパルス発生器
からのリセットパルスにて分周回路をリセットできるよ
うにしたので、入力基準分周クロックと装置内基準分周
クロックの切替時の位相関係を一定に保つことができる
ためクロック切替による装置内基準クロックの位相ずれ
を抑圧し、良好な装置内基準クロックを生成することが
できるという結果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】本発明のリセットパルス発生器の一実施例であ
る。
る。
【図３】本発明の各部のタイムチャートである。
【図４】従来例のブロック図である。
１ 分周回路 ２ 分周回路 ３ 分周回路 ４ クロック切替回路 ５ 位相比較器 ６ 電圧制御発振器 ７ 分周回路 ８ リセットパルス発生器 ９，１０ Ｄフリップフロップ １１ ＡＮＤゲート
Claims (2)
- 【請求項１】 Ｎ（Ｎ≧２の整数）個の位相の不確定な
クロック信号を受け各々同一周波数となるよう分周する
第一のＮ個の分周器出力を切替信号にて任意の一出力に
選択する選択手段と、前記選択された信号を基準入力信
号とする位相比較器を介して電圧制御発振器を制御し、
前記電圧制御発振器の出力を第二の分周器により分周
し、前記位相比較器の比較信号とする位相同期手段と、
前記切替信号に基づき前記第一のＮ個の分周器及び第二
の分周器をリセットする手段とを有することを特徴とす
るクロック切替回路。 - 【請求項２】 請求項１記載のリセット手段は、前記切
替信号と前記電圧制御発振器出力に基づきリセットパル
スを第一及び第二の分周器のリセット端子に与えること
を特徴とするクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313803A JPH07170584A (ja) | 1993-12-14 | 1993-12-14 | クロック切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313803A JPH07170584A (ja) | 1993-12-14 | 1993-12-14 | クロック切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170584A true JPH07170584A (ja) | 1995-07-04 |
Family
ID=18045711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313803A Pending JPH07170584A (ja) | 1993-12-14 | 1993-12-14 | クロック切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170584A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013390A3 (en) * | 2000-08-04 | 2002-09-19 | Marconi Comm Inc | Phase locked loop with controlled switching of reference signals |
| JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Ｐｌｌ回路及びこれを用いた通信装置 |
| JP2009290256A (ja) * | 2008-05-27 | 2009-12-10 | Fujitsu Ltd | 光伝送装置 |
| JP5423810B2 (ja) * | 2009-12-21 | 2014-02-19 | 日本電気株式会社 | 光伝送システムおよび光伝送方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327620A (ja) * | 1989-06-23 | 1991-02-06 | Fujitsu Ltd | 基準信号の切替装置 |
-
1993
- 1993-12-14 JP JP5313803A patent/JPH07170584A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0327620A (ja) * | 1989-06-23 | 1991-02-06 | Fujitsu Ltd | 基準信号の切替装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002013390A3 (en) * | 2000-08-04 | 2002-09-19 | Marconi Comm Inc | Phase locked loop with controlled switching of reference signals |
| JP2007124285A (ja) * | 2005-10-28 | 2007-05-17 | Yokogawa Electric Corp | Ｐｌｌ回路及びこれを用いた通信装置 |
| JP2009290256A (ja) * | 2008-05-27 | 2009-12-10 | Fujitsu Ltd | 光伝送装置 |
| JP5423810B2 (ja) * | 2009-12-21 | 2014-02-19 | 日本電気株式会社 | 光伝送システムおよび光伝送方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |