JPH0983350A - クロック発生装置 - Google Patents
クロック発生装置Info
- Publication number
- JPH0983350A JPH0983350A JP7229813A JP22981395A JPH0983350A JP H0983350 A JPH0983350 A JP H0983350A JP 7229813 A JP7229813 A JP 7229813A JP 22981395 A JP22981395 A JP 22981395A JP H0983350 A JPH0983350 A JP H0983350A
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- JP
- Japan
- Prior art keywords
- dividing
- frequency
- clock
- output
- frequency division
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- Pending
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相制御やデューティ調整が容易なクロック
発生装置を提供する。 【解決手段】 クロック入力を分周して基準クロックを
出力する７２分周回路１、クロック入力を９分周する９
分周回路３および同じく６分周する６分周回路６、基準
クロックを遅延させる遅延回路２、９分周回路３と６分
周回路６の分周出力をそれぞれクロック入力し１８分周
出力と１２分周出力をクロックとして出力するＤ型フリ
ップフロップ５，８、及び、遅延された基準クロックと
Ｄ型フリップフロップ５，８の反転出力の論理積出力を
Ｄ型フリップフロップ５，８のデータ端子に出力する論
理積回路４，７を含んでクロック発生装置を構成する。
発生装置を提供する。 【解決手段】 クロック入力を分周して基準クロックを
出力する７２分周回路１、クロック入力を９分周する９
分周回路３および同じく６分周する６分周回路６、基準
クロックを遅延させる遅延回路２、９分周回路３と６分
周回路６の分周出力をそれぞれクロック入力し１８分周
出力と１２分周出力をクロックとして出力するＤ型フリ
ップフロップ５，８、及び、遅延された基準クロックと
Ｄ型フリップフロップ５，８の反転出力の論理積出力を
Ｄ型フリップフロップ５，８のデータ端子に出力する論
理積回路４，７を含んでクロック発生装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック発生装置
に関し、より詳しくは、例えば時分割多重通信装置にお
いて伝送速度の異なるデータを分離する際に使用する複
数のクロックを発生するための装置に関する。
に関し、より詳しくは、例えば時分割多重通信装置にお
いて伝送速度の異なるデータを分離する際に使用する複
数のクロックを発生するための装置に関する。
【０００２】
【従来の技術】この種のクロック発生装置として、例え
ば、特開平５−３４７０７４号公報に記載されたものが
知られている。この従来例は、光ディスクから検出した
同期信号を基準クロックとして入力し、システムクロッ
クを生成するクロック生成回路である。そして、同期信
号に基づく基準クロックの位相に対して高周波数の原発
振周波数信号を分周したクロックの位相を比較してロッ
クする位相ロック手段（ＰＬＬ回路部）と、この位相ロ
ック手段からの出力信号をカウンタ用のクロックとして
複数のカウンタでそれぞれカウント処理を行って予め設
定した複数の周波数にそれぞれ分周して出力する周波数
分周手段（クロック分周回路部）とを有している。
ば、特開平５−３４７０７４号公報に記載されたものが
知られている。この従来例は、光ディスクから検出した
同期信号を基準クロックとして入力し、システムクロッ
クを生成するクロック生成回路である。そして、同期信
号に基づく基準クロックの位相に対して高周波数の原発
振周波数信号を分周したクロックの位相を比較してロッ
クする位相ロック手段（ＰＬＬ回路部）と、この位相ロ
ック手段からの出力信号をカウンタ用のクロックとして
複数のカウンタでそれぞれカウント処理を行って予め設
定した複数の周波数にそれぞれ分周して出力する周波数
分周手段（クロック分周回路部）とを有している。
【０００３】そして、全てのクロックの周波数と位相を
管理するためのデューティ設定回路を有している。この
デューティ設定回路は、クロック分周回路部を基準クロ
ックにより作られるロードパルスでリセットさせる。ま
た、Ｎ分周したい場合には、Ｎ／２を検出するデコーダ
からの出力に基づき、０からＮ／２までの区間では”
１”を、これ以外の区間では”０”をそれぞれ出力する
ことで、デューティを５０％にしてクロック出力を行っ
ている。
管理するためのデューティ設定回路を有している。この
デューティ設定回路は、クロック分周回路部を基準クロ
ックにより作られるロードパルスでリセットさせる。ま
た、Ｎ分周したい場合には、Ｎ／２を検出するデコーダ
からの出力に基づき、０からＮ／２までの区間では”
１”を、これ以外の区間では”０”をそれぞれ出力する
ことで、デューティを５０％にしてクロック出力を行っ
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、デコーダを用いてクロックのデューティ調整
を行う構成であることから、デューティ設定回路にデコ
ーダが必要となり、位相制御やデューティ調整が複雑で
あるという問題がある。
来例では、デコーダを用いてクロックのデューティ調整
を行う構成であることから、デューティ設定回路にデコ
ーダが必要となり、位相制御やデューティ調整が複雑で
あるという問題がある。
【０００５】本発明の課題は、かかる問題点に鑑み、位
相制御やデューティ調整が容易である、クロック発生装
置を提供することにある。
相制御やデューティ調整が容易である、クロック発生装
置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のクロック発生装
置は、所定のクロック入力を複数の異なる分周数でそれ
ぞれ分周する第１の分周手段と、前記第１の分周手段の
複数の分周出力をそれぞれ２分周して複数のクロックを
出力する第２の分周手段と、前記第１の分周手段におけ
る分周数の最小公倍数の分周数またはその整数倍の分周
数で前記クロック入力を分周した際の分周出力と等しい
基準パルスを出力する基準パルス出力手段とを有し、前
記第２の分周手段は、前記基準パルスを用いて前記複数
のクロックの位相制御をするものであることを特徴とす
る。
置は、所定のクロック入力を複数の異なる分周数でそれ
ぞれ分周する第１の分周手段と、前記第１の分周手段の
複数の分周出力をそれぞれ２分周して複数のクロックを
出力する第２の分周手段と、前記第１の分周手段におけ
る分周数の最小公倍数の分周数またはその整数倍の分周
数で前記クロック入力を分周した際の分周出力と等しい
基準パルスを出力する基準パルス出力手段とを有し、前
記第２の分周手段は、前記基準パルスを用いて前記複数
のクロックの位相制御をするものであることを特徴とす
る。
【０００７】また、好ましくは、前記第１の分周手段
は、前記基準パルスを用いて前記複数の分周出力の位相
制御をするものである。さらに、前記基準パルス発生手
段としては、例えば、前記第１の分周手段における分周
数の最小公倍数の分周数またはその整数倍の分周数で前
記クロック入力を分周する第３の分周手段が用いられ
る。
は、前記基準パルスを用いて前記複数の分周出力の位相
制御をするものである。さらに、前記基準パルス発生手
段としては、例えば、前記第１の分周手段における分周
数の最小公倍数の分周数またはその整数倍の分周数で前
記クロック入力を分周する第３の分周手段が用いられ
る。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。本実施形態のクロック発生
装置の一例を図１に示す。このクロック発生装置は、７
２分周回路１、９分周回路３、６分周回路６、遅延回路
２、論理積回路４，７、並びにＤ型フリップフロップ
５，８から構成される。
施の形態を詳細に説明する。本実施形態のクロック発生
装置の一例を図１に示す。このクロック発生装置は、７
２分周回路１、９分周回路３、６分周回路６、遅延回路
２、論理積回路４，７、並びにＤ型フリップフロップ
５，８から構成される。
【０００９】ここで、論理積回路４，７とＤ型フリップ
フロップ５，８により２分周回路が構成される。また、
本実施形態では、１８分周と１２分周の最小公倍数であ
る７２分周で同期することを利用して、７２分周回路１
により基準パルスを作成している。また、１８分周出力
と１２分周出力のクロックにおけるデューティを５０％
にするために、１８分周、１２分周をまず９分周、６分
周し、それを２分周するようにしている。
フロップ５，８により２分周回路が構成される。また、
本実施形態では、１８分周と１２分周の最小公倍数であ
る７２分周で同期することを利用して、７２分周回路１
により基準パルスを作成している。また、１８分周出力
と１２分周出力のクロックにおけるデューティを５０％
にするために、１８分周、１２分周をまず９分周、６分
周し、それを２分周するようにしている。
【００１０】７２分周回路１は、所定のクロック入力か
ら基準パルスを作成するものである。また、９分周回路
３と６分周回路６は、クロック入力をそれぞれ９分周、
６分周し、これら分周出力はＤ型フリップフロップ５，
８のクロック入力Ｃにそれぞれ入力される。
ら基準パルスを作成するものである。また、９分周回路
３と６分周回路６は、クロック入力をそれぞれ９分周、
６分周し、これら分周出力はＤ型フリップフロップ５，
８のクロック入力Ｃにそれぞれ入力される。
【００１１】ここで、９分周回路３と６分周回路６は、
それぞれ例えば４ビットの位相同期式カウンタ（汎用Ｉ
Ｃでは７４１６１または７４１６３相当）から構成され
るものである。そして、そのロードには、７２分周回路
１からの基準パルスが入力される。このロード値には、
９分周回路３の場合には７ｈ（１６進）、６分周回路６
にはＡｈ（１６進）がそれぞれ設定されており、キャリ
ーが立ったとき、または基準パルスが入ったときにロー
ドするようにして、それぞれ分周を行うものである。
それぞれ例えば４ビットの位相同期式カウンタ（汎用Ｉ
Ｃでは７４１６１または７４１６３相当）から構成され
るものである。そして、そのロードには、７２分周回路
１からの基準パルスが入力される。このロード値には、
９分周回路３の場合には７ｈ（１６進）、６分周回路６
にはＡｈ（１６進）がそれぞれ設定されており、キャリ
ーが立ったとき、または基準パルスが入ったときにロー
ドするようにして、それぞれ分周を行うものである。
【００１２】９分周回路３と６分周回路の出力は、上記
の２分周回路によりそれぞれ１８分周、１２分周されて
クロック出力される。
の２分周回路によりそれぞれ１８分周、１２分周されて
クロック出力される。
【００１３】ここで、上記のように９分周、６分周、２
分周する時に、位相曖昧度が発生する。その位相曖昧度
を除去するため、９分周回路３、６分周回路６では、上
記のように同期ロード式のカウンタを用いて位相調整を
行う。そして、これら分周回路からの出力としては、９
分周回路３では４ビット目の反転を用い、６分周回路６
では３ビット目の反転を用いる。これらの出力は、ロー
ドが入った次のクロックの立上がりでのみ立ち上がるよ
うになり、位相が決まる。
分周する時に、位相曖昧度が発生する。その位相曖昧度
を除去するため、９分周回路３、６分周回路６では、上
記のように同期ロード式のカウンタを用いて位相調整を
行う。そして、これら分周回路からの出力としては、９
分周回路３では４ビット目の反転を用い、６分周回路６
では３ビット目の反転を用いる。これらの出力は、ロー
ドが入った次のクロックの立上がりでのみ立ち上がるよ
うになり、位相が決まる。
【００１４】また、２分周回路は、上記のように論理積
回路４，７とＤ型フリップフロップ５，８から構成され
る。また、Ｄ型フリップフロップ５，８のクロックとデ
ータとの競合を回避するために遅延回路２を設けてい
る。そして、遅延回路２により遅延させた基準パルスと
Ｄ型フリップフロップ５，８の反転出力端子Ｑバーとの
論理積をＤ型フリップフロップ５，８のデータ端子Ｄに
入れている。
回路４，７とＤ型フリップフロップ５，８から構成され
る。また、Ｄ型フリップフロップ５，８のクロックとデ
ータとの競合を回避するために遅延回路２を設けてい
る。そして、遅延回路２により遅延させた基準パルスと
Ｄ型フリップフロップ５，８の反転出力端子Ｑバーとの
論理積をＤ型フリップフロップ５，８のデータ端子Ｄに
入れている。
【００１５】これにより、Ｄ型フリップフロップ５，８
の出力は、基準パルスの立上がり位相で同期する。そし
て、１８分周出力と１２分周出力とを位相同期させ、且
つデューティ５０％で出力することが可能となる。この
ようにして、図２に示したように、１８分周出力と１２
分周出力を基準パルスの位置に位相を合わせることがで
きる。
の出力は、基準パルスの立上がり位相で同期する。そし
て、１８分周出力と１２分周出力とを位相同期させ、且
つデューティ５０％で出力することが可能となる。この
ようにして、図２に示したように、１８分周出力と１２
分周出力を基準パルスの位置に位相を合わせることがで
きる。
【００１６】本発明のクロック発生装置は、時分割多重
通信装置において伝送速度の異なるデータを分離する場
合において、データの速度が異なるデータのフレーム位
置をそれぞれ同位相にする際の位相調整のために使用す
る複数のクロックの発生に使用されるものである。そし
て、このような場合において、上記の基準パルスとし
て、通信装置を構成するフレーム同期回路から出力され
る、上記基準パルスと同様なクロックのフレームを用い
ることも可能である。
通信装置において伝送速度の異なるデータを分離する場
合において、データの速度が異なるデータのフレーム位
置をそれぞれ同位相にする際の位相調整のために使用す
る複数のクロックの発生に使用されるものである。そし
て、このような場合において、上記の基準パルスとし
て、通信装置を構成するフレーム同期回路から出力され
る、上記基準パルスと同様なクロックのフレームを用い
ることも可能である。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
のクロック発生装置によれば、位相制御、デューティ調
整を容易に行うことができる。
のクロック発生装置によれば、位相制御、デューティ調
整を容易に行うことができる。
【図１】本発明のクロック発生装置の実施の形態の構成
を示したブロック図。
を示したブロック図。
【図２】図１のクロック発生装置のタイミングチャー
ト。
ト。
１ ７２分周回路 ２ 遅延回路 ３ ９分周回路 ４，７ 論理積回路 ５，８ Ｄ型フリップフロップ ６ ６分周回路
Claims (3)
- 【請求項１】 所定のクロック入力を複数の異なる分周
数でそれぞれ分周する第１の分周手段と、 前記第１の分周手段の複数の分周出力をそれぞれ２分周
して複数のクロックを出力する第２の分周手段と、 前記第１の分周手段における分周数の最小公倍数の分周
数またはその整数倍の分周数で前記クロック入力を分周
した際の分周出力と等しい基準パルスを出力する基準パ
ルス出力手段とを有し、 前記第２の分周手段は、前記基準パルスを用いて前記複
数のクロックの位相制御をするものであることを特徴と
するクロック発生装置。 - 【請求項２】 前記第１の分周手段は、 前記基準パルスを用いて前記複数の分周出力の位相制御
をするものであることを特徴とする請求項１記載のクロ
ック発生装置。 - 【請求項３】 前記基準パルス発生手段が、 前記第１の分周手段における分周数の最小公倍数の分周
数またはその整数倍の分周数で前記クロック入力を分周
する第３の分周手段であることを特徴とする請求項１又
は２記載のクロック発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229813A JPH0983350A (ja) | 1995-09-07 | 1995-09-07 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229813A JPH0983350A (ja) | 1995-09-07 | 1995-09-07 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983350A true JPH0983350A (ja) | 1997-03-28 |
Family
ID=16898076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229813A Pending JPH0983350A (ja) | 1995-09-07 | 1995-09-07 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465265B1 (ko) * | 2000-07-21 | 2005-01-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 제어 방법 및 회로 |
| KR100561640B1 (ko) * | 1998-07-21 | 2006-06-01 | 엘지전자 주식회사 | 분주클럭발생방법 |
-
1995
- 1995-09-07 JP JP7229813A patent/JPH0983350A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100561640B1 (ko) * | 1998-07-21 | 2006-06-01 | 엘지전자 주식회사 | 분주클럭발생방법 |
| KR100465265B1 (ko) * | 2000-07-21 | 2005-01-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 제어 방법 및 회로 |
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