JPH02131019A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH02131019A JPH02131019A JP63283567A JP28356788A JPH02131019A JP H02131019 A JPH02131019 A JP H02131019A JP 63283567 A JP63283567 A JP 63283567A JP 28356788 A JP28356788 A JP 28356788A JP H02131019 A JPH02131019 A JP H02131019A
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- JP
- Japan
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- phase
- output
- input
- phases
- rom
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 abstract 1
- 230000010363 phase shift Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力周波数が、基準入力周波数と整数倍の関係
にない位相同期回路に関するものである。
にない位相同期回路に関するものである。
基準になる入力クロック信号から別の周波数のクロック
を作成する場合、一般に位相同期回路(PLL)が用い
られる。しかし伝送装置類で使われるクロック周波数と
しては1.544MIIz 、 6.312MHz 。
を作成する場合、一般に位相同期回路(PLL)が用い
られる。しかし伝送装置類で使われるクロック周波数と
しては1.544MIIz 、 6.312MHz 。
2.048Paz等、お互いに整数比関係にない周波数
が用いられる。これ等を合成する場合、出力周波数の最
大公約数の8KHzを入力基準周波数とし、目的の出力
周波数を8KHzまで分周して位相比較するのが最も簡
単な手法である。しかしこの場合、基準クロック源の系
を切り替えると、出力位相が最大125μS変化する。
が用いられる。これ等を合成する場合、出力周波数の最
大公約数の8KHzを入力基準周波数とし、目的の出力
周波数を8KHzまで分周して位相比較するのが最も簡
単な手法である。しかしこの場合、基準クロック源の系
を切り替えると、出力位相が最大125μS変化する。
この対策として従来1例えば特開昭58−147240
号公報において論じられている如(、入力周波数を高い
周波数512KHzとし、系切替時の位相跳躍を抑える
方法が取られる。
号公報において論じられている如(、入力周波数を高い
周波数512KHzとし、系切替時の位相跳躍を抑える
方法が取られる。
第2図にかかる目的の従来の回路例を示す。図で1は入
力端子、4は位相比較器、5はローパスフィルタ、6は
VCXo、7はカウンタ、9はROMであシ、8はその
アドレス線である。ROM7は出力周波数÷8KHz分
のアドレスな持ち、アドレスは8KHz毎に順還する。
力端子、4は位相比較器、5はローパスフィルタ、6は
VCXo、7はカウンタ、9はROMであシ、8はその
アドレス線である。ROM7は出力周波数÷8KHz分
のアドレスな持ち、アドレスは8KHz毎に順還する。
ROM7の出力はこの間にほぼ均等に配置された。51
2個のパルスを出す。例えば1.54411azの場合
、3アドレスで出力パルスが出る所が63回の後、4ア
ドレスが1回ある様にROM7を作成する事で、 8K
Hzの一周期125M5の間に64個のパルスを発生さ
せている。出力が6.3121’azの場合は、12ア
ドレスが43回、13アドレスが21回で合計64パル
スとなる。
2個のパルスを出す。例えば1.54411azの場合
、3アドレスで出力パルスが出る所が63回の後、4ア
ドレスが1回ある様にROM7を作成する事で、 8K
Hzの一周期125M5の間に64個のパルスを発生さ
せている。出力が6.3121’azの場合は、12ア
ドレスが43回、13アドレスが21回で合計64パル
スとなる。
いずれの場合においても1例えば特開昭59−1780
26号公報において論じられた如<、ROMの出力パル
スは間隔が不均一になる為、ジッタを発生させる事にな
り、特に1.544MHzの場合は、ジッタ巾が位相比
較周期の約1/3にも達し、この分だけ有効位相比較領
域が減少するという問題があった。
26号公報において論じられた如<、ROMの出力パル
スは間隔が不均一になる為、ジッタを発生させる事にな
り、特に1.544MHzの場合は、ジッタ巾が位相比
較周期の約1/3にも達し、この分だけ有効位相比較領
域が減少するという問題があった。
〔発明が解決しようとする課題〕
本発明の目的は従来技術の有する上記の欠点を除去し、
有効位相比較領域の広い位相同期発振回路を提供するこ
とである。
有効位相比較領域の広い位相同期発振回路を提供するこ
とである。
上記目的は、出力周波数から位相比較周波数を作成する
ROMに位相情報を持たせ1位相回路で複数位相を作成
した後、前記位相情報により最適位相を選択し1位相比
較器入力のジッタ巾を位相数分の−にすることにより達
成される。
ROMに位相情報を持たせ1位相回路で複数位相を作成
した後、前記位相情報により最適位相を選択し1位相比
較器入力のジッタ巾を位相数分の−にすることにより達
成される。
以下図面を用いて1本発明の一実施例について説明する
。
。
第1図は本発明の実施例のブロック図であり。
第2図の従来例と異なるのは、11の位相回路、14の
セレクタが追加された事である。ROM7の出力線10
は、従来例と同じ(、8KHzの間に64個のパルスを
出力する。11の位相回路ではこれを受けて。
セレクタが追加された事である。ROM7の出力線10
は、従来例と同じ(、8KHzの間に64個のパルスを
出力する。11の位相回路ではこれを受けて。
少しずつ遅延量の異なる複数の位相を持った信号12を
作成する。またROM7の出力+1!13は位相情報で
ちゃ、14のセレクタのセレクト信号端子に入力し、こ
れによシ前記12の複数の位相の異なる信号の一つを選
択する。この出力3を4の位相比較器入力とし、入力信
号と位相比較し、ローパスフィることで、入出力の位相
同期が実現される。
作成する。またROM7の出力+1!13は位相情報で
ちゃ、14のセレクタのセレクト信号端子に入力し、こ
れによシ前記12の複数の位相の異なる信号の一つを選
択する。この出力3を4の位相比較器入力とし、入力信
号と位相比較し、ローパスフィることで、入出力の位相
同期が実現される。
ここで11の位相回路の位相量は、ROM7のアドレス
一番地の更改周期の1/nとし、ROM7の出力線13
の位相情報は、このnヶの内どれを選択するか指定する
情報である。具体的には例えば。
一番地の更改周期の1/nとし、ROM7の出力線13
の位相情報は、このnヶの内どれを選択するか指定する
情報である。具体的には例えば。
出力周波数が1.544MHzで、n二4とした場合に
は。
は。
ROM7の出力10の最初の16パルスは位相量〇(即
ち位相シフトなし)1次の16パルスは位相=1(即ち
1/4位相シフト)1次の16パルスは位相=2(即ち
24位相シフト)1次の15パルスは位相=3(即ち3
/4位相シフト)、最後は再び位相=0とする。これで
ROM7の出力10は、アドレス変化周期の1/4の細
かい時間調整が可能となシ。
ち位相シフトなし)1次の16パルスは位相=1(即ち
1/4位相シフト)1次の16パルスは位相=2(即ち
24位相シフト)1次の15パルスは位相=3(即ち3
/4位相シフト)、最後は再び位相=0とする。これで
ROM7の出力10は、アドレス変化周期の1/4の細
かい時間調整が可能となシ。
位相比較人力3に表れるジッタは1/4に減少する。
以上に示した様に本発明によれば1位相比較周波数を作
成するROMに、同時に位相情報をも持たせる事により
、よジ細かい制御が可能となシ。
成するROMに、同時に位相情報をも持たせる事により
、よジ細かい制御が可能となシ。
位相比較信号上に表れるジッタな減少させ1位相比較の
範囲を拡げることが可能となる。
範囲を拡げることが可能となる。
第1図は本発明の一実施例のブロック図、第2図ハ従来
の例を示すブロック図テある。 1・・・入力端子、 2・・・出力端子。 4・・・位相比較器、 5・・・ローパスフィルタ
。 6・・・VCXo、 7・・・カウンタ。 9・・・ROM 、 11・・・位相回路。 14・・・セレクタ。
の例を示すブロック図テある。 1・・・入力端子、 2・・・出力端子。 4・・・位相比較器、 5・・・ローパスフィルタ
。 6・・・VCXo、 7・・・カウンタ。 9・・・ROM 、 11・・・位相回路。 14・・・セレクタ。
Claims (1)
- 1、電圧制御発振手段と、該発振手段の出力信号を分周
する手段と、該分周手段の出力信号によりアドレス選択
されこの選択されたアドレスの内容に応じて位相比較用
タイミング信号とその位相情報とを出力する記憶手段と
、該位相比較用タイミング信号を遅延させ複数の位相を
作成する位相手段と、前記位相情報に従い該複数の位相
信号から一つを選択する手段と、この選択された位相比
較用タイミング信号と外部から入力する基準クロックの
位相を比較し前記電圧制御発振手段を制御する位相比較
手段とから構成された事を特徴とする位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63283567A JPH02131019A (ja) | 1988-11-11 | 1988-11-11 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63283567A JPH02131019A (ja) | 1988-11-11 | 1988-11-11 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02131019A true JPH02131019A (ja) | 1990-05-18 |
Family
ID=17667201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63283567A Pending JPH02131019A (ja) | 1988-11-11 | 1988-11-11 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02131019A (ja) |
-
1988
- 1988-11-11 JP JP63283567A patent/JPH02131019A/ja active Pending
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