JPH06334491A - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JPH06334491A JPH06334491A JP5119641A JP11964193A JPH06334491A JP H06334491 A JPH06334491 A JP H06334491A JP 5119641 A JP5119641 A JP 5119641A JP 11964193 A JP11964193 A JP 11964193A JP H06334491 A JPH06334491 A JP H06334491A
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- JP
- Japan
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- output
- frequency
- circuit
- phase
- tap
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- Pending
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Abstract
(57)【要約】
【目的】少ないハードウエア規模で、発振器出力に位相
同期した複数の周波数の異なる出力信号を得られるよう
にする。 【構成】リング発振器１０１には、位相同期しておりか
つ遅延時間の異なる複数のタップ出力があり、これらが
微分器２１１〜２１ｎに入力され微分される。この微分
出力は、論理和回路２５０で合成され、必要な周波数に
分周器２６０で分周されて出力される。
同期した複数の周波数の異なる出力信号を得られるよう
にする。 【構成】リング発振器１０１には、位相同期しておりか
つ遅延時間の異なる複数のタップ出力があり、これらが
微分器２１１〜２１ｎに入力され微分される。この微分
出力は、論理和回路２５０で合成され、必要な周波数に
分周器２６０で分周されて出力される。
Description
【０００１】
【産業上の利用分野】この発明は、位相同期した周波数
の異なる複数の信号を同時に発生するクロック発生回路
に関する。
の異なる複数の信号を同時に発生するクロック発生回路
に関する。
【０００２】
【従来の技術】図５には、従来のクロック発生回路を示
している。発振器（ＯＳＣ）５０１が出力する信号（周
波数ｆ0 ）に位相同期した信号（周波数(n/m) ｆ0 ）を
得るためには、位相同期ループ（ＰＬＬ）回路５１０を
必要としている。以下、詳しく説明する。発振器５０１
の出力信号（周波数ｆ0 ）は、第１の分周器５０２に入
力されて分周される。第１の分周器５０２の出力は、位
相比較器５０３に入力されて、第２の分周器５０７の出
力と位相比較される。位相比較器５０３から得られた位
相誤差信号は、ループフィルタ５０４にて積分平滑さ
れ、電圧制御発振器（ＶＣＯ）５０５の周波数及び位相
制御端子に供給される。電圧制御発振器５０５の出力
は、第２の分周器５０７に入力されて分周され、先の位
相比較器５０３に帰還されるとともに、第３の分周器５
０６に入力されて分周され、先の位相同期した信号（周
波数(n/m) ｆ0 ）となる。
している。発振器（ＯＳＣ）５０１が出力する信号（周
波数ｆ0 ）に位相同期した信号（周波数(n/m) ｆ0 ）を
得るためには、位相同期ループ（ＰＬＬ）回路５１０を
必要としている。以下、詳しく説明する。発振器５０１
の出力信号（周波数ｆ0 ）は、第１の分周器５０２に入
力されて分周される。第１の分周器５０２の出力は、位
相比較器５０３に入力されて、第２の分周器５０７の出
力と位相比較される。位相比較器５０３から得られた位
相誤差信号は、ループフィルタ５０４にて積分平滑さ
れ、電圧制御発振器（ＶＣＯ）５０５の周波数及び位相
制御端子に供給される。電圧制御発振器５０５の出力
は、第２の分周器５０７に入力されて分周され、先の位
相比較器５０３に帰還されるとともに、第３の分周器５
０６に入力されて分周され、先の位相同期した信号（周
波数(n/m) ｆ0 ）となる。
【０００３】上記の構成により、最終出力信号（周波数
(n/m) ｆ0 ）は、発振器（ＯＳＣ）５０１が出力する信
号（周波数ｆ0 ）に位相同期した信号となる。ここで、
複数の位相同期した信号を得ようとする場合、ＰＬＬ回
路５１０と同様なＰＬＬ回路をさらに並列に増設しなけ
ればならない。この結果、複数の位相同期した信号を得
る回路を構成すると、ハードウエアの規模が増大せざる
を得ない。
(n/m) ｆ0 ）は、発振器（ＯＳＣ）５０１が出力する信
号（周波数ｆ0 ）に位相同期した信号となる。ここで、
複数の位相同期した信号を得ようとする場合、ＰＬＬ回
路５１０と同様なＰＬＬ回路をさらに並列に増設しなけ
ればならない。この結果、複数の位相同期した信号を得
る回路を構成すると、ハードウエアの規模が増大せざる
を得ない。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のクロック発生回路によるとＰＬＬ回路を用いて発振器
出力に位相同期した出力信号を得る方式であるために、
複数の位相同期した周波数の異なる出力信号を得る場合
は、ＰＬＬ回路の数が増えてハードウエア規模が増大せ
ざるを得ないという問題があった。
のクロック発生回路によるとＰＬＬ回路を用いて発振器
出力に位相同期した出力信号を得る方式であるために、
複数の位相同期した周波数の異なる出力信号を得る場合
は、ＰＬＬ回路の数が増えてハードウエア規模が増大せ
ざるを得ないという問題があった。
【０００５】そこでこの発明は、少ないハードウエア規
模で、発振器出力に位相同期した複数の周波数の異なる
出力信号を得られるようにしたクロック発生回路を提供
することを目的とする。
模で、発振器出力に位相同期した複数の周波数の異なる
出力信号を得られるようにしたクロック発生回路を提供
することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、複数のゲー
ト遅延素子を用いたリング発振器と、前記ゲート遅延素
子の各タップ出力をそれぞれ微分し、各微分出力信号を
組み合わせて所望の周波数のクロック列を得る手段とを
備えるものである。
ト遅延素子を用いたリング発振器と、前記ゲート遅延素
子の各タップ出力をそれぞれ微分し、各微分出力信号を
組み合わせて所望の周波数のクロック列を得る手段とを
備えるものである。
【０００７】
【作用】上記の手段により、従来の如くＰＬＬ回路を用
いなくても、リング発振器のタップ出力が位相同期関係
にあることから、これらを組み合わせれば、容易に複数
の位相同期したクロック列を得ることができる。
いなくても、リング発振器のタップ出力が位相同期関係
にあることから、これらを組み合わせれば、容易に複数
の位相同期したクロック列を得ることができる。
【０００８】
【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の一実施例である。１０１は周
波数ｆ0 の発振出力を得るリング発振器であり、このリ
ング発振器１０１は、複数のゲート遅延素子を用いて構
成されている。１個のゲート遅延素子のゲート遅延分
は、１／(n・ｆ0)である。このリング発振器１０１の、
各ゲート遅延素子の各タップから出力を導出し、それぞ
れを逓倍器２０１の微分器２１１、２１２、…２１ｎで
微分すれば、各微分出力はリング発振器１０１の周波数
ｆ0 の発振出力に位相同期していることになる。微分器
２１１、２１２、…２１ｎの出力は、論理和回路２５０
に入力されて合成されると、この論理和回路２５０の出
力は、ｎｆ0 の周波数となる。ここで、最終出力信号
（周波数(n/m) ｆ0 ）を得るには、論理和回路２５０の
出力を、１／ｍ分周器２６０で分周することにより得る
ことができる。この結果、上記の実施例によると、周波
数ｆ0 のクロックと、周波数(n/m) ｆ0 のクロックの２
種類を得ることができ、互いのクロックは位相同期関係
にあることになる。
明する。図１はこの発明の一実施例である。１０１は周
波数ｆ0 の発振出力を得るリング発振器であり、このリ
ング発振器１０１は、複数のゲート遅延素子を用いて構
成されている。１個のゲート遅延素子のゲート遅延分
は、１／(n・ｆ0)である。このリング発振器１０１の、
各ゲート遅延素子の各タップから出力を導出し、それぞ
れを逓倍器２０１の微分器２１１、２１２、…２１ｎで
微分すれば、各微分出力はリング発振器１０１の周波数
ｆ0 の発振出力に位相同期していることになる。微分器
２１１、２１２、…２１ｎの出力は、論理和回路２５０
に入力されて合成されると、この論理和回路２５０の出
力は、ｎｆ0 の周波数となる。ここで、最終出力信号
（周波数(n/m) ｆ0 ）を得るには、論理和回路２５０の
出力を、１／ｍ分周器２６０で分周することにより得る
ことができる。この結果、上記の実施例によると、周波
数ｆ0 のクロックと、周波数(n/m) ｆ0 のクロックの２
種類を得ることができ、互いのクロックは位相同期関係
にあることになる。
【０００９】図２は、さらに上記実施例の回路を詳しく
示し、図３は回路の動作波形を示している。この例で
は、リング発振器の発振周波数ｆ0 に対し、ｆ1 ＝(3/
4) ×ｆ0 の関係を持つ周波数ｆ1 の第２の信号を発生
する場合を示している。リング発振器１０１は、１段あ
たりの遅延時間がｄ［sec ］のゲート遅延素子１４１〜
１５１を縦続接続し、最終段に反転素子１５２を有す
る。反転素子１５２の出力は、初段のゲート遅延素子１
４１に入力されている。
示し、図３は回路の動作波形を示している。この例で
は、リング発振器の発振周波数ｆ0 に対し、ｆ1 ＝(3/
4) ×ｆ0 の関係を持つ周波数ｆ1 の第２の信号を発生
する場合を示している。リング発振器１０１は、１段あ
たりの遅延時間がｄ［sec ］のゲート遅延素子１４１〜
１５１を縦続接続し、最終段に反転素子１５２を有す
る。反転素子１５２の出力は、初段のゲート遅延素子１
４１に入力されている。
【００１０】タップ１２１からは、リング発振器１０１
の出力である基準信号ｒｅｆと同相の信号が出力され
る。次のタップ１２２からは、タップ１２１に対してｄ
［sec］遅延した信号が得られ、タップ１２３からは、
タップ１２１に対して２ｄ［sec ］遅延した信号が得ら
れる。同様にタップ１３２からは基準信号ｒｅｆに対し
て１１ｄ［sec ］遅延した信号が得られる。微分器２１
１は、タップ１２１の出力とタップ１２２の出力を用い
て、基準信号ｒｅｆに対して同位相でありかつパルス幅
ｄ［sec ］の微分信号Ｄ１を出力する。即ち、微分器２
１１は、反転回路３１１とアンド回路３１２で構成さ
れ、反転回路３１１ではタップ１２１の出力に対してｄ
［sec ］遅れたタップ１２２の出力を反転している。ア
ンド回路３１２では、タップ１２１の出力（図３
（ｂ））とタップ１２２の反転出力（図３（ｃ））との
論理積をとることにより、パルス幅ｄ［sec ］の微分出
力（図３（ｄ））を得る。また、タップ１２５、１２６
の出力が入力される微分器２１２も同様な構成であり、
反転回路３１３とアンド回路３１４により構成されてい
る。タップ１２５の出力は、図３（ｅ）、タップ１２６
の出力は図３（ｆ）である。よって微分器２１２の出力
Ｄ２は、図３（ｇ）のようになる。さらに、タップ１２
９、１３０の出力が入力される微分器２１３も同様な構
成であり、反転回路３１５とアンド回路３１６により構
成されている。タップ１２９の出力は、図３（ｈ）、タ
ップ１３０の出力は図３（ｉ）である。よって微分器２
１２の出力Ｄ３は、図３（ｊ）のようになる。
の出力である基準信号ｒｅｆと同相の信号が出力され
る。次のタップ１２２からは、タップ１２１に対してｄ
［sec］遅延した信号が得られ、タップ１２３からは、
タップ１２１に対して２ｄ［sec ］遅延した信号が得ら
れる。同様にタップ１３２からは基準信号ｒｅｆに対し
て１１ｄ［sec ］遅延した信号が得られる。微分器２１
１は、タップ１２１の出力とタップ１２２の出力を用い
て、基準信号ｒｅｆに対して同位相でありかつパルス幅
ｄ［sec ］の微分信号Ｄ１を出力する。即ち、微分器２
１１は、反転回路３１１とアンド回路３１２で構成さ
れ、反転回路３１１ではタップ１２１の出力に対してｄ
［sec ］遅れたタップ１２２の出力を反転している。ア
ンド回路３１２では、タップ１２１の出力（図３
（ｂ））とタップ１２２の反転出力（図３（ｃ））との
論理積をとることにより、パルス幅ｄ［sec ］の微分出
力（図３（ｄ））を得る。また、タップ１２５、１２６
の出力が入力される微分器２１２も同様な構成であり、
反転回路３１３とアンド回路３１４により構成されてい
る。タップ１２５の出力は、図３（ｅ）、タップ１２６
の出力は図３（ｆ）である。よって微分器２１２の出力
Ｄ２は、図３（ｇ）のようになる。さらに、タップ１２
９、１３０の出力が入力される微分器２１３も同様な構
成であり、反転回路３１５とアンド回路３１６により構
成されている。タップ１２９の出力は、図３（ｈ）、タ
ップ１３０の出力は図３（ｉ）である。よって微分器２
１２の出力Ｄ３は、図３（ｊ）のようになる。
【００１１】微分器２１１の出力Ｄ１は、基準信号ｒｅ
ｆに対して同相であり、微分器２１２の出力Ｄ２は、４
ｄ遅延しており、微分器２１３の出力Ｄ３は、８ｄ遅延
している。これらの出力が入力される論理和（オア）回
路２５０からは、図３（ｋ）に示すような信号が出力さ
れる。この信号は周波数が３ｆ0 となっている。ここで
この信号を１／４分周器２６０に入力して分周すると、
図３（ｌ）に示すように、周波数ｆ1 ＝(3/4) ×ｆ0 の
信号が得られる。
ｆに対して同相であり、微分器２１２の出力Ｄ２は、４
ｄ遅延しており、微分器２１３の出力Ｄ３は、８ｄ遅延
している。これらの出力が入力される論理和（オア）回
路２５０からは、図３（ｋ）に示すような信号が出力さ
れる。この信号は周波数が３ｆ0 となっている。ここで
この信号を１／４分周器２６０に入力して分周すると、
図３（ｌ）に示すように、周波数ｆ1 ＝(3/4) ×ｆ0 の
信号が得られる。
【００１２】さらに周波数の異なる信号を同時に得る場
合には、微分器とオア回路と分周器の組み合わせを増設
することにより種々の信号を簡単に得ることができ、い
ずれも基準信号ｒｅｆに位相同期した信号として得るこ
とができる。
合には、微分器とオア回路と分周器の組み合わせを増設
することにより種々の信号を簡単に得ることができ、い
ずれも基準信号ｒｅｆに位相同期した信号として得るこ
とができる。
【００１３】
【発明の効果】上記したようにこの発明によれば、少な
いハードウエア規模で、発振器出力に位相同期した複数
の周波数の異なる出力信号を得ることができる。
いハードウエア規模で、発振器出力に位相同期した複数
の周波数の異なる出力信号を得ることができる。
【図１】この発明の一実施例を示すブロック図。
【図２】図１の回路をさらに詳しく示す図。
【図３】図２の回路の各部信号波形図。
【図４】従来のクロック発生回路を示す図。
１０１…リング発振器、２０１…逓倍器、２１１〜２１
ｎ…微分器、２５０…論理和回路、２６０…分周器。
ｎ…微分器、２５０…論理和回路、２６０…分周器。
Claims (3)
- 【請求項１】 複数のゲート遅延素子を用いたリング発
振器と、 前記ゲート遅延素子の各タップ出力をそれぞれ微分し、
各微分出力信号を組み合わせて所望の周波数のクロック
列を得る手段とを具備したことを特徴とするクロック発
生回路。 - 【請求項２】 前記微分出力信号の組み合わせて所望の
周波数のクロック列を得る手段は、 前記微分出力信号の組み合わせのために前記リング発振
器の発振出力の周波数ｆ0 のｎ倍の周波数の出力を得る
論理和回路と、 前記所望の周波数を得るために前記論理和回路の出力を
分周する分周回路とを具備したことを特徴とする請求項
１記載のクロック発生回路。 - 【請求項３】 前記ゲート遅延素子の任意のタップ出力
をそれぞれ微分して、各微分出力を組み合わせ所望の周
波数のクロック列を得る手段は、複数並列に設けられて
いることを特徴とする請求項１記載のクロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119641A JPH06334491A (ja) | 1993-05-21 | 1993-05-21 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5119641A JPH06334491A (ja) | 1993-05-21 | 1993-05-21 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334491A true JPH06334491A (ja) | 1994-12-02 |
Family
ID=14766482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5119641A Pending JPH06334491A (ja) | 1993-05-21 | 1993-05-21 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334491A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484133B1 (ko) * | 2002-01-29 | 2005-04-18 | 삼성전자주식회사 | 링 오실레이터를 이용한 광기록매체 기록 펄스 발생 장치및 방법 |
| KR100561640B1 (ko) * | 1998-07-21 | 2006-06-01 | 엘지전자 주식회사 | 분주클럭발생방법 |
| JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
| JP2009303034A (ja) * | 2008-06-16 | 2009-12-24 | Koko Res Kk | 周波数変換器 |
-
1993
- 1993-05-21 JP JP5119641A patent/JPH06334491A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100561640B1 (ko) * | 1998-07-21 | 2006-06-01 | 엘지전자 주식회사 | 분주클럭발생방법 |
| KR100484133B1 (ko) * | 2002-01-29 | 2005-04-18 | 삼성전자주식회사 | 링 오실레이터를 이용한 광기록매체 기록 펄스 발생 장치및 방법 |
| US7102976B2 (en) | 2002-01-29 | 2006-09-05 | Samsung Electronics Co., Ltd. | Apparatus and method for generating write pulse for optical storage medium using ring oscillator |
| JP2007081656A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 周期パルス発生回路 |
| JP2009303034A (ja) * | 2008-06-16 | 2009-12-24 | Koko Res Kk | 周波数変換器 |
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