JPH10271000A - デジタル位相比較回路 - Google Patents
デジタル位相比較回路Info
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- JPH10271000A JPH10271000A JP9067125A JP6712597A JPH10271000A JP H10271000 A JPH10271000 A JP H10271000A JP 9067125 A JP9067125 A JP 9067125A JP 6712597 A JP6712597 A JP 6712597A JP H10271000 A JPH10271000 A JP H10271000A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 ハザードを含まない正確な比較出力信号を得
る。 【解決手段】 基準（REF ）信号をCK端子に、クリア
（FFCLRX）信号をリセット端子に、「１」をデータ入力
（Ｄ）端子に入力し、REFSET信号を出力する第一D-FF１
と、基準（REF ）信号を生成する第一インバータ1aと、
比較（VAR ）信号をCK端子に、クリア（FFCLRX）信号を
リセット端子に、「１」をデータ入力（Ｄ）端子に入力
し、VARSET信号を出力する第二D-FF２と、比較（VAR ）
信号を生成する第二インバータ2aと、前記クリア（FFCL
RX）信号を生成するAND ゲート2bと、イネーブル（EN）
信号を生成するEX-OR ゲート３と、前記RSCLRX信号を生
成するNANDゲート４と、前記EN信号に基き比較出力（P
D）信号を生成する３ステートバッファー５と、AND ゲ
ート6aと、前記REFSET信号をセット（Ｓ）端子に、前記
VARSET信号をリセット（Ｒ）端子に、前記AND ゲート6a
の出力を制御（ＣＰ）端子に入力するＲＳフリップフロ
ップ６とでなる。
る。 【解決手段】 基準（REF ）信号をCK端子に、クリア
（FFCLRX）信号をリセット端子に、「１」をデータ入力
（Ｄ）端子に入力し、REFSET信号を出力する第一D-FF１
と、基準（REF ）信号を生成する第一インバータ1aと、
比較（VAR ）信号をCK端子に、クリア（FFCLRX）信号を
リセット端子に、「１」をデータ入力（Ｄ）端子に入力
し、VARSET信号を出力する第二D-FF２と、比較（VAR ）
信号を生成する第二インバータ2aと、前記クリア（FFCL
RX）信号を生成するAND ゲート2bと、イネーブル（EN）
信号を生成するEX-OR ゲート３と、前記RSCLRX信号を生
成するNANDゲート４と、前記EN信号に基き比較出力（P
D）信号を生成する３ステートバッファー５と、AND ゲ
ート6aと、前記REFSET信号をセット（Ｓ）端子に、前記
VARSET信号をリセット（Ｒ）端子に、前記AND ゲート6a
の出力を制御（ＣＰ）端子に入力するＲＳフリップフロ
ップ６とでなる。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Phase Lock
ed Loop ）方式の発振器などに利用されるデジタル位相
比較回路に関する。
ed Loop ）方式の発振器などに利用されるデジタル位相
比較回路に関する。
【０００２】
【従来の技術】周知のように、２つの入力信号をデジタ
ル処理することにより、同２つの入力信号の位相差に応
じた比較出力を得るデジタル位相比較回路は、ＰＬＬ
（PhaseLocked Loop ）を構成する上で不可欠な要素で
ある。
ル処理することにより、同２つの入力信号の位相差に応
じた比較出力を得るデジタル位相比較回路は、ＰＬＬ
（PhaseLocked Loop ）を構成する上で不可欠な要素で
ある。
【０００３】図４は従来のデジタル位相比較回路の実施
例を示す回路ブロック図である。１は供給された所要極
性の基準（REF ）信号をクロック入力端子に入力し、ク
リア（FFCLRX）信号をローアクティブのリセット端子に
入力するとともに「１」（Vcc ）をデータ入力（Ｄ）端
子に常時入力し、REFSET信号を出力（Ｑ）端子から出力
する第一D-FFである。1aは供給されたREFX信号を反転し
て基準（REF ）信号を生成する第一インバータである。
２は供給された所要極性の比較（VAR ）信号をクロック
入力端子に入力し、クリア（FFCLRX）信号をローアクテ
ィブのリセット端子に入力するとともに「１」（Vcc ）
をデータ入力（Ｄ）端子に常時入力し、VARSET信号を出
力端子Ｑから出力する第二D-FFである。
例を示す回路ブロック図である。１は供給された所要極
性の基準（REF ）信号をクロック入力端子に入力し、ク
リア（FFCLRX）信号をローアクティブのリセット端子に
入力するとともに「１」（Vcc ）をデータ入力（Ｄ）端
子に常時入力し、REFSET信号を出力（Ｑ）端子から出力
する第一D-FFである。1aは供給されたREFX信号を反転し
て基準（REF ）信号を生成する第一インバータである。
２は供給された所要極性の比較（VAR ）信号をクロック
入力端子に入力し、クリア（FFCLRX）信号をローアクテ
ィブのリセット端子に入力するとともに「１」（Vcc ）
をデータ入力（Ｄ）端子に常時入力し、VARSET信号を出
力端子Ｑから出力する第二D-FFである。
【０００４】2aは供給されたVARX信号を反転して比較
（VAR ）信号を生成する第二インバータである。2bは外
部から供給されたRSTX信号と、RSCLRX信号との論理積を
演算し、前記クリア（FFCLRX）信号を生成するAND ゲー
トである。３は、前記REFSET信号と、前記VARSET信号と
の排他的論理和を演算してイネーブル（EN）信号を生成
するエクスクルーシブOR（EX-OR ）ゲートである。４
は、前記REFSET信号と、前記VARSET信号とから、前記RS
CLRX信号を生成するNANDゲートである。５は、前記VARS
ET信号を、前記イネーブル（EN）信号の制御に基き反転
出力し、比較出力（PD）信号を生成する３ステートバッ
ファーである。
（VAR ）信号を生成する第二インバータである。2bは外
部から供給されたRSTX信号と、RSCLRX信号との論理積を
演算し、前記クリア（FFCLRX）信号を生成するAND ゲー
トである。３は、前記REFSET信号と、前記VARSET信号と
の排他的論理和を演算してイネーブル（EN）信号を生成
するエクスクルーシブOR（EX-OR ）ゲートである。４
は、前記REFSET信号と、前記VARSET信号とから、前記RS
CLRX信号を生成するNANDゲートである。５は、前記VARS
ET信号を、前記イネーブル（EN）信号の制御に基き反転
出力し、比較出力（PD）信号を生成する３ステートバッ
ファーである。
【０００５】図５は従来のデジタル位相比較回路の実施
例の各部の論理信号波形を示す図である。図４、図５を
参照し、従来のデジタル位相比較回路の実施例の動作を
説明する。第一D-FF１はクロック入力端子に供給された
基準（REF ）信号に同期してデータ入力（Ｄ）端子に供
給された「１」を出力（Ｑ）端子から出力する一方、リ
セット端子に供給されたクリア（FFCLRX）信号により出
力（Ｑ）端子に「０」を出力するように動作するので、
図５に示すように、基準（REF ）信号と、クリア（FFCL
RX）信号からREFSET信号を生成する。また、第二D-FF２
はクロック入力端子に供給された比較（VAR ）信号に同
期してデータ入力（Ｄ）端子に供給された「１」を出力
（Ｑ）端子から出力する一方、リセット端子に供給され
たクリア（FFCLRX）信号により出力（Ｑ）端子に「０」
を出力するように動作するので、図５に示すように、比
較（VAR ）信号と、クリア（FFCLRX）信号からVARSET信
号を生成する。
例の各部の論理信号波形を示す図である。図４、図５を
参照し、従来のデジタル位相比較回路の実施例の動作を
説明する。第一D-FF１はクロック入力端子に供給された
基準（REF ）信号に同期してデータ入力（Ｄ）端子に供
給された「１」を出力（Ｑ）端子から出力する一方、リ
セット端子に供給されたクリア（FFCLRX）信号により出
力（Ｑ）端子に「０」を出力するように動作するので、
図５に示すように、基準（REF ）信号と、クリア（FFCL
RX）信号からREFSET信号を生成する。また、第二D-FF２
はクロック入力端子に供給された比較（VAR ）信号に同
期してデータ入力（Ｄ）端子に供給された「１」を出力
（Ｑ）端子から出力する一方、リセット端子に供給され
たクリア（FFCLRX）信号により出力（Ｑ）端子に「０」
を出力するように動作するので、図５に示すように、比
較（VAR ）信号と、クリア（FFCLRX）信号からVARSET信
号を生成する。
【０００６】また、エクスクルーシブOR（EX-OR ）ゲー
ト３は入力端子に供給された、図５に示すREFSET信号
と、VARSET信号とからイネーブル（EN）信号を生成す
る。また、NANDゲート４は入力端子に供給された、前記
REFSET信号と、VARSET信号とからRSCLRX信号を生成す
る。さらに、AND ゲート2bは外部から供給されたRSTX信
号と、RSCLRX信号とから、図５に示すように、前記クリ
ア（FFCLRX）信号を生成する。同クリア（FFCLRX）信号
は低レベル期間で、前記第一D-FF１及び第二D-FF２をリ
セットする。
ト３は入力端子に供給された、図５に示すREFSET信号
と、VARSET信号とからイネーブル（EN）信号を生成す
る。また、NANDゲート４は入力端子に供給された、前記
REFSET信号と、VARSET信号とからRSCLRX信号を生成す
る。さらに、AND ゲート2bは外部から供給されたRSTX信
号と、RSCLRX信号とから、図５に示すように、前記クリ
ア（FFCLRX）信号を生成する。同クリア（FFCLRX）信号
は低レベル期間で、前記第一D-FF１及び第二D-FF２をリ
セットする。
【０００７】結局、３ステートバッファー５は、図５に
示すように、前記VARSET信号を、前記イネーブル（EN）
信号の「１」の期間に反転出力し、比較出力（PD）信号
を生成する。尚、３ステートバッファー５は、前記イネ
ーブル（EN）信号が「０」の期間は、図５に示すよう
に、高インピーダンス（Hi-Z）状態となる。また、図５
の論理信号波形は基準（REF ）信号の位相が比較（VAR
）信号よりも進んでいる場合の例であるが、逆に、比
較（VAR ）信号の位相が基準（REF ）信号よりも進んで
いる場合も同様に動作し、比較出力（PD）信号を生成す
るが、説明を省略する。
示すように、前記VARSET信号を、前記イネーブル（EN）
信号の「１」の期間に反転出力し、比較出力（PD）信号
を生成する。尚、３ステートバッファー５は、前記イネ
ーブル（EN）信号が「０」の期間は、図５に示すよう
に、高インピーダンス（Hi-Z）状態となる。また、図５
の論理信号波形は基準（REF ）信号の位相が比較（VAR
）信号よりも進んでいる場合の例であるが、逆に、比
較（VAR ）信号の位相が基準（REF ）信号よりも進んで
いる場合も同様に動作し、比較出力（PD）信号を生成す
るが、説明を省略する。
【０００８】図６は従来のデジタル位相比較回路の実施
例のゲート遅延を考慮した主な論理信号波形を示す図で
ある。図６に示すように、信号がゲートを経由する場
合、例えば、数ナノ秒程度の遅れ、ゲート遅延をともな
う。このゲート遅延を「→」で表し、各部の信号波形を
詳細に検討する。例えば、基準（REF ）信号が比較（VA
R ）信号よりも時間的に進んでいるとする場合、第一D-
FF１は基準（REF ）信号が入力してから数ナノ秒程度の
後にREFSET信号を出力する。また、第二D-FF２は比較
（VAR ）信号が入力してから数ナノ秒程度の後にVARSET
信号を出力する。
例のゲート遅延を考慮した主な論理信号波形を示す図で
ある。図６に示すように、信号がゲートを経由する場
合、例えば、数ナノ秒程度の遅れ、ゲート遅延をともな
う。このゲート遅延を「→」で表し、各部の信号波形を
詳細に検討する。例えば、基準（REF ）信号が比較（VA
R ）信号よりも時間的に進んでいるとする場合、第一D-
FF１は基準（REF ）信号が入力してから数ナノ秒程度の
後にREFSET信号を出力する。また、第二D-FF２は比較
（VAR ）信号が入力してから数ナノ秒程度の後にVARSET
信号を出力する。
【０００９】同様に各信号はゲート遅延を伴う論理動作
の結果（逐次論理動作の説明は省略する）、図６に示す
論理信号波形を得る。ところが、エクスクルーシブOR
（EX-OR ）ゲート３が出力するイネーブル（EN）信号
は、FSET信号からゲート遅延時間、図に示した「→」だ
け遅延し、３ステートバッファー５は、図６に示した
「１」期間でゲートイネーブルとなり、入力したVARSET
信号を比較出力（PD）信号として出力する。その結果図
６の通りPD波形は、所謂、「ハザード」を含む信号波形
となり、２つの入力信号の位相差を正確に表す信号とな
らない。
の結果（逐次論理動作の説明は省略する）、図６に示す
論理信号波形を得る。ところが、エクスクルーシブOR
（EX-OR ）ゲート３が出力するイネーブル（EN）信号
は、FSET信号からゲート遅延時間、図に示した「→」だ
け遅延し、３ステートバッファー５は、図６に示した
「１」期間でゲートイネーブルとなり、入力したVARSET
信号を比較出力（PD）信号として出力する。その結果図
６の通りPD波形は、所謂、「ハザード」を含む信号波形
となり、２つの入力信号の位相差を正確に表す信号とな
らない。
【００１０】そのため、例えば、ＰＬＬ（Phase Locked
Loop ）でこのデジタル位相比較回路を利用すると、後
段に設置した低域通過フィルタ（積分器）においてハザ
ードを含む比較出力（PD）信号を積分するようになり、
同低域通過フィルタの出力にこのデジタル位相比較回路
のハザードに起因する誤差成分を含む。従って、ＰＬＬ
の収束速度が遅くなる問題、並びに、ＰＬＬの引き込み
範囲が狭くなる問題があった。
Loop ）でこのデジタル位相比較回路を利用すると、後
段に設置した低域通過フィルタ（積分器）においてハザ
ードを含む比較出力（PD）信号を積分するようになり、
同低域通過フィルタの出力にこのデジタル位相比較回路
のハザードに起因する誤差成分を含む。従って、ＰＬＬ
の収束速度が遅くなる問題、並びに、ＰＬＬの引き込み
範囲が狭くなる問題があった。
【００１１】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、ハザードを含まない正確な比較出
力（PD）信号を得るようにしたデジタル位相比較回路を
提供することを目的とする。
鑑みなされたもので、ハザードを含まない正確な比較出
力（PD）信号を得るようにしたデジタル位相比較回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、基準信号をクロック入力端子に入力し、クリア信号
をリセット端子に入力するとともに「１」をデータ入力
端子に入力し、第一信号を出力する第一フリップフロッ
プと、比較信号をクロック入力端子に入力し、前記クリ
ア信号をリセット端子に入力するとともに「１」をデー
タ入力端子に入力し、第二信号を出力する第二フリップ
フロップと、供給されたリセット信号と、第三信号とを
入力し、前記クリア信号を生成するAND ゲートと、前記
第一信号と、前記第二信号との排他的論理和を演算して
イネーブル信号を生成するエクスクルーシブORゲート
と、前記第一信号と、前記第二信号とから、前記第三信
号を生成するNANDゲートと、前記第二信号を、前記イネ
ーブル信号に基き反転出力する３ステートバッファーと
で構成したデジタル位相比較回路において、上記第一信
号と上記第二信号との論理積を演算するAND ゲートと、
上記第一信号をセット（Ｓ）端子に、上記第二信号をリ
セット（Ｒ）端子に入力し、前記AND ゲートの出力を制
御端子に入力するとともに、出力信号を上記３ステート
バッファーの入力端子に供給するＲＳフリップフロップ
とを設置した。
に、基準信号をクロック入力端子に入力し、クリア信号
をリセット端子に入力するとともに「１」をデータ入力
端子に入力し、第一信号を出力する第一フリップフロッ
プと、比較信号をクロック入力端子に入力し、前記クリ
ア信号をリセット端子に入力するとともに「１」をデー
タ入力端子に入力し、第二信号を出力する第二フリップ
フロップと、供給されたリセット信号と、第三信号とを
入力し、前記クリア信号を生成するAND ゲートと、前記
第一信号と、前記第二信号との排他的論理和を演算して
イネーブル信号を生成するエクスクルーシブORゲート
と、前記第一信号と、前記第二信号とから、前記第三信
号を生成するNANDゲートと、前記第二信号を、前記イネ
ーブル信号に基き反転出力する３ステートバッファーと
で構成したデジタル位相比較回路において、上記第一信
号と上記第二信号との論理積を演算するAND ゲートと、
上記第一信号をセット（Ｓ）端子に、上記第二信号をリ
セット（Ｒ）端子に入力し、前記AND ゲートの出力を制
御端子に入力するとともに、出力信号を上記３ステート
バッファーの入力端子に供給するＲＳフリップフロップ
とを設置した。
【００１３】
【発明の実施の形態】以上のように構成したので、図２
の信号波形を参照して説明する。例えば、ＲＳフリップ
フロップがREFSET信号をセット（Ｓ）端子に入力し、VA
RSET信号をリセット（Ｒ）端子に入力し、CP信号を制御
端子に入力する場合、同ＲＳフリップフロップの出力信
号はRSQ 信号が得られ、次段の３ステートバッファーは
EN信号が「１」のタイミングでゲートイネーブルとな
り、入力に供給されている前記RSQ 信号の相応期間を出
力するので、同３ステートバッファーの出力に正確な比
較出力信号が得られる。
の信号波形を参照して説明する。例えば、ＲＳフリップ
フロップがREFSET信号をセット（Ｓ）端子に入力し、VA
RSET信号をリセット（Ｒ）端子に入力し、CP信号を制御
端子に入力する場合、同ＲＳフリップフロップの出力信
号はRSQ 信号が得られ、次段の３ステートバッファーは
EN信号が「１」のタイミングでゲートイネーブルとな
り、入力に供給されている前記RSQ 信号の相応期間を出
力するので、同３ステートバッファーの出力に正確な比
較出力信号が得られる。
【００１４】
【実施例】以下、本発明によるデジタル位相比較回路に
ついて、図を用いて詳細に説明する。図１は本発明によ
るデジタル位相比較回路の第一の実施例を示す回路ブロ
ック図である。尚、図４の従来例と同じ個所は同一符号
を付す。１は供給された所要極性の基準（REF ）信号を
クロック入力端子に入力し、クリア（FFCLRX）信号をロ
ーアクティブのリセット端子に入力するとともに「１」
（Vcc ）をデータ入力（Ｄ）端子に常時入力し、REFSET
信号を出力（Ｑ）端子から出力する第一D-FFである。1a
は供給されたREFX信号を反転して基準（REF ）信号を生
成する第一インバータである。２は供給された所要極性
の比較（VAR ）信号をクロック入力端子に入力し、クリ
ア（FFCLRX）信号をローアクティブのリセット端子に入
力するとともに「１」（Vcc ）をデータ入力（Ｄ）端子
に常時入力し、VARSET信号を出力端子Ｑから出力する第
二D-FFである。
ついて、図を用いて詳細に説明する。図１は本発明によ
るデジタル位相比較回路の第一の実施例を示す回路ブロ
ック図である。尚、図４の従来例と同じ個所は同一符号
を付す。１は供給された所要極性の基準（REF ）信号を
クロック入力端子に入力し、クリア（FFCLRX）信号をロ
ーアクティブのリセット端子に入力するとともに「１」
（Vcc ）をデータ入力（Ｄ）端子に常時入力し、REFSET
信号を出力（Ｑ）端子から出力する第一D-FFである。1a
は供給されたREFX信号を反転して基準（REF ）信号を生
成する第一インバータである。２は供給された所要極性
の比較（VAR ）信号をクロック入力端子に入力し、クリ
ア（FFCLRX）信号をローアクティブのリセット端子に入
力するとともに「１」（Vcc ）をデータ入力（Ｄ）端子
に常時入力し、VARSET信号を出力端子Ｑから出力する第
二D-FFである。
【００１５】2aは供給されたVARX信号を反転して比較
（VAR ）信号を生成する第二インバータである。2bはRS
TX信号と、RSCLRX信号とを入力し、前記クリア（FFCLR
X）信号を生成するAND ゲートである。３は、前記REFSE
T信号と、前記VARSET信号との排他的論理和を演算して
イネーブル（EN）信号を生成するエクスクルーシブOR
（EX-OR ）ゲートである。3aはエクスクルーシブORゲー
ト３の出力に所要の信号遅延を得るために設けた遅延部
である。４は、前記REFSET信号と、前記VARSET信号とか
ら、前記RSCLRX信号を生成するNANDゲートである。５
は、前記VARSET信号を、前記イネーブル（EN）信号の制
御に基き反転出力し、比較出力（PD）信号を生成する３
ステートバッファーである。
（VAR ）信号を生成する第二インバータである。2bはRS
TX信号と、RSCLRX信号とを入力し、前記クリア（FFCLR
X）信号を生成するAND ゲートである。３は、前記REFSE
T信号と、前記VARSET信号との排他的論理和を演算して
イネーブル（EN）信号を生成するエクスクルーシブOR
（EX-OR ）ゲートである。3aはエクスクルーシブORゲー
ト３の出力に所要の信号遅延を得るために設けた遅延部
である。４は、前記REFSET信号と、前記VARSET信号とか
ら、前記RSCLRX信号を生成するNANDゲートである。５
は、前記VARSET信号を、前記イネーブル（EN）信号の制
御に基き反転出力し、比較出力（PD）信号を生成する３
ステートバッファーである。
【００１６】6aは、前記REFSET信号と、前記VARSET信号
との論理積を演算するAND ゲートである。６は、前記RE
FSET信号をセット（Ｓ）端子に入力し、前記VARSET信号
をリセット（Ｒ）端子に入力し、前記AND ゲートの出力
を制御（ＣＰ）端子に入力し、相応の出力を生成するＲ
Ｓフリップフロップである。6bはセット（Ｓ）端子及び
リセット（Ｒ）端子に設けたバッファーである。
との論理積を演算するAND ゲートである。６は、前記RE
FSET信号をセット（Ｓ）端子に入力し、前記VARSET信号
をリセット（Ｒ）端子に入力し、前記AND ゲートの出力
を制御（ＣＰ）端子に入力し、相応の出力を生成するＲ
Ｓフリップフロップである。6bはセット（Ｓ）端子及び
リセット（Ｒ）端子に設けたバッファーである。
【００１７】本発明によるデジタル位相比較回路の第一
の実施例の動作を図１、図２に従い説明する。尚、図２
は本発明によるデジタル位相比較回路の第一及び第二の
実施例のゲート遅延を考慮した主な論理信号波形を示す
図である。尚、図４の従来例と同じ個所は同一符号を付
し、説明を省略する。図２に示すように、ＲＳフリップ
フロップ（ゲート付）６がREFSET信号をセット（Ｓ）端
子に入力し、VARSET信号をリセット（Ｒ）端子に入力
し、AND ゲート6aの出力信号を制御（CP）端子に入力す
る場合、ＲＳフリップフロップ（ゲート付）６の出力信
号は長い「１」期間のRSQ 信号（相応の出力）となる。
次段の３ステートバッファーは、前記RSQ 信号の「１」
期間に含まれる「１」期間を有するEN信号でゲートイネ
ーブルとなり、前記RSQ 信号の相応期間を出力するの
で、PDの「１」期間はハザードを含まず、正確な比較出
力（PD）信号が得られる。
の実施例の動作を図１、図２に従い説明する。尚、図２
は本発明によるデジタル位相比較回路の第一及び第二の
実施例のゲート遅延を考慮した主な論理信号波形を示す
図である。尚、図４の従来例と同じ個所は同一符号を付
し、説明を省略する。図２に示すように、ＲＳフリップ
フロップ（ゲート付）６がREFSET信号をセット（Ｓ）端
子に入力し、VARSET信号をリセット（Ｒ）端子に入力
し、AND ゲート6aの出力信号を制御（CP）端子に入力す
る場合、ＲＳフリップフロップ（ゲート付）６の出力信
号は長い「１」期間のRSQ 信号（相応の出力）となる。
次段の３ステートバッファーは、前記RSQ 信号の「１」
期間に含まれる「１」期間を有するEN信号でゲートイネ
ーブルとなり、前記RSQ 信号の相応期間を出力するの
で、PDの「１」期間はハザードを含まず、正確な比較出
力（PD）信号が得られる。
【００１８】尚、セット（Ｓ）端子及びリセット（Ｒ）
端子にバッファー6bを設け、前記セット（Ｓ）端子、リ
セット（Ｒ）端子及び制御（CP）端子への各信号の位相
が一致するようにしても良い。また、前記エクスクルー
シブORゲート３の出力に所要の信号遅延を得るための遅
延部3aを設け、回路ごとに最適な比較出力信号を得るよ
うに調整しても良い。
端子にバッファー6bを設け、前記セット（Ｓ）端子、リ
セット（Ｒ）端子及び制御（CP）端子への各信号の位相
が一致するようにしても良い。また、前記エクスクルー
シブORゲート３の出力に所要の信号遅延を得るための遅
延部3aを設け、回路ごとに最適な比較出力信号を得るよ
うに調整しても良い。
【００１９】図３は本発明によるデジタル位相比較回路
の第二の実施例を示す回路ブロック図である。尚、図１
の第一の実施例と同じ個所は同一符号を付し、重複説明
を省略する。この実施例は第一の実施例に、ＲＳフリッ
プフロップ（ゲート付）６の出力信号を選択信号入力
（SEL ）端子に入力し、REFSET信号をＡ入力端子に入力
するとともに、第二D-FF２の反転出力信号をＢ入力端子
に入力し、自身の出力（Ｙ）信号を次段の３ステートバ
ッファー５の入力端子に供給するようにセレクタ７を付
加した構成である。
の第二の実施例を示す回路ブロック図である。尚、図１
の第一の実施例と同じ個所は同一符号を付し、重複説明
を省略する。この実施例は第一の実施例に、ＲＳフリッ
プフロップ（ゲート付）６の出力信号を選択信号入力
（SEL ）端子に入力し、REFSET信号をＡ入力端子に入力
するとともに、第二D-FF２の反転出力信号をＢ入力端子
に入力し、自身の出力（Ｙ）信号を次段の３ステートバ
ッファー５の入力端子に供給するようにセレクタ７を付
加した構成である。
【００２０】図２を参照して主な動作を説明する。セレ
クタ７は選択信号入力（SEL ）端子に供給されたＲＳフ
リップフロップ（ゲート付）６が生成したRSQ 信号で２
つの入力の一方を選択出力する。例えば、前記RSQ 信号
が「１」でＡ入力端子のREFSET信号を、また、RSQ 信号
が「０」でＢ入力端子の反転VARSET（VARSETX ）信号を
選択出力するので、セレクタ７は、図２に示したよう
に、全期間「１」のＹ信号を出力する。最終段の３ステ
ートバッファーはEN信号の「１」期間にゲートイネーブ
ルとなり、前記全期間「１」のＹ信号からハザードを含
まない比較出力（PD）信号が生成される。
クタ７は選択信号入力（SEL ）端子に供給されたＲＳフ
リップフロップ（ゲート付）６が生成したRSQ 信号で２
つの入力の一方を選択出力する。例えば、前記RSQ 信号
が「１」でＡ入力端子のREFSET信号を、また、RSQ 信号
が「０」でＢ入力端子の反転VARSET（VARSETX ）信号を
選択出力するので、セレクタ７は、図２に示したよう
に、全期間「１」のＹ信号を出力する。最終段の３ステ
ートバッファーはEN信号の「１」期間にゲートイネーブ
ルとなり、前記全期間「１」のＹ信号からハザードを含
まない比較出力（PD）信号が生成される。
【００２１】
【発明の効果】以上説明したように、本発明はハザード
を含まない正確な比較出力（PD）信号を得るようにした
デジタル位相比較回路を提供する。従って、得られる比
較出力（PD）信号は、基準（REF ）信号と、比較（VAR
）信号の差分を正確に表す。例えば、ＰＬＬ（Phase L
ocked Loop ）でこのデジタル位相比較回路を利用する
と、ＰＬＬの収束速度が改善され、また、ＰＬＬの引き
込み範囲が広くなる等のメリットがある。特に、第二の
実施例に示したデジタル位相比較回路は、最終段の３ス
テートバッファーに供給されるＹ信号を全期間「１」と
するので、ゲートイネーブル制御するためのEN信号の遅
延調整が不要であり、基板の無調整化が可能である。
を含まない正確な比較出力（PD）信号を得るようにした
デジタル位相比較回路を提供する。従って、得られる比
較出力（PD）信号は、基準（REF ）信号と、比較（VAR
）信号の差分を正確に表す。例えば、ＰＬＬ（Phase L
ocked Loop ）でこのデジタル位相比較回路を利用する
と、ＰＬＬの収束速度が改善され、また、ＰＬＬの引き
込み範囲が広くなる等のメリットがある。特に、第二の
実施例に示したデジタル位相比較回路は、最終段の３ス
テートバッファーに供給されるＹ信号を全期間「１」と
するので、ゲートイネーブル制御するためのEN信号の遅
延調整が不要であり、基板の無調整化が可能である。
【図１】本発明によるデジタル位相比較回路の第一の実
施例を示す回路ブロック図である。
施例を示す回路ブロック図である。
【図２】本発明によるデジタル位相比較回路の第一及び
第二の実施例のゲート遅延を考慮した主な論理信号波形
を示す図である。
第二の実施例のゲート遅延を考慮した主な論理信号波形
を示す図である。
【図３】本発明によるデジタル位相比較回路の第二の実
施例を示す回路ブロック図である。
施例を示す回路ブロック図である。
【図４】従来のデジタル位相比較回路の実施例を示す回
路ブロック図である。
路ブロック図である。
【図５】従来のデジタル位相比較回路の実施例の各部の
論理信号波形を示す図である。
論理信号波形を示す図である。
【図６】従来のデジタル位相比較回路の実施例のゲート
遅延を考慮した主な論理信号波形を示す図である。
遅延を考慮した主な論理信号波形を示す図である。
１ 第一D-FF 1a 第一インバータ ２ 第二D-FF 2a 第二インバータ 2b AND ゲート ３ エクスクルーシブOR（EX-OR ）ゲート 3a 遅延部 ４ NANDゲート ５ ３ステートバッファー ６ ＲＳフリップフロップ 6a AND ゲート 6b バッファー ７ セレクタ
Claims (5)
- 【請求項１】 基準信号をクロック入力端子に入力し、
クリア信号をリセット端子に入力するとともに「１」を
データ入力端子に入力し、第一信号を出力する第一フリ
ップフロップと、比較信号をクロック入力端子に入力
し、前記クリア信号をリセット端子に入力するとともに
「１」をデータ入力端子に入力し、第二信号を出力する
第二フリップフロップと、供給されたリセット信号と、
第三信号とを入力し、前記クリア信号を生成するAND ゲ
ートと、前記第一信号と、前記第二信号との排他的論理
和を演算してイネーブル信号を生成するエクスクルーシ
ブORゲートと、前記第一信号と、前記第二信号とから、
前記第三信号を生成するNANDゲートと、前記第二信号
を、前記イネーブル信号に基き反転出力する３ステート
バッファーとで構成したデジタル位相比較回路におい
て、 上記第一信号と上記第二信号との論理積を演算するAND
ゲートと、上記第一信号をセット（Ｓ）端子に、上記第
二信号をリセット（Ｒ）端子に入力し、前記AND ゲート
の出力を制御端子に入力するとともに、出力信号を上記
３ステートバッファーの入力端子に供給するＲＳフリッ
プフロップとを設置したデジタル位相比較回路。 - 【請求項２】 上記エクスクルーシブORゲートの出力に
所要の信号遅延を得るための遅延部を設けたことを特徴
とする請求項１記載のデジタル位相比較回路。 - 【請求項３】 上記セット（Ｓ）端子及びリセット
（Ｒ）端子にバッファーを設けたことを特徴とする請求
項１記載のデジタル位相比較回路。 - 【請求項４】 上記ＲＳフリップフロップの出力信号を
選択信号入力端子に、上記第一信号をＡ入力端子に入力
するとともに、上記第二フリップフロップの反転出力信
号をＢ入力端子に入力し、自身の出力信号を上記３ステ
ートバッファーの入力端子に供給するようにセレクタを
設置した請求項１記載のデジタル位相比較回路。 - 【請求項５】 上記第一フリップフロップ及び、上記第
二フリップフロップをＤフリップフロップで構成した請
求項１記載のデジタル位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067125A JPH10271000A (ja) | 1997-03-19 | 1997-03-19 | デジタル位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067125A JPH10271000A (ja) | 1997-03-19 | 1997-03-19 | デジタル位相比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10271000A true JPH10271000A (ja) | 1998-10-09 |
Family
ID=13335885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9067125A Pending JPH10271000A (ja) | 1997-03-19 | 1997-03-19 | デジタル位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10271000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011130319A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 半導体装置 |
| JP2012119828A (ja) * | 2010-11-30 | 2012-06-21 | Icom Inc | 位相比較器 |
-
1997
- 1997-03-19 JP JP9067125A patent/JPH10271000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011130319A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 半導体装置 |
| JP2012119828A (ja) * | 2010-11-30 | 2012-06-21 | Icom Inc | 位相比較器 |
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