JPH022719A

JPH022719A - ディジタルｐｌｌ回路

Info

Publication number: JPH022719A
Application number: JP63150813A
Authority: JP
Inventors: Toshiaki Watanabe; 利明渡辺; Shinji Ota; 太田　眞治
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-17
Filing date: 1988-06-17
Publication date: 1990-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［目　次］概要産業上の利用分野従来の技術（第１３〜１８図）発明が解決しようとする課題課題を解決するための手段（第１図）作　用（第２，３図）実施例（第４〜１２図）発明の効果［概　要］ディジタル通信等に用いて好適なディジタルＰＬＬ（位
相同期ループ）回路に関し。

内部クロックと外部人力クロックとの間の位相差に応じ
て位相１３１整を制御できるようにして、内部クロック
と外部人力クロックとの間に大きな位相差がある場合は
、位相の引き込みを速やかに行なえるようにするほか、
内部クロックと外部入力クロックとの位相差が小さい場
合は、ジッタを起こすことなく、位相の引き込みを行な
えるようにすることを目的とし。

ディジタルＰＬＬ回路の位相比較回路が、外部人力クロ
ックと内部フィードバッククロックとの位相比較を所要
の時間内に時間をずらして行なう複数の位相比較部と、
各位相比較部の比較結果に基づき位相調整回路での基準
クロックの位相調整量を制御する制御部とをそなえるよ
うに構成する。

［産業上の利用分野］本発明は、ディジタル通信等に用いて好適なディジタル
Ｐ’ＬＬ（位相同期ループ）回路に関する。

［従来の技術］第１３図はディジタルＰＬＬ回路のブロック図であるが
、この第１３図に示すディジタルＰＬＬ回路は、位相比
較回路１．保護回路２１位相調整回路３．マスタクロッ
ク発振器４および１／Ｎ分周器５をそなえて構成されて
いる。

ここで、位相比較回路１は、外部入力クロックと内部フ
ィードバッククロック（以下、内部クロックという）と
の立上がり（または立下がり）の変化点を基準にして１
両者の位相比較を行なうもので、このために、この位相
比較回路１は、第１４図に示すごとく、外部人力クロッ
クをＤ端子（データ端子）に受けるとともに内部クロッ
クをＣＫ端子（クロック端子）に受けるＤフリップフロ
ップＩＡを有している。従って、この位相比較回路１は
、内部クロックが外部人力クロックに対して遅れている
ときは、例えば「１」出力を出し。

内部クロックが外部人力クロックに対して進んでいると
きは、例えば「０」出力を出す。

また、この位相比較回路１は、内部クロックが外部人力
クロックに対して進んでいるときはマスクパルスを出力
するが、内部クロックが外部人力クロックに対して遅れ
ているときはマスクパルスを出力しないようになってい
る。

保護回路２は、位相比較回路１から内部クロックが外部
人力クロックに対して遅れているという情報あるいは進
んでいるという情報をつづけて所要回数以上受けると、
それぞれの情報を通す回路で、ディジタルＰＬＬ回路で
のジッタを防止して、ディジタルＰＬＬ回路を安定化さ
せるために設けられるものである。

位相！ｌｌ整回路３は、位相比較回路１の比較結果に基
づき、マスタクロック発振器４からの基準クロックとし
てのマスタクロツタ［第１６図（ａ）。

第１８図（ａ）参照］の位相を調整するもので、このた
めに、この位相調整回路３は、マスタクロック発振器４
からのマスタクロックを１７２分周して半周期位相の異
なるＯ相りロック［第１６図（ｂ）、第°１８図（ｂ）
参照］とπ相クロック［第１６図（Ｃ）、第１８図（ｃ
）参照コとを出力する１／２分周器３Ａと、保護回路２
を経由してきた遅れあるいは進み情報に基づき０相クロ
ツクまたはπ相クロックを選択的に出力するセレクタ３
Ｂとをそなえている。

１／Ｎ分周器５は位相調整回路３の出力を１／Ｎ分周す
る回路で、この１／Ｎ分周器５の出力が。

使用クロックとなるとともに、内部クロックとして位相
比較回路１ヘフイードバツクされるのである。

このような構成により、例えば、セレクタ３Ｂの状態が
π相クロック出力状態であるときに、第１５図（ａ）、
（ｂ）に示すように、内部クロックが外部人力クロック
に対して遅れていることが検出されると、セレクタ３Ｂ
はＯ相りロック出力状態に切り替わるが［第１６図（ｄ
）参照］、このときはマスクパルスは出されないから、
セレクタ３Ｂからは第１６図（ｅ）に示すごとく切り替
わり過渡時のＯ相りロックがそのまま出力されるため、
セレクタ出力はマスクパルス１個分だけ進み、これによ
り内部クロックが外部入力クロックに対して進み側に補
正される。

また、同様にセレクタ３Ｂの状態がπ相クロック出力状
態であるときに、第１７図（ａ）、（ｂ）に示すように
、内部クロックが外部入力クロックに対し進んでいるこ
とが検出されると、この場合も、セレクタ３ＢはＯ相り
ロック出力状態に切り替わるが［第１８１ｉ（ｄ）参照
コ、このときはマスクパルスが出されるから、セレクタ
３Ｂからは第１８図（ｅ）に示すごとく切り替わり過渡
時の０、π相クロックがマスクされるため、セレクタ出
力はマスタパルス１個分だけ遅れ、これにより内部クロ
ックが外部人力クロックに対して遅れ側に補正される。

るもので、内部クロックと外部人力クロックとの間の位
相差に応して位相調整量を制御できるようにして、内部
クロックと外部人力クロックとの間に大きな位相差があ
る場合は、位相の引き込みを速やかに行なえるようにす
るほか、内部クロックと外部入力クロックとの位相差が
小さい場合は、ジッタを起こすことなく、位相の引き込
みを行なえるようにした。ディジタルＰＬＬ回路を提供
することを目的とする。

［発明が解決しようとする課題］しかしながら、このような従来のディジタルＰＬＬ回路
では、内部クロックと外部人力クロックとの開に位相差
がある場合に、その位相調整はクロックの立上がりまた
は立下がりの変化点で１回だけしか行なえないので、特
に内部クロックと外部入力クロックとの間に大きな位相
差がある場合は１位相の引き込みに時間がかかるという
問題点がある。

本発明は、このような問題点を解決しようとす［課題を
解決するための手段］本発明にかかるディジタルＰＬＬ回路においても、第１
３図に示すものと同様に、位相比較回路１、保護回路２
２位相調整回路３．マスタクロック発振器４および１　
／　Ｎ分周器５をそなえて構成されているが、本発明で
は、特に、位相比較回路１が、第１図（本発明の原理ブ
ロック図）に示すように、複数の位相比較部１１．１２
と制御部１３とをそなえて構成されている。

ここで、これら複数の位相比較部１１．１２は、外部入
力クロックと内部クロックとの位相比較が所要の時間内
に時間をずらして行なうようになっている。即ち、位相
比較部１１へは遅延されていない内部クロックＩがその
まま入力されるが、他の位相比較部１２へは内部クロッ
クを遅延回路１４でマスタクロック１個分遅延させた内
部クロック■が入力されているのである。

さらに、制御部１３は、各位相比較部１１，１２の比較
結果に基づき、例えば外部入力クロックと内部クロック
との位相差が大きいと１位相調整回路での基準クロック
の位相調整を複数回にわたって行なうが、外部入力クロ
ックと内部クロックとの位相差が小さいと、位相調整回
路での基準クロックの位相調整を１回だけ行なうことに
より、基準クロッ゛りの位相調＋！ｉ量を制御するよう
になっている。

図（ａ）〜（ｃ）に示すごとく、内部クロックｌおよび
内部クロック■が共に外部人力クロックに対し遅れてい
る（または進んでいる）と、位相調″Ｊ１１回路３での
基準クロックの位相調整が複数回（２回）にわたって行
なわれる。

一方、外部人力クロックと内部クロックとの位相差が小
さい、即ち第３図（ａ）〜（ｃ）に示すごとく、内部ク
ロック■および内部クロックＨの一方が外部人力グロッ
クに対し遅れ（または進み）、内部クロック■および内
部クロックＨの他方が外部人力クロックに対し進んでい
る（または遅れている）と、位相調整回路３での基準ク
ロックの位相調整を１回だけ行な°う。

これにより、外部人力クロックと内部クロックとの位相
差に応じて、基準クロックの位相調整量を制御すること
ができる。

［作　用コこのような構成により、もし、外部人力クロックと内部
クロックとの位相差が大きい、即ち第２［実施例コ以下、図面を参照して本発明の詳細な説明する。

さて、本実施例にかかるディジタルＰＬＬ回路において
も、第１３図に示すものと同様に、位相比較回路１．保
護回路２９位相調整回路３．マスタクロック発振器４お
よびｌ／Ｎ分周器５をそなえて構成されているが、本実
施例では、特に、位相比較回路１が、第４図（本発明の
一実施例を示すブロック図）に示すように、２個のＤフ
リップフロップ（位相比較部）１１，１２．制御部を構
成する排他的論理和回路（ＦＯＲ）１３’、遅延回路と
してのラッチ（フリップフロップ）１４゜１５．１６．
微分回路１７．１８．シフトレジスタ１９，２０．ゲー
ト回路２１．２２をそなえて構成されている。

ここで、Ｄフリップフロップ１１．１２は、外部入力ク
ロックと内部クロック■、内部クロック■どの位相比較
をそれぞれ所要の時間内に時間をずらして行なうように
なっている。即ち、Ｄフリップフロップ１１へは遅延さ
れていない内部クロック■がそのまま入力されるが、他
のＤフリップフロップ１２へは内部クロックを遅延回路
１４でマスタクロック１個分遅延させた内部クロック■
が入力されているのである。これにより、Ｄフリップフ
ロップ１１．１２は、内部クロック■、内部クロック■
が外部入力クロックに対し遅れているときは出力Ｑ□ｌ
Ｑ２が「１」となり、内部クロックＩ、内部クロック■
が外部人力クロックに対し進んでいるときは出力Ｑ工１
０２が「ｏ」となる。

そして、これらのＤフリップフロップ１１．１２の出力
は保護回路２へ出力される。

さらに、排他的論理和回路１３′は、各Ｄフリップフロ
ップ１１．１２のＱ、、Ｑ２出力（比較結果）を受けて
、例えば外部人力クロックと内部クロックとの位相差が
大きい（この場合は各Ｄフリップフロップ１１．１２の
Ｑ出力が共に「１」か「０」である）と、位相調整回路
３でのマスタクロックの位相調整を２回にわたって行な
うべき旨の信号としての「０」出力を出すが、外部人力
クロックと内部クロックとの位相差が小さい（この場合
は各Ｄフリップフロップ１１．１２のＱ出力の一方が「
１」か「Ｏ」で、他方が「０」か「１」である）と１位
相調整回路３でのマスタクロックの位相調整をＤフリッ
プフロップ１１の出力に基づいて１回だけ行なうべき旨
の信号としての「１」出力を出すことにより、マスタク
ロックの位相調整量を制御するようになっている。

なお、この排他的論理和回路１３′の出力は、内部クロ
ック■を更にラッチ１５にてマスタパルス１個分だけ遅
延されたタイミングで、ラッチ１６にてラッチされ、保
護回路２へ供給されるようになっている。

微分回路１７．１８は内部クロックＩ、内部クロックＨ
の立上がりまたは立下がりを検出するもので、各微分出
力はシフトレジスタ１９．２０で所要時間だけずらされ
て、マスクパルス■、マスクパルス■として、ゲート回
路２１，２２へ入力されるようになっている。

ゲート回路２′、、２２は、Ｄフリップフロップ１１．
１２のＱ出力も受けており、内部クロック■、内部クロ
ック■が外部入力クロックに対し遅れている旨の信号を
Ｄフリップフロップ１１．１２が出しているときは、マ
スクパルス■、マスクパルス■を通さないが、内部クロ
ック■、内部クロック■が外部人力クロックに対し進ん
でいる旨の信号をＤフリップフロップ１１．１２が出し
ているときは、マスクパルスＩ、マスクパルス■を通す
ものである。そして、ゲート回路２１．２２の出力も保
護回路へ出力されるようになっている。

なお、マスタクロック波形は第６．８，１０゜１２図（
ａ）のようになり、セレクタ３Ｂへ入るＯ相りロック波
形は第６．８，１０．１２図（ｂ）のようになり、同じ
くセレクタ３Ｂへ入るπ相クロック波形は第６．８，１
０．１２図（Ｑ）のようになる。

−り述の構成により、例えば、位相調整回路３のセレク
タ３Ｂ（第１３図参照）の状態がπ相クロック出力状態
であるときに、第５図（ａ）〜（ｃ）に示すように、内
部クロックが外部人力クロックに対して大きく遅れてい
る（内部クロックＩおよび内部クロック■が共に外部入
力クロックに対し遅九でいる）ことがある程度つづけて
検出されると、Ｄフリップフロップ１１．１２の出力Ｑ
　ｘ　ｔＱ２が共に遅れ情報としての「１」出力の状態
となりつづける。これにより排他的論理和回路１３′の
出力はマスタパルス出力間隔でつづけて２回補正を行な
うべき「０」出力を出す。

これにより、セレクタ３Ｂは、まずＯ相りロック出力状
態に切り替わり、つづいてπ相クロック出力状態に切り
替わるが［第６図（ｄ）参照］、このときはマスクパル
スｌ、マスクパルス■は出されないから、セレクタ３Ｂ
からは第６図（ｅ）に示すごとく切り替わり過渡時の０
相クロツクおよびπ相クロックがそのまま出力されるた
め、セレクタ出力はマスタパルス２個分進み、これによ
り内部クロックが外部人力クロックに対して従来のもの
よりも大きく進み側に補正される。

また、同様に位相調整回路３のセレクタ３Ｂ（第１３図
参照）の状態がπ相クロック出力状態であるときに、第
７図（ａ）〜（ｃ）に示すように、内部クロックが外部
人力クロックに対して小さく遅れていること［内部クロ
ックＩが外部入力クロックに対し遅れ、内部クロック■
が外部人力クロックに対し進んでいる］がある程度つづ
けて検出されると、Ｄフリップ２０ツブ１１の出力Ｑ□
が遅れ情報としての「１」出力の状態となり、Ｄフリッ
プフロップ１２の出力Ｑ２が進み情報としてのｒＱＪ出
力の状態となりつづける。これにより排他的論理和回路
１３′の出力は位相調整回路３でのマスタクロックの位
相調整をＤフリップフロップ１１の出力に基づいて１回
だけ行なうべき旨の信号としての「１ノ出力を出す。

これにより、セレクタ３ＢはＯ相りロック出力状態に切
り替わるが［第８図（ｄ）参照コ、このときもマスクパ
ルスＩは出されないから、セレクタ３Ｂからは第８図（
ｅ）に示すごとく切り替わり過渡時の０相クロツクおよ
びπ相クロックがそのまま出力されるため、セレクタ出
力はマスタパルス１個分だけ進み、これにより内部クロ
ックが外部入力クロックに対して少し進み側に補正され
る。

さらに、位相調整回路３のセレクタ３Ｂ（第１３図参照
）の状態がπ相クロック出力状態であるときに、第９図
（ａ）〜（Ｃ）に示すように、内部クロックが外部人力
クロックに対して大きく進んでいる（内部クロックＩお
よび内部クロック■が共に外部入力クロックに対し進ん
でいる）ことがある程度つづけて検出されると、Ｄフリ
ップフロップ１１．１２の出力Ｑ、、Ｑ、が共に進み情
報としてのｒＱＪ出力の状態となりつづける。これによ
り排他的論理和回路１３′の出力はマスタパルス出力間
隔でつづけて２回補正を行なうべきｒＱＪ出力を出す。

これにより、セレクタ３Ｂは、まず０相クロツク出力状
態に切り替わり、つづいてπ相クロック出力状態に切り
替わるが［第１０図（ｄ）参照］、このときはマスクパ
ルス■、マスクパルス■は出されているから、セレクタ
３Ｂからは第１０図（ｅ）に示すごとく切り替わり過渡
時の０相クロツクおよびπ相クロックが出力されない。

その結果、セレクタ出力はマスクパルス２個分遅れ、こ
れにより内部クロックが外部人力クロックに対して従来
のものよりも大きく遅れ側に補正される。

また、同様に位相調整回路３のセレクタ３Ｂ（第１３図
参照）の状態がπ相クロック出力状態であるときに、第
１１図（ａ）〜（ｃ）に示すように、内部クロックが外
部人力クロックに対して小さく遅れていること［内部ク
ロックｌが外部入力クロックに対し進み、内部クロック
■が外部人力クロックに対し遅れている］がある程度つ
づけて検出されると、Ｄフリップフロップ１１の出力Ｑ
工が進み情報としての「Ｏ」出力の状態となり、Ｄフリ
ップフロップ１２の出力Ｑ２が遅れ情報としての「１」
出力の状態となりつづける。これにより排他的論理和回
路１３′の出力は位相調整回路３でのマスタクロックの
位相？Ａ幣をＤフリップフロップ１１の出力に基づいて
１回だけ行なうべき旨の信号としての１出力を出す。

これにより、セレクタ３ＢはＯ相りロック出力状態に切
り替わるが［第１２図（ｄ）参照］、このときもマスク
パルス■が出されてるから、セレクタ３Ｂからは第１２
図（ｅ）に示すごとく切り替わり過渡時のＯ相りロック
はマスクされるため、セレクタ出力はマスクパルス１個
分だけ遅れ、これにより内部クロックが外部入力クロッ
クに対して少し遅れ側に補正される。

このように内部クロックと外部人力クロックとの間の位
相差に応じて位相調整量を制御できるので、内部クロッ
クと外部人力クロックとの間に大きな位相差がある場合
は、位相の引き込みを速やかに行なえるほか、内部クロ
ックと外部入力クロックとの位相差が小さい場合は、ジ
ッタを起こすことなく、位相の引き込みを行なえる。

なお、上述の実施例では、Ｄフリップフロップを２個用
いることにより、内部クロックと外部入力クロックとの
間に大きな位相差がある場合は、マスタクロック２個分
の位相を！Ｉ！］整して１位相の引き込みを速やかに行
なえるようにしたが、Ｄフリップフロップを３個以上の
適当側ｎ（ジッタを起こさない程度の数）だけ用意し、
内部クロックと外部人力クロックとの間に大きな位相差
がある場合は、最大マスタクロックｎ個分の位相を調整
して、位相の引き込みを行なってもよい。この場合は、
排他的論理和回路の代わりに、位相量を調゛傳するため
の適当な論理回路を用いる。

［発明の効果］以上詳述したように、本発明のディジタルＰＬＬ回路に
よれば、内部クロックと外部人力クロックとの間の位相
差に応じて位相量ａｍを制御できるので、内部クロック
と外部入力クロックとの間に大きな位相差がある場合は
、位相の引き込みを速やかに行なえるほか、内部グロッ
クと外部入力クロックとの位相差が小さい場合は、ジッ
タを起こすことなく１位相の引き込みを行なえる利点が
ある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図。第２，３図はいずれも本発明の詳細な説明する波形図、第４図は本発明の一実施例を示すブロック図、第５〜１
２図は本発明の一実施例の作用を説明する波形図。第１３図はディジタルＰＬＬ回路を示すブロック図。第１４図は従来の位相比較回路の一例を示すブロック図
、第１５〜１８図は従来例の作用を説明する波形図である
。１９．２０はシフトレジスタ、２１．２２はゲート回路である。図において、１は位相比較回路、２は保護回路、３は位相調整回路、４はマスタクロック発振器、５は１／Ｎ′分周器。１１．１２はＤフリップフロップ（位相比較部）、１３
は制御部、１３′は排他的論理和回路（ＦＯＲ）、１４から１６は
遅延回路としてのラッチ、１７．１８は微分回路、１−一−イＩＩｊｒｇＪ１ヒ較Ｆ弓外」８ス【ｇ月め昂丁！プロ、９国第１図１−ｍ−粗相比較」秀ＩＡ−−−Ｄフリップフロツプネを采めイ立相、比中交回ｂマドめブロツｑ圀第１４図

Claims

【特許請求の範囲】外部入力クロックと内部フィードバッククロックとの位
相比較を行なう位相比較回路（１）と、該位相比較回路
（１）の比較結果に基づき基準クロックの位相を調整す
る位相調整回路（３）と、該位相調整回路（３）の出力
を分周する分周回路（５）とからなるディジタルＰＬＬ
回路において、該位相比較回路（１）が、該外部入力クロックと該内部フィードバッククロックと
の位相比較を所要の時間内に時間をずらして行なう複数
の位相比較部（１１、１２）と、該各位相比較部（１１
、１２）の比較結果に基づき該位相調整回路（３）での
該基準クロックの位相調整量を制御する制御部（１３、
１３′）とをそなえて構成されたことを特徴とする、ディジタルＰＬＬ回路。