JPH0744448B2 - デジタル位相同期ル−プ回路 - Google Patents
デジタル位相同期ル−プ回路Info
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- JPH0744448B2 JPH0744448B2 JP61071151A JP7115186A JPH0744448B2 JP H0744448 B2 JPH0744448 B2 JP H0744448B2 JP 61071151 A JP61071151 A JP 61071151A JP 7115186 A JP7115186 A JP 7115186A JP H0744448 B2 JPH0744448 B2 JP H0744448B2
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- counter
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- phase
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、たとえば通信装置の受信信号の復調回路に使
用され、入力信号に同期した同期信号を発生するデジタ
ルPLL（位相同期ループ）回路に関する。
用され、入力信号に同期した同期信号を発生するデジタ
ルPLL（位相同期ループ）回路に関する。
（従来の技術） たとえばシリアルデータ伝送における受信側で同期信号
入力に同期した同期信号を発生させるために用いられる
デジタルPLL回路は、従来は第６図に示すようにたとえ
ば集積回路化されている。即ち、出力すべき同期信号の
Ｎ倍の周波数を持つ基本クロックをプログラマブル・カ
ウンタ61により分周して作成し、この同期信号と入力信
号との位相差を位相比較器62により検出し、この検出結
果によりアップダウン・カウンタ63の値を増減し、この
値により前記プログラマブル・カウンタ63の分周比を変
更するように構成されている。
入力に同期した同期信号を発生させるために用いられる
デジタルPLL回路は、従来は第６図に示すようにたとえ
ば集積回路化されている。即ち、出力すべき同期信号の
Ｎ倍の周波数を持つ基本クロックをプログラマブル・カ
ウンタ61により分周して作成し、この同期信号と入力信
号との位相差を位相比較器62により検出し、この検出結
果によりアップダウン・カウンタ63の値を増減し、この
値により前記プログラマブル・カウンタ63の分周比を変
更するように構成されている。
これによって、ある時刻で入力信号の位相が同期信号に
比べて進み位相であるときには、分周比を小さくして同
期信号の位相を進め、また遅れ位相であるときには、分
周比を大きくして同期信号の位相を遅らせるものであ
る。
比べて進み位相であるときには、分周比を小さくして同
期信号の位相を進め、また遅れ位相であるときには、分
周比を大きくして同期信号の位相を遅らせるものであ
る。
したがって、同期信号の位相変化量は 単位となり、一層微細な位相変化、換言すれば時間分解
能を得るためには、基本クロックの周波数を高くし、Ｎ
の値を大きくすること以外に方法はなく、このためには
高速で動作するプログラマブル・カウンタおよびその入
力側回路が必要となり、実現が困難であった。
能を得るためには、基本クロックの周波数を高くし、Ｎ
の値を大きくすること以外に方法はなく、このためには
高速で動作するプログラマブル・カウンタおよびその入
力側回路が必要となり、実現が困難であった。
また、入力信号と同期信号との位相がほぼ一致した状態
においても、 の位相の揺らぎが生じるので安定した同期信号を得るこ
とが困難であった。
においても、 の位相の揺らぎが生じるので安定した同期信号を得るこ
とが困難であった。
（発明が解決しようとする問題点） 本発明は上記したように時間分解能を向上させるための
回路の実現が困難であると共に位相がほぼ一致した状態
における同期信号の位相の揺らぎが大きいという問題点
を解決すべくなされたもので、基本クロツクの周波数を
高くすることなく、高速のプログラマブルカウンタを使
うこともなく、時間分解能を向上させることが可能であ
ると共に同期信号の位相の揺らぎを小さくすることが可
能なデジタル位相同期ループ回路を提供することを目的
とする。
回路の実現が困難であると共に位相がほぼ一致した状態
における同期信号の位相の揺らぎが大きいという問題点
を解決すべくなされたもので、基本クロツクの周波数を
高くすることなく、高速のプログラマブルカウンタを使
うこともなく、時間分解能を向上させることが可能であ
ると共に同期信号の位相の揺らぎを小さくすることが可
能なデジタル位相同期ループ回路を提供することを目的
とする。
（問題点を解決するための手段） 本発明のデジタル位相同期ループ回路は、それぞれ入力
信号周波数のほぼ整数倍（NN倍）の周波数であって順次 づつ位相のずれたｍ個の基本クロックを発生させ、これ
らの基本クロックをそれぞれ分周するためのｍ個のカウ
ンタを設け、これらのカウンタのうちの１つのカウンタ
の分周出力と入力信号との位相を位相比較器で比較さ
せ、この位相比較の結果により前記ｍ個のカウンタのう
ちの１つのカウンタを選択してその分周出力を前記位相
比較器に入力させるように制御する選択回路を設けてな
ることを特徴とする。
信号周波数のほぼ整数倍（NN倍）の周波数であって順次 づつ位相のずれたｍ個の基本クロックを発生させ、これ
らの基本クロックをそれぞれ分周するためのｍ個のカウ
ンタを設け、これらのカウンタのうちの１つのカウンタ
の分周出力と入力信号との位相を位相比較器で比較さ
せ、この位相比較の結果により前記ｍ個のカウンタのう
ちの１つのカウンタを選択してその分周出力を前記位相
比較器に入力させるように制御する選択回路を設けてな
ることを特徴とする。
（作 用） 選択回路は、同期信号の位相が入力信号の位相より遅れ
ているときの位相比較結果を受けている間は、前記ｍ個
のカウンタをその基本クロック入力の位相が順次進んで
いる方向の向きでループ状に循環するように順に１個づ
つ選択するので、これに伴って位相比較器に入力する分
周出力の位相を基本クロックの１サイクルの1/mづつ順
次進めることができる。逆に、同期信号の位相が入力信
号の位相より進んでいるときの位相比較結果を選択回路
が受けている間は、前記ｍ個のカウンタをその基本クロ
ック入力の位相が順次遅れている方向の向きでループ状
に循環するように順に１個づつ選択するので、これに伴
って位相比較器に入力する分周出力の位相を基本クロッ
クの１サイクルの1/mづつ順次遅らせることができる。
ているときの位相比較結果を受けている間は、前記ｍ個
のカウンタをその基本クロック入力の位相が順次進んで
いる方向の向きでループ状に循環するように順に１個づ
つ選択するので、これに伴って位相比較器に入力する分
周出力の位相を基本クロックの１サイクルの1/mづつ順
次進めることができる。逆に、同期信号の位相が入力信
号の位相より進んでいるときの位相比較結果を選択回路
が受けている間は、前記ｍ個のカウンタをその基本クロ
ック入力の位相が順次遅れている方向の向きでループ状
に循環するように順に１個づつ選択するので、これに伴
って位相比較器に入力する分周出力の位相を基本クロッ
クの１サイクルの1/mづつ順次遅らせることができる。
したがって、入力信号と同期信号との位相差が生じた場
合に、基本クロックの１サイクルの1/m単位で同期信号
の１周期の時間が増減するので、時間分解能が向上す
る。また、入力信号と同期信号との位相がほぼ一致して
いる状態では、上記位相進みの動作、位相遅れの動作を
交互に繰り返すので、これに伴って生じる同期信号の位
相の揺らぎは に制限されることになる。
合に、基本クロックの１サイクルの1/m単位で同期信号
の１周期の時間が増減するので、時間分解能が向上す
る。また、入力信号と同期信号との位相がほぼ一致して
いる状態では、上記位相進みの動作、位相遅れの動作を
交互に繰り返すので、これに伴って生じる同期信号の位
相の揺らぎは に制限されることになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、基本クロック発生回路１は、それぞれ
入力信号の整数倍（Ｎ倍）の周波数にほぼ等しい周波数
を持つと共に づつ位相の異ったｍ個の基本クロックf0,f1,…fm-1を発
生し、各対応してＮ分周用のカウンタ20,21,…2m-1にカ
ウント入力として供給する。このカウンタ20,21,…2m-1
は、選択回路３から起動用の選択信号SELが入力され、
それぞれ異なるタイミングを有する第１の信号out1、第
２の信号out2および第３の信号out3を出力する。オア回
路４は、上記各カウンタ20,21,…2m-1の第１の信号out1
…の論理和をとって同期信号として出力する。位相比較
器５は、同期信号と入力信号とが入力し、両信号を位相
比較し、同期信号が遅れている場合にはアップ信号upを
出力し、同期信号が進んでいる場合にはダウン信号down
を出力する。前記選択回路３は、上記up信号、down信号
が入力すると共に前記カウンタ20,21,…2m-1から第１乃
至第３の信号out1〜out3が入力し、これらの入力信号を
処理してカウンタを択一的に起動選択するための選択信
号SELを前記カウンタ20,21…2m-1に出力する。
入力信号の整数倍（Ｎ倍）の周波数にほぼ等しい周波数
を持つと共に づつ位相の異ったｍ個の基本クロックf0,f1,…fm-1を発
生し、各対応してＮ分周用のカウンタ20,21,…2m-1にカ
ウント入力として供給する。このカウンタ20,21,…2m-1
は、選択回路３から起動用の選択信号SELが入力され、
それぞれ異なるタイミングを有する第１の信号out1、第
２の信号out2および第３の信号out3を出力する。オア回
路４は、上記各カウンタ20,21,…2m-1の第１の信号out1
…の論理和をとって同期信号として出力する。位相比較
器５は、同期信号と入力信号とが入力し、両信号を位相
比較し、同期信号が遅れている場合にはアップ信号upを
出力し、同期信号が進んでいる場合にはダウン信号down
を出力する。前記選択回路３は、上記up信号、down信号
が入力すると共に前記カウンタ20,21,…2m-1から第１乃
至第３の信号out1〜out3が入力し、これらの入力信号を
処理してカウンタを択一的に起動選択するための選択信
号SELを前記カウンタ20,21…2m-1に出力する。
次に、前記カウンタ20,21…2m-1それぞれの動作につい
て第２図を参照して説明する。選択信号SELが入力した
カウンタはカウント動作を開始し、上記選択信号SELが
オフ状態（非入力状態）になるか、またはＮ回のカウン
ト動作が終了するまでカウント動作が継続する。第１の
信号out1は、上記カウント動作開始後、N/2回カウント
するまでの間だけ出力し、それ以後はオフ状態になる。
第２の信号out2は、（Ｎ−１）回目のカウント動作時点
から出力してカウント動作が終了するまでその出力を継
続する。また、第３の信号out3は、Ｎ回目のカウント動
作時点からカウント動作が終了するまでその出力を継続
する。
て第２図を参照して説明する。選択信号SELが入力した
カウンタはカウント動作を開始し、上記選択信号SELが
オフ状態（非入力状態）になるか、またはＮ回のカウン
ト動作が終了するまでカウント動作が継続する。第１の
信号out1は、上記カウント動作開始後、N/2回カウント
するまでの間だけ出力し、それ以後はオフ状態になる。
第２の信号out2は、（Ｎ−１）回目のカウント動作時点
から出力してカウント動作が終了するまでその出力を継
続する。また、第３の信号out3は、Ｎ回目のカウント動
作時点からカウント動作が終了するまでその出力を継続
する。
前記選択回路３は、前記カウンタ20,21…2m-1にそれぞ
れ対応してたとえば第３図に示すようなサブブロックを
有しており、ここではｌ番目（０≦ｌ≦ｍ−１）のサブ
ブロックを示している。即ち、位相比較器からのdown信
号と（ｌ−１）番目のカウンタからの第３の信号out3と
が２入力アンドゲート31に入力し、位相比較器５からの
up信号と（ｌ＋１）番目のカウンタからの第２の信号ou
t2とが２入力アンドゲート32に入力し、上記２つのアン
ドゲート31,32の出力が２入力オアゲート33に入力し、
その出力がSR型フリップフロップ（FF）回路34のセット
（Ｓ）入力となっている。また、ｌ番目のカウンタ以外
の各カウンタからの第１の信号out1…が入力するオアゲ
ート35の出力が前記SR型FF回路34のリセット（Ｒ）入力
となり、このFF回路34のＱ出力が選択信号SELとなって
いる。なお、０番目（ｌ＝０）のサブブロックにおいて
は、（ｌ−１）番目のカウンタからの第３の信号out3と
して（ｍ−１）番目のカウンタからの第３の信号out3を
用い、（ｍ−１）番目（ｌ＝ｍ−１）のサブブロックに
おいては、（ｌ＋１）番目のカウンタからの第２の信号
out2として０番目のカウンタからの第２の信号out2を用
いる。したがって、上記ｌ番目のサブブロックの選択信
号SELは、down信号と（ｌ−１）番目のカウンタからの
第３の信号out3とが共に入力されたとき、あるいはup信
号と（ｌ＋１）番目のカウンタの第２の信号out2とが共
に入力されたときに出力され、ｌ番目のカウンタ以外の
カウンタからの第１の信号out1が入力するまで継続す
る。
れ対応してたとえば第３図に示すようなサブブロックを
有しており、ここではｌ番目（０≦ｌ≦ｍ−１）のサブ
ブロックを示している。即ち、位相比較器からのdown信
号と（ｌ−１）番目のカウンタからの第３の信号out3と
が２入力アンドゲート31に入力し、位相比較器５からの
up信号と（ｌ＋１）番目のカウンタからの第２の信号ou
t2とが２入力アンドゲート32に入力し、上記２つのアン
ドゲート31,32の出力が２入力オアゲート33に入力し、
その出力がSR型フリップフロップ（FF）回路34のセット
（Ｓ）入力となっている。また、ｌ番目のカウンタ以外
の各カウンタからの第１の信号out1…が入力するオアゲ
ート35の出力が前記SR型FF回路34のリセット（Ｒ）入力
となり、このFF回路34のＱ出力が選択信号SELとなって
いる。なお、０番目（ｌ＝０）のサブブロックにおいて
は、（ｌ−１）番目のカウンタからの第３の信号out3と
して（ｍ−１）番目のカウンタからの第３の信号out3を
用い、（ｍ−１）番目（ｌ＝ｍ−１）のサブブロックに
おいては、（ｌ＋１）番目のカウンタからの第２の信号
out2として０番目のカウンタからの第２の信号out2を用
いる。したがって、上記ｌ番目のサブブロックの選択信
号SELは、down信号と（ｌ−１）番目のカウンタからの
第３の信号out3とが共に入力されたとき、あるいはup信
号と（ｌ＋１）番目のカウンタの第２の信号out2とが共
に入力されたときに出力され、ｌ番目のカウンタ以外の
カウンタからの第１の信号out1が入力するまで継続す
る。
次に、第１図のデジタルPLL回路の全体の動作を、たと
えばＮ＝４、ｍ＝３の場合について第４図、第５図を参
照して説明する。
えばＮ＝４、ｍ＝３の場合について第４図、第５図を参
照して説明する。
第４図において、基本クロックf0,f1,f2は1/3クロック
（即ち、2/3πラジアン）づつ順次位相が遅れており、
各対応してカウンタ20,21,22によりカウントされるもの
である。説明の簡単化のために、カウンタ22の動作波形
の図示を省略し、カウンタ20,21の動作波形を示してい
る。図中、カウンタ21が選択回路３の１番目のサブブロ
ックからの選択信号SELにより選択された時点から順を
追って説明する。カウンタ21は、基本クロックf1の“0"
と記された前縁時点からカウント動作を行ない、第１乃
至第３の信号out1〜out3を順次出力している。また、こ
のときカウンタ20およびカウンタ22は動作を停止してい
るので、同期信号としてはカウンタ21の第１の信号out1
が出力している。この同期信号と入力信号との位相比較
の結果、同期信号が遅れていると判断された場合には位
相比較器５はup信号を出力する。
（即ち、2/3πラジアン）づつ順次位相が遅れており、
各対応してカウンタ20,21,22によりカウントされるもの
である。説明の簡単化のために、カウンタ22の動作波形
の図示を省略し、カウンタ20,21の動作波形を示してい
る。図中、カウンタ21が選択回路３の１番目のサブブロ
ックからの選択信号SELにより選択された時点から順を
追って説明する。カウンタ21は、基本クロックf1の“0"
と記された前縁時点からカウント動作を行ない、第１乃
至第３の信号out1〜out3を順次出力している。また、こ
のときカウンタ20およびカウンタ22は動作を停止してい
るので、同期信号としてはカウンタ21の第１の信号out1
が出力している。この同期信号と入力信号との位相比較
の結果、同期信号が遅れていると判断された場合には位
相比較器５はup信号を出力する。
さて、選択回路３において、上記up信号と前記カウンタ
21の第２の信号out2との両信号が入力しているのは０番
目のサブブロックであり、上記第２の信号out2が発生し
た時点（基本クロックf1の“3"と記された前縁）に上記
サブブロックの選択信号SELが出力してカウンタ20に入
力する。これによって、カウンタ20は上記選択信号SEL
の入力直後における基本クロックf0の“0"と記されてい
る前縁時点からカウント動作を開始し、第１乃至第３の
信号out1〜out3を順次出力する。この第１の信号out1に
より、前記選択回路３の１番目のサブブロックの選択信
号SELはオフになり、カウンタ21の動作が停止し、同期
信号としてカウンタ20の第１の信号out1が出力されるこ
とになる。この場合、基本クロックf0はf1に対して1/3
クロックだけ進んだ位相を持っているので、基本クロッ
クf0の“0"と記された前縁時点はその直後における基本
クロックf1の“4"と記された前縁時点に対して1/3クロ
ック進んでいることになる。したがって、カウンタ21の
動作が仮に連続して第１の信号out1を繰り返し発生する
場合に対して、上記カウンタ21からカウンタ20に動作が
切り換えられてカウンタ20から第１の信号out1が発生す
る場合の方が1/3クロックだけ位相が進む。換言すれ
ば、得られる同期信号は1/3クロックだけ位相が進むこ
とになる。
21の第２の信号out2との両信号が入力しているのは０番
目のサブブロックであり、上記第２の信号out2が発生し
た時点（基本クロックf1の“3"と記された前縁）に上記
サブブロックの選択信号SELが出力してカウンタ20に入
力する。これによって、カウンタ20は上記選択信号SEL
の入力直後における基本クロックf0の“0"と記されてい
る前縁時点からカウント動作を開始し、第１乃至第３の
信号out1〜out3を順次出力する。この第１の信号out1に
より、前記選択回路３の１番目のサブブロックの選択信
号SELはオフになり、カウンタ21の動作が停止し、同期
信号としてカウンタ20の第１の信号out1が出力されるこ
とになる。この場合、基本クロックf0はf1に対して1/3
クロックだけ進んだ位相を持っているので、基本クロッ
クf0の“0"と記された前縁時点はその直後における基本
クロックf1の“4"と記された前縁時点に対して1/3クロ
ック進んでいることになる。したがって、カウンタ21の
動作が仮に連続して第１の信号out1を繰り返し発生する
場合に対して、上記カウンタ21からカウンタ20に動作が
切り換えられてカウンタ20から第１の信号out1が発生す
る場合の方が1/3クロックだけ位相が進む。換言すれ
ば、得られる同期信号は1/3クロックだけ位相が進むこ
とになる。
次に、位相比較器５により同期信号が進んでいると判断
されてdown信号が出力された場合、このdown信号と前記
カウンタ20の第３の信号out3との両信号が入力している
のは選択回路３の１番目のサブブロックであり、上記第
３の信号out3が発生した時点（基本クロックf0の“4"と
記された前縁）に上記サブブロックの選択信号SELが出
力してカウンタ21に入力する。これによって、カウンタ
21は上記選択信号SELの入力直後における基本クロックf
1の０′と記された前縁時点からカウント動作を開始
し、第１乃至第３の信号out1〜out3を順次出力する。こ
の第１の信号out1により、前記選択回路３の０番目のサ
ブブロックの選択信号SELはオフになり、カウンタ20の
動作が停止し、同期信号としてカウンタ21の第１の信号
out1が出力されることになる。この場合、基本クロック
f1はf0に対して1/3クロックだけ遅れた位相を持ってい
るので、基本クロックf1の０′と記された前縁時点はそ
の直前における基本クロックf0の“4"と記された前縁時
点に対して1/3クロック遅れていることになり、得られ
る同期信号は1/3クロックだけ位相が遅れることにな
る。
されてdown信号が出力された場合、このdown信号と前記
カウンタ20の第３の信号out3との両信号が入力している
のは選択回路３の１番目のサブブロックであり、上記第
３の信号out3が発生した時点（基本クロックf0の“4"と
記された前縁）に上記サブブロックの選択信号SELが出
力してカウンタ21に入力する。これによって、カウンタ
21は上記選択信号SELの入力直後における基本クロックf
1の０′と記された前縁時点からカウント動作を開始
し、第１乃至第３の信号out1〜out3を順次出力する。こ
の第１の信号out1により、前記選択回路３の０番目のサ
ブブロックの選択信号SELはオフになり、カウンタ20の
動作が停止し、同期信号としてカウンタ21の第１の信号
out1が出力されることになる。この場合、基本クロック
f1はf0に対して1/3クロックだけ遅れた位相を持ってい
るので、基本クロックf1の０′と記された前縁時点はそ
の直前における基本クロックf0の“4"と記された前縁時
点に対して1/3クロック遅れていることになり、得られ
る同期信号は1/3クロックだけ位相が遅れることにな
る。
即ち、上記実施例によれば、同期信号位相が入力信号位
相より遅れているときはup信号が発生し、カウンタ20,2
1,22の動作順序はその基本クロック入力の位相が順次進
んでいる方向の向きでループ状に循環するようにカウン
タ20→カウンタ22→カウンタ21→カウンタ20の順に変化
し、この変化毎に同期信号位相を1/3クロックづつ進ま
せることができる。また、上記とは逆に、同期信号位相
が遅れているときはdown信号が発生し、カウンタ20,21,
22の動作順序はその基本クロック入力の位相が順次遅れ
ている方向の向きでループ状に循環するようにカウンタ
20→カウンタ21→カウンタ22→カウンタ20の順に変化
し、この変化毎に同期信号位相を1/3クロックづつ遅ら
せることができる。
相より遅れているときはup信号が発生し、カウンタ20,2
1,22の動作順序はその基本クロック入力の位相が順次進
んでいる方向の向きでループ状に循環するようにカウン
タ20→カウンタ22→カウンタ21→カウンタ20の順に変化
し、この変化毎に同期信号位相を1/3クロックづつ進ま
せることができる。また、上記とは逆に、同期信号位相
が遅れているときはdown信号が発生し、カウンタ20,21,
22の動作順序はその基本クロック入力の位相が順次遅れ
ている方向の向きでループ状に循環するようにカウンタ
20→カウンタ21→カウンタ22→カウンタ20の順に変化
し、この変化毎に同期信号位相を1/3クロックづつ遅ら
せることができる。
したがって、同期信号と入力信号との位相差が生じた場
合には、 単位で同期信号の１周期の時間が増減するので、同期信
号の時間分解能が著しく向上する。また、同期信号と入
力信号との位相がほぼ一致している状態では、位相比較
器５はup信号、down信号を交互に出力するので、これに
伴なって生じる同期信号の位相の揺らぎは に制限されることになる。
合には、 単位で同期信号の１周期の時間が増減するので、同期信
号の時間分解能が著しく向上する。また、同期信号と入
力信号との位相がほぼ一致している状態では、位相比較
器５はup信号、down信号を交互に出力するので、これに
伴なって生じる同期信号の位相の揺らぎは に制限されることになる。
なお、上記実施例では、同期信号と入力信号とを直接に
位相比較しているが、場合によっては同期信号に関連す
る別の信号と入力信号とを位相比較するようにしてもよ
い。
位相比較しているが、場合によっては同期信号に関連す
る別の信号と入力信号とを位相比較するようにしてもよ
い。
上述したように本発明のデジタル位相同期ループ回路に
よれば、得ようとする同期信号の周波数のＮ倍の周波数
を持つｍ相の基本クロックを使用することによって、同
期信号の位相変化量を とすることができ、従来例のデジタル比較回路における の位相変化量に比べて1/mの分解能を得ることができ
る。このことにより、同一の分解能を達成するために
は、本発明では従来例に比べて1/m倍の基本クロック周
波数を使用すればよいので、一層低速で安価に実現可能
な回路を用いることができる。また、入力信号と同期信
号との位相がほぼ一致している状態では、本発明では同
期信号の位相の揺らぎが に制限され、従来例よりも低減できることになる。
よれば、得ようとする同期信号の周波数のＮ倍の周波数
を持つｍ相の基本クロックを使用することによって、同
期信号の位相変化量を とすることができ、従来例のデジタル比較回路における の位相変化量に比べて1/mの分解能を得ることができ
る。このことにより、同一の分解能を達成するために
は、本発明では従来例に比べて1/m倍の基本クロック周
波数を使用すればよいので、一層低速で安価に実現可能
な回路を用いることができる。また、入力信号と同期信
号との位相がほぼ一致している状態では、本発明では同
期信号の位相の揺らぎが に制限され、従来例よりも低減できることになる。
第１図は本発明のデジタルPLL回路の一実施例を示すブ
ロック図、第２図は第１図中の各カウンタの動作を説明
するために示すタイミング図、第３図は第１図中の選択
回路におけるｍ個のサブブロックのうちの１個を取り出
してその一例を示す論理回路図、第４図および第５図は
それぞれ第１図のPLL回路においてＮ＝4,m＝３の場合の
動作を説明するために示すタイミング図およびカウンタ
動作順を表わす遷移図、第６図は従来のデジタルPLL回
路を示すブロック図である。
ロック図、第２図は第１図中の各カウンタの動作を説明
するために示すタイミング図、第３図は第１図中の選択
回路におけるｍ個のサブブロックのうちの１個を取り出
してその一例を示す論理回路図、第４図および第５図は
それぞれ第１図のPLL回路においてＮ＝4,m＝３の場合の
動作を説明するために示すタイミング図およびカウンタ
動作順を表わす遷移図、第６図は従来のデジタルPLL回
路を示すブロック図である。
Claims (1)
- 【請求項１】入力信号のほぼ整数倍（Ｎ倍）の周波数を
それぞれ有し、順次 づつ位相のずれたｍ個の基本クロックを発生する基本ク
ロック発生手段と、 前記基本クロックが入力され、入力される選択信号によ
る選択期間だけカウント動作が行われ、それぞれ、カウ
ント動作開始後N/2回カウントする間だけカウント出力
する第１の信号、（Ｎ−１）回目のカウント動作時点か
らカウント動作終了までカウント出力する第２の信号、
Ｎ回目のカウント動作時点からカウント動作終了までカ
ウント出力する第３の信号を出力するｍ個のカウンタ
と、 前記ｍ個のカウンタのうち選択された１個のカウンタの
前記第１の信号に応じた分周出力またはそれに関連する
信号と前記入力信号との位相を比較し、前者の信号の位
相遅れに応じて第１の制御信号または前者の信号の位相
進みに応じて第２の制御信号を出力する位相比較器と、 前記位相比較器の第１、第２の制御信号のうちいずれか
が入力されると共に前記ｍ個のカウンタそれぞれの第１
乃至第３の信号が各々入力され、前記第１の制御信号と
現在動作中のカウンタからの前記第２の信号とが同時に
入力されたときには、現在動作中のカウンタに入力して
いる基本クロックより 進んだ位相の基本クロックが入力するカウンタを選択す
る機能と、前記第２の制御信号と現在動作中のカウンタ
からの前記第３の信号とが同時に入力されたときには、
現在動作中のカウンタに入力している基本クロックより 遅れた位相の基本クロックが入力するカウンタを選択す
る機能とを有する選択回路とを具備し、 選択されたカウンタの分周出力である前記第１の信号を
同期信号出力とするようにしてなることを特徴とするデ
ジタル位相同期ループ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071151A JPH0744448B2 (ja) | 1986-03-31 | 1986-03-31 | デジタル位相同期ル−プ回路 |
| US07/023,227 US4715050A (en) | 1986-03-31 | 1987-03-09 | Digital phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071151A JPH0744448B2 (ja) | 1986-03-31 | 1986-03-31 | デジタル位相同期ル−プ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230118A JPS62230118A (ja) | 1987-10-08 |
| JPH0744448B2 true JPH0744448B2 (ja) | 1995-05-15 |
Family
ID=13452318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071151A Expired - Lifetime JPH0744448B2 (ja) | 1986-03-31 | 1986-03-31 | デジタル位相同期ル−プ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4715050A (ja) |
| JP (1) | JPH0744448B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972443A (en) * | 1987-11-24 | 1990-11-20 | Siemens Aktiengesellschaft | Method and arrangement for generating a correction signal for a digital clock recovery means |
| JPH01296733A (ja) * | 1988-05-25 | 1989-11-30 | Toshiba Corp | ディジタル形位相同期回路 |
| US4949360A (en) * | 1989-08-08 | 1990-08-14 | International Business Machines Corporation | Synchronizing circuit |
| JP2868266B2 (ja) * | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
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| US5832048A (en) * | 1993-12-30 | 1998-11-03 | International Business Machines Corporation | Digital phase-lock loop control system |
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| US8717067B2 (en) * | 2005-02-28 | 2014-05-06 | Agere Systems Llc | Method and apparatus for continuous-averaging counter-based digital frequency lock detector |
| US7646230B2 (en) * | 2007-09-21 | 2010-01-12 | Siemens Industry, Inc. | Devices, systems, and methods for reducing signals |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585614B2 (ja) * | 1976-09-08 | 1983-02-01 | 日本電信電話株式会社 | 位相同期発振器 |
| JPS5690725U (ja) * | 1979-12-14 | 1981-07-20 | ||
| JPS57104329A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Phase synchronizing circuit |
| US4498103A (en) * | 1982-09-13 | 1985-02-05 | Rca Corporation | Slow genlock circuit |
| JPS59175220A (ja) * | 1983-03-24 | 1984-10-04 | Matsushita Electric Ind Co Ltd | デイジタル周波数制御回路 |
| US4584695A (en) * | 1983-11-09 | 1986-04-22 | National Semiconductor Corporation | Digital PLL decoder |
-
1986
- 1986-03-31 JP JP61071151A patent/JPH0744448B2/ja not_active Expired - Lifetime
-
1987
- 1987-03-09 US US07/023,227 patent/US4715050A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62230118A (ja) | 1987-10-08 |
| US4715050A (en) | 1987-12-22 |
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